JPH06196720A - 単一電子トランジスタ - Google Patents
単一電子トランジスタInfo
- Publication number
- JPH06196720A JPH06196720A JP34592292A JP34592292A JPH06196720A JP H06196720 A JPH06196720 A JP H06196720A JP 34592292 A JP34592292 A JP 34592292A JP 34592292 A JP34592292 A JP 34592292A JP H06196720 A JPH06196720 A JP H06196720A
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- JP
- Japan
- Prior art keywords
- quantum dot
- gate electrode
- insulating film
- gate
- voltage
- Prior art date
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- Pending
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Abstract
(57)【要約】
【目的】 量子ドットの上に形成した絶縁膜上にゲート
電極を設けることにより、従来より極めて容易に０．１
μｍ程度の量子ドットの作製を可能であり、高速スイッ
チング動作が可能で、かつ、低消費電力動作が可能な単
一電子トランジスタを提供すること。 【構成】 ２次元電子構造を有する半導体の上に第ｌの
ゲート電極を設け、このゲート電極に電圧を印加するこ
とにより生じる空乏層により、同心円状あるいは矩形状
に電子の閉じ込め領域を形成し、この閉じ込め領域に囲
まれた内部に電子を蓄積する半導体量子ドットの上に絶
縁膜を形成し、その絶縁膜上に第２のゲート電極を形成
することにより、単一電子の移動を制御することを特徴
とする。また、絶縁膜を形成した後、上記量子ドット上
の所望の領域を除去しその後、第２のゲート電極を形成
したことを特徴とする。
電極を設けることにより、従来より極めて容易に０．１
μｍ程度の量子ドットの作製を可能であり、高速スイッ
チング動作が可能で、かつ、低消費電力動作が可能な単
一電子トランジスタを提供すること。 【構成】 ２次元電子構造を有する半導体の上に第ｌの
ゲート電極を設け、このゲート電極に電圧を印加するこ
とにより生じる空乏層により、同心円状あるいは矩形状
に電子の閉じ込め領域を形成し、この閉じ込め領域に囲
まれた内部に電子を蓄積する半導体量子ドットの上に絶
縁膜を形成し、その絶縁膜上に第２のゲート電極を形成
することにより、単一電子の移動を制御することを特徴
とする。また、絶縁膜を形成した後、上記量子ドット上
の所望の領域を除去しその後、第２のゲート電極を形成
したことを特徴とする。
Description
【０００１】
【産業上の利用分野】本発明は高速スイッチング動作が
可能で、かつ、低消費電力動作が可能な単一電子トラン
ジスタに関するものである。
可能で、かつ、低消費電力動作が可能な単一電子トラン
ジスタに関するものである。
【０００２】
【従来の技術】従来、半導体微細構造における半導体量
子ドットの作製には、半導体表面上に形成したショット
キー電極（第１のゲート）に電圧を印加し空乏層閉じ込
めを用いているものが知られている（"K.K.Likharev, I
BM J.Res. Develop, 32, 144(1988)"," D.V. Averin an
d K.K. Likharev, in Mesoscopic Phenomena in Solid
s, edited by B.L. Altshuler, P.A.Lee, and R.A. Web
b(Elsevier, Amsterdam,1991)","H.van Houten, C.W.J.
Beenakker, and A.A.M.Staring, in Single Charge Tun
neling, edited by H.Grabert and M.H.Devoret(Plenm,
New YOrk, 1991)"）。
子ドットの作製には、半導体表面上に形成したショット
キー電極（第１のゲート）に電圧を印加し空乏層閉じ込
めを用いているものが知られている（"K.K.Likharev, I
BM J.Res. Develop, 32, 144(1988)"," D.V. Averin an
d K.K. Likharev, in Mesoscopic Phenomena in Solid
s, edited by B.L. Altshuler, P.A.Lee, and R.A. Web
b(Elsevier, Amsterdam,1991)","H.van Houten, C.W.J.
Beenakker, and A.A.M.Staring, in Single Charge Tun
neling, edited by H.Grabert and M.H.Devoret(Plenm,
New YOrk, 1991)"）。
【０００３】このとき量子ドット内の電子数を制御する
為のゲートとして、同様に半導体表面上のショットキー
電極（第２のゲート）を用いており、これにゲート電圧
を印加することにより電子数の制御を行っている（図
３）。
為のゲートとして、同様に半導体表面上のショットキー
電極（第２のゲート）を用いており、これにゲート電圧
を印加することにより電子数の制御を行っている（図
３）。
【０００４】
【発明が解決しようとする課題】しかし、従来例では量
子ドットを形成するゲート（第１のゲート）および量子
ドット内の電子数を制御するゲート（第２のゲート）が
同一の半導体表面上に形成されているために、直径０．
１μｍ程度以下の量子ドットの作製は困難であった。量
子ドットの大きさを小さくすることは単一電子の帯電エ
ネルギーを大きくするために重要であり、帯電エネルギ
ーが大きいと単一電子トランジスタをより高温で動作さ
せることが可能となる。即ち、２次元電子ガス領域にお
ける量子ドットのキャパシタンス（Ｃ）は量子ドットの
半径（Ｒ）を用いてＣ＝８επＲとかける。単一電子の
量子ドットにおける帯電エネルギーはｅ2／Ｃと書き表
せる。よって、量子ドットの直径が小さいことは量子ド
ットのキャパシタンスが小さいことにつながり、さらに
単一電子の帯電エネルギーが大きくなることに対応して
いる。しかしながら、従来の技術では、上記に示したよ
うに直径０．１μｍ程度の量子ドット内の電荷を制御す
るための電極を形成するのが困難であった。
子ドットを形成するゲート（第１のゲート）および量子
ドット内の電子数を制御するゲート（第２のゲート）が
同一の半導体表面上に形成されているために、直径０．
１μｍ程度以下の量子ドットの作製は困難であった。量
子ドットの大きさを小さくすることは単一電子の帯電エ
ネルギーを大きくするために重要であり、帯電エネルギ
ーが大きいと単一電子トランジスタをより高温で動作さ
せることが可能となる。即ち、２次元電子ガス領域にお
ける量子ドットのキャパシタンス（Ｃ）は量子ドットの
半径（Ｒ）を用いてＣ＝８επＲとかける。単一電子の
量子ドットにおける帯電エネルギーはｅ2／Ｃと書き表
せる。よって、量子ドットの直径が小さいことは量子ド
ットのキャパシタンスが小さいことにつながり、さらに
単一電子の帯電エネルギーが大きくなることに対応して
いる。しかしながら、従来の技術では、上記に示したよ
うに直径０．１μｍ程度の量子ドット内の電荷を制御す
るための電極を形成するのが困難であった。
【０００５】本発明はこの問題点に鑑みて、量子ドット
の上に形成した絶縁膜上にゲート電極を設けることによ
り、従来より極めて容易に０．１μｍ程度の量子ドット
の作製を可能にするものである。
の上に形成した絶縁膜上にゲート電極を設けることによ
り、従来より極めて容易に０．１μｍ程度の量子ドット
の作製を可能にするものである。
【０００６】
【課題を解決するための手段】上記の課題を解決するた
めの本発明の単一電子トランジスタは、２次元電子構造
を有する半導体の上に第ｌのゲート電極を設け、このゲ
ート電極に電圧を印加することにより生じる空乏層によ
り、同心円状あるいは矩形状に電子の閉じ込め領域を形
成し、この閉じ込め領域に囲まれた内部に電子を蓄積す
る半導体量子ドットの上に絶縁膜を形成し、その絶縁膜
上に第２のゲート電極を形成することにより、単一電子
の移動を制御することを特徴とする。
めの本発明の単一電子トランジスタは、２次元電子構造
を有する半導体の上に第ｌのゲート電極を設け、このゲ
ート電極に電圧を印加することにより生じる空乏層によ
り、同心円状あるいは矩形状に電子の閉じ込め領域を形
成し、この閉じ込め領域に囲まれた内部に電子を蓄積す
る半導体量子ドットの上に絶縁膜を形成し、その絶縁膜
上に第２のゲート電極を形成することにより、単一電子
の移動を制御することを特徴とする。
【０００７】また、絶縁膜を形成した後、上記量子ドッ
ト上の所望の領域を除去し（例えば直径０．１μｍ程度
の穴を形成し）、その後、第２のゲート電極を形成（例
えばＴｉＡｕを蒸着）したことを特徴とする。
ト上の所望の領域を除去し（例えば直径０．１μｍ程度
の穴を形成し）、その後、第２のゲート電極を形成（例
えばＴｉＡｕを蒸着）したことを特徴とする。
【０００８】
【作用】本発明では、第２のゲート（量子ドット内の電
子数を制御するためのゲートを、量子ドット上に絶縁膜
を介して形成しているため、第２のゲートを小さくで
き、ひいては量子ドットの半径を小さくすることができ
る。そのため、量子ドットのキャパシタンスを小さくす
ることが能となり、Ｔ＝７７Ｋ程度においても単一電子
トランジスタの動作が可能となる。
子数を制御するためのゲートを、量子ドット上に絶縁膜
を介して形成しているため、第２のゲートを小さくで
き、ひいては量子ドットの半径を小さくすることができ
る。そのため、量子ドットのキャパシタンスを小さくす
ることが能となり、Ｔ＝７７Ｋ程度においても単一電子
トランジスタの動作が可能となる。
【０００９】
【実施例】以下、図面を用いて本発明の実施例を詳細に
説明する。図１に本発明の実施例に係る単一電子トラン
ジスタの構造図を示す。上面図において、下側の第１ゲ
ートは電気的に分離した形で配置されているが、外部で
結縁されて電気的につながっていてもよい。また、下側
の第１ゲートが一体として形成されていても良い。この
上面図では変調ドーピング構造の上に第１ゲートを蒸着
し、その上に絶縁膜、例えばＳｉＮが成長されている。
説明する。図１に本発明の実施例に係る単一電子トラン
ジスタの構造図を示す。上面図において、下側の第１ゲ
ートは電気的に分離した形で配置されているが、外部で
結縁されて電気的につながっていてもよい。また、下側
の第１ゲートが一体として形成されていても良い。この
上面図では変調ドーピング構造の上に第１ゲートを蒸着
し、その上に絶縁膜、例えばＳｉＮが成長されている。
【００１０】第１の実施例では、単一電子の移動を制御
するための第２のゲートは絶縁膜（本例ではＳｉＮ）上
に形成されている（図１（ｂ））。また、第２の実施例
では量子ドットの上部のＳｉＮをエッチング、例えばＲ
ＩＥ（リアクティブイオンエッチング）により加工し、
その後第２のゲートを蒸着してある（図１（ｃ））。
するための第２のゲートは絶縁膜（本例ではＳｉＮ）上
に形成されている（図１（ｂ））。また、第２の実施例
では量子ドットの上部のＳｉＮをエッチング、例えばＲ
ＩＥ（リアクティブイオンエッチング）により加工し、
その後第２のゲートを蒸着してある（図１（ｃ））。
【００１１】この素子に対してソース−ドレイン電圧
（Ｖds）を印加したときの電流電圧特性は図２（ａ）、
図２（ｂ）に示すようになる。横軸はソース−ドレイン
電圧（Ｖds）、縦軸はソース−ドレイン電流（Ｉds）で
ある。特性は周期的な階段状のふるまいを示すが、それ
ぞれの階段の平坦部分においては量子ドツト内の電子数
は一定であり、次の階段に移動した場合に電子数が１個
だけ変化する。この素子に対しソース−ドレイン間に電
圧Ｖ0を印加する。この時、Ｖ0＜ｅ／（２Ｃ）のためク
ーロンブロッケイドが生じ、ソース−ドレイン電流は０
である。次に第２ゲートに電圧を印加することにより量
子ドットのフェルミレベルを変化させる。こうする事に
より、Ｉds−Ｖds特性は図２（ｂ）に示すようにドレイ
ン電圧の負側にシフトする。
（Ｖds）を印加したときの電流電圧特性は図２（ａ）、
図２（ｂ）に示すようになる。横軸はソース−ドレイン
電圧（Ｖds）、縦軸はソース−ドレイン電流（Ｉds）で
ある。特性は周期的な階段状のふるまいを示すが、それ
ぞれの階段の平坦部分においては量子ドツト内の電子数
は一定であり、次の階段に移動した場合に電子数が１個
だけ変化する。この素子に対しソース−ドレイン間に電
圧Ｖ0を印加する。この時、Ｖ0＜ｅ／（２Ｃ）のためク
ーロンブロッケイドが生じ、ソース−ドレイン電流は０
である。次に第２ゲートに電圧を印加することにより量
子ドットのフェルミレベルを変化させる。こうする事に
より、Ｉds−Ｖds特性は図２（ｂ）に示すようにドレイ
ン電圧の負側にシフトする。
【００１２】このときソースと量子ドットとの接合の両
端にはｅ／（２Ｃ）以上の電圧が印加されるため、クー
ロンブロッケイドが破れトンネル電流が流れる。このと
きにおけるエネルギーバンド図を示したのが図２
（ｃ）、図２（ｄ）である。図２（ｃ）は、最初の状態
を表わしており、ドットのフェルミレベルとソース側の
フェルミレべルの差はｅ／（２Ｃ）以下のために、電子
のトンネルが抑制される。しかし、図２（ｄ）では、ゲ
ート電圧によりドットのフェルミレべルを下へ下げてお
り、このことによりソース側からのトンネルが可能とな
る。この過程においてｇm＝ΔＩ／ΔＶgはΔＶgを小さ
くすることにより、大きい値を得ることが可能となる。
端にはｅ／（２Ｃ）以上の電圧が印加されるため、クー
ロンブロッケイドが破れトンネル電流が流れる。このと
きにおけるエネルギーバンド図を示したのが図２
（ｃ）、図２（ｄ）である。図２（ｃ）は、最初の状態
を表わしており、ドットのフェルミレベルとソース側の
フェルミレべルの差はｅ／（２Ｃ）以下のために、電子
のトンネルが抑制される。しかし、図２（ｄ）では、ゲ
ート電圧によりドットのフェルミレべルを下へ下げてお
り、このことによりソース側からのトンネルが可能とな
る。この過程においてｇm＝ΔＩ／ΔＶgはΔＶgを小さ
くすることにより、大きい値を得ることが可能となる。
【００１３】
【発明の効果】本発明によれば以下の効果が達成され
る。 （１）半導体量子ドットの構造を、従来にくらべ容易に
直径０．１μｍ程度以下に小さくできる。 （２）構造が小さく出来るため、キャパシタンスを小さ
くすることができ、高温で動作させることが可能であ
る。
る。 （１）半導体量子ドットの構造を、従来にくらべ容易に
直径０．１μｍ程度以下に小さくできる。 （２）構造が小さく出来るため、キャパシタンスを小さ
くすることができ、高温で動作させることが可能であ
る。
【００１４】（３）単一電子で動作するために、消費電
力が極めて少なく、動作速度も時定数ＣＲで決められる
ため、１ｐｓ以下の動作が可能である。 （４）量子ドットの上部が絶縁膜で保護されているため
に、外部からの電磁波の影響を比較的に受けずにすむ。
力が極めて少なく、動作速度も時定数ＣＲで決められる
ため、１ｐｓ以下の動作が可能である。 （４）量子ドットの上部が絶縁膜で保護されているため
に、外部からの電磁波の影響を比較的に受けずにすむ。
【図１】本発明の実施例に係る素子を示し、（ａ）は上
面図、（ｂ）は第１の実施例を示す横断面図、（ｃ）第
２の実施例を示す横断面図、である。
面図、（ｂ）は第１の実施例を示す横断面図、（ｃ）第
２の実施例を示す横断面図、である。
【図２】（ａ）はドットに第２ゲート電圧を印加しない
とき（ソース・ドレイン間にはＶ0の電圧を印加）のＩ
−Ｖ特性を示し、（ｂ）はドットにゲート電圧を印加し
たときのＩ−Ｖ特性を示す。（ｃ），（ｄ）はそれぞれ
（ａ），（ｂ）に対応する量子ドットのエネルギーレベ
ルを示す。
とき（ソース・ドレイン間にはＶ0の電圧を印加）のＩ
−Ｖ特性を示し、（ｂ）はドットにゲート電圧を印加し
たときのＩ−Ｖ特性を示す。（ｃ），（ｄ）はそれぞれ
（ａ），（ｂ）に対応する量子ドットのエネルギーレベ
ルを示す。
【図３】従来の素子の構造図である。
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成５年７月１２日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】請求項１
【補正方法】変更
【補正内容】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００２
【補正方法】変更
【補正内容】
【０００２】
【従来の技術】従来、半導体微細構造における半導体量
子ドットの作製には、半導体表面上に形成したショット
キー電極（第１のゲート）に電圧を印加し空乏層閉じ込
めを用いているものが知られている（“K. K. Likhare
v, IBM J. Res. Develop, 32, 144(1988)”, “D. V. A
verin and K. K. Likharev, in Mesoscopic Phenomena
in Solids, edited by B. L. Altshuler, P. A. Lee, a
nd R. A. Webb(Elsevier,Amsterdam, 1991)”, “H. v
an Houten, C. W. J. Beenakker, and A. A. M.Starin
g, in Single Charge Tunneling, edited by H. Graber
t and M. H. Devoret (Plenm, New York, 1991)”）。
子ドットの作製には、半導体表面上に形成したショット
キー電極（第１のゲート）に電圧を印加し空乏層閉じ込
めを用いているものが知られている（“K. K. Likhare
v, IBM J. Res. Develop, 32, 144(1988)”, “D. V. A
verin and K. K. Likharev, in Mesoscopic Phenomena
in Solids, edited by B. L. Altshuler, P. A. Lee, a
nd R. A. Webb(Elsevier,Amsterdam, 1991)”, “H. v
an Houten, C. W. J. Beenakker, and A. A. M.Starin
g, in Single Charge Tunneling, edited by H. Graber
t and M. H. Devoret (Plenm, New York, 1991)”）。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０００４
【補正方法】変更
【補正内容】
【０００４】
【発明が解決しようとする課題】しかし、従来例では量
子ドットを形成するゲート（第１のゲート）および量子
ドット内の電子数を制御するゲート（第２のゲート）が
同一の半導体表面上に形成されているために、直径０．
１μｍ程度以下の量子ドットの作製は困難であった。量
子ドットの大きさを小さくすることは単一電子の帯電エ
ネルギーを大きくするために重要であり、帯電エネルギ
ーが大きいと単一電子トランジスタをより高温で動作さ
せることが可能となる。即ち、２次元電子ガス領域にお
ける量子ドットのキャパシタンス（Ｃ）は量子ドットの
半径（Ｒ）を用いてＣ＝８επＲと書ける。単一電子の
量子ドットにおける帯電エネルギーはｅ2／Ｃと書き表
せる。よって、量子ドットの直径が小さいことは量子ド
ットのキャパシタンスが小さいことにつながり、さらに
単一電子の帯電エネルギーが大きくなることに対応して
いる。しかしながら、従来の技術では、上記に示したよ
うに直径０．１μｍ程度の量子ドット内の電荷を制御す
るための電極を形成するのが困難であった。
子ドットを形成するゲート（第１のゲート）および量子
ドット内の電子数を制御するゲート（第２のゲート）が
同一の半導体表面上に形成されているために、直径０．
１μｍ程度以下の量子ドットの作製は困難であった。量
子ドットの大きさを小さくすることは単一電子の帯電エ
ネルギーを大きくするために重要であり、帯電エネルギ
ーが大きいと単一電子トランジスタをより高温で動作さ
せることが可能となる。即ち、２次元電子ガス領域にお
ける量子ドットのキャパシタンス（Ｃ）は量子ドットの
半径（Ｒ）を用いてＣ＝８επＲと書ける。単一電子の
量子ドットにおける帯電エネルギーはｅ2／Ｃと書き表
せる。よって、量子ドットの直径が小さいことは量子ド
ットのキャパシタンスが小さいことにつながり、さらに
単一電子の帯電エネルギーが大きくなることに対応して
いる。しかしながら、従来の技術では、上記に示したよ
うに直径０．１μｍ程度の量子ドット内の電荷を制御す
るための電極を形成するのが困難であった。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】０００６
【補正方法】変更
【補正内容】
【０００６】
【課題を解決するための手段】上記の課題を解決するた
めの本発明の単一電子トランジスタは、２次元電子構造
を有する半導体の上に第１のゲート電極を設け、このゲ
ート電極に電圧を印加することにより生じる空乏層によ
り、同心円状あるいは矩形状に電子の閉じ込め領域を形
成し、この閉じ込め領域に囲まれた内部に電子を蓄積す
る半導体量子ドットの上に絶縁膜を形成し、その絶縁膜
上に第２のゲート電極を形成することにより、単一電子
の移動を制御することを特徴とする。
めの本発明の単一電子トランジスタは、２次元電子構造
を有する半導体の上に第１のゲート電極を設け、このゲ
ート電極に電圧を印加することにより生じる空乏層によ
り、同心円状あるいは矩形状に電子の閉じ込め領域を形
成し、この閉じ込め領域に囲まれた内部に電子を蓄積す
る半導体量子ドットの上に絶縁膜を形成し、その絶縁膜
上に第２のゲート電極を形成することにより、単一電子
の移動を制御することを特徴とする。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００１１
【補正方法】変更
【補正内容】
【００１１】この素子に対してソース−ドレイン電圧
（Ｖds）を印加したときの電流電圧特性は図２（ａ）、
図２（ｂ）に示すようになる。横軸はソース−ドレイン
電圧（Ｖds）、縦軸はソース−ドレイン電流（Ｉds）で
ある。特性は周期的な階段状のふるまいを示すが、それ
ぞれの階段の平坦部分においては量子ドット内の電子数
は一定であり、次の階段に移動した場合に電子数が１個
だけ変化する。この素子に対しソース−ドレイン間に電
圧Ｖ0を印加する。この時、Ｖ0＜ｅ／（２Ｃ）のためク
ーロンブロッケイドが生じ、ソース−ドレイン電流は０
である。次に第２ゲートに電圧を印加することにより量
子ドットのフェルミレベルを変化させる。こうする事に
より、Ｉds−Ｖds特性は図２（ｂ）に示すようにドレイ
ン電圧の負側にシフトする。
（Ｖds）を印加したときの電流電圧特性は図２（ａ）、
図２（ｂ）に示すようになる。横軸はソース−ドレイン
電圧（Ｖds）、縦軸はソース−ドレイン電流（Ｉds）で
ある。特性は周期的な階段状のふるまいを示すが、それ
ぞれの階段の平坦部分においては量子ドット内の電子数
は一定であり、次の階段に移動した場合に電子数が１個
だけ変化する。この素子に対しソース−ドレイン間に電
圧Ｖ0を印加する。この時、Ｖ0＜ｅ／（２Ｃ）のためク
ーロンブロッケイドが生じ、ソース−ドレイン電流は０
である。次に第２ゲートに電圧を印加することにより量
子ドットのフェルミレベルを変化させる。こうする事に
より、Ｉds−Ｖds特性は図２（ｂ）に示すようにドレイ
ン電圧の負側にシフトする。
【手続補正６】
【補正対象書類名】図面
【補正対象項目名】図２
【補正方法】変更
【補正内容】
【図２】
Claims (2)
- 【請求項１】 ２次元電子構造を有する半導体の上に第
ｌのゲート電極を設け、このゲート電極に電圧を印加す
ることにより生じる空乏層により、同心円状あるいは矩
形状に電子の閉じ込め領域を形成し、この閉じ込め領域
に囲まれた内部に電子を蓄積する半導体量子ドットの上
に絶縁膜を形成し、その絶縁膜上に第２のゲート電極を
形成することにより、単一電子の移動を制御することを
特徴とする単一電子トランジスタ。 - 【請求項２】 絶縁膜を形成した後、上記量子ドット上
の所望の領域を除去しその後、第２のゲート電極を形成
した請求項１記載の単一電子トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34592292A JPH06196720A (ja) | 1992-12-25 | 1992-12-25 | 単一電子トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34592292A JPH06196720A (ja) | 1992-12-25 | 1992-12-25 | 単一電子トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06196720A true JPH06196720A (ja) | 1994-07-15 |
Family
ID=18379908
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34592292A Pending JPH06196720A (ja) | 1992-12-25 | 1992-12-25 | 単一電子トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06196720A (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5612233A (en) * | 1994-03-22 | 1997-03-18 | Siemens Aktiengesellschaft | Method for manufacturing a single electron component |
| JP2004241781A (ja) * | 2003-02-07 | 2004-08-26 | Samsung Electronics Co Ltd | メモリ機能を有する単電子トランジスタおよびその製造方法 |
| KR100446598B1 (ko) * | 1997-09-04 | 2005-05-16 | 삼성전자주식회사 | 단일전자터널링소자및그제조방법 |
| KR100486696B1 (ko) * | 1998-02-04 | 2006-04-21 | 삼성전자주식회사 | 금속-실리콘산화물을이용한단일전자트랜지스터및그제조방법 |
| US7285794B2 (en) | 2003-02-27 | 2007-10-23 | Fujitsu Limited | Quantum semiconductor device and method for fabricating the same |
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