JP2713152B2 - 単一電子トンネリング効果素子およびその製造方法 - Google Patents
単一電子トンネリング効果素子およびその製造方法Info
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-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B82—NANOTECHNOLOGY
- B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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Description
【０００１】
【産業上の利用分野】本発明は、デジタル論理回路や高
感度電荷センサに用いる単一電子トンネリング効果素子
およびその製造方法に関し、特に微小トンネル接合とそ
の形成方法に関する。
感度電荷センサに用いる単一電子トンネリング効果素子
およびその製造方法に関し、特に微小トンネル接合とそ
の形成方法に関する。
【０００２】
【従来の技術】まず、単一電子トンネリング効果につい
て簡単な回路を用いて説明する。図３（ａ）は１つのト
ンネル接合部が電圧源によってバイアスされている様子
を示す回路図である。１つの電子（単一電子）は素電荷
ｅを持った不可分の要素であるから、電子がトンネル接
合をトンネルする際、連続的にトンネル接合を通過して
いるのではなく、微視的に見れば１つ１つの電子がトン
ネル接合をトンネルしている。単一電子が微小接合をト
ンネルするとその前後でエネルギーが、単一電子の帯電
エネルギー分Ｅｃ＝ｅ2 ／２Ｃだけ変化する。ここで、
Ｃは接合の静電容量である。トンネルが起こるのはトン
ネルの前後のエネルギー変化が正になるときであるか
ら、トンネルする前の電子は帯電エネルギー分より高い
エネルギーを持つとき、すなわち、印加電圧Ｖがｅ／２
Ｃを超えたときにトンネルが起こる。一方、トンネルす
る前の電子が帯電エネルギー分のエネルギーをもたない
ときはトンネルは抑制される。したがって、図３（ａ）
の回路での電圧−電流（Ｖ−Ｉ）特性は図３（ｂ）に示
すようになる。
て簡単な回路を用いて説明する。図３（ａ）は１つのト
ンネル接合部が電圧源によってバイアスされている様子
を示す回路図である。１つの電子（単一電子）は素電荷
ｅを持った不可分の要素であるから、電子がトンネル接
合をトンネルする際、連続的にトンネル接合を通過して
いるのではなく、微視的に見れば１つ１つの電子がトン
ネル接合をトンネルしている。単一電子が微小接合をト
ンネルするとその前後でエネルギーが、単一電子の帯電
エネルギー分Ｅｃ＝ｅ2 ／２Ｃだけ変化する。ここで、
Ｃは接合の静電容量である。トンネルが起こるのはトン
ネルの前後のエネルギー変化が正になるときであるか
ら、トンネルする前の電子は帯電エネルギー分より高い
エネルギーを持つとき、すなわち、印加電圧Ｖがｅ／２
Ｃを超えたときにトンネルが起こる。一方、トンネルす
る前の電子が帯電エネルギー分のエネルギーをもたない
ときはトンネルは抑制される。したがって、図３（ａ）
の回路での電圧−電流（Ｖ−Ｉ）特性は図３（ｂ）に示
すようになる。
【０００３】単一電子トンネリング効果とは、単一電子
の帯電エネルギーが電気伝導に影響を与える効果のこと
で、特に、トンネルが抑制される効果はクーロン閉塞と
呼ばれている。これらのことはシングル チャージ ト
ンネリング クーロン ブロッケイド フェノメナ イ
ン ナノストラクチャー （Ｓｉｎｇｌｅ Ｃｈａｒｇ
ｅ Ｔｕｎｎｅｌｉｎｇ Ｃｏｕｌｏｍｂ Ｂｌｏｃｋ
ａｄｅ Ｐｈｅｎｏｍｅｎａ−）３２４頁、ハーマン
グラベルト ミシェル Ｈ．デヴォレ（Ｈｅｒｍａｎｎ
Ｇｒａｂｅｒｔ ａｎｄ Ｍｉｃｈｅｌ Ｈ．Ｄｅｖ
ｏｒｅｔ）編集、プラナム パブリッシング コーポレ
イション（Ｐｌｅｎｕｍ Ｐｕｂｌｉｓｈｉｎｇ Ｃｏ
ｒｐｏｒａｔｉｏｎ）１９９２年発行のものに記載され
ている。
の帯電エネルギーが電気伝導に影響を与える効果のこと
で、特に、トンネルが抑制される効果はクーロン閉塞と
呼ばれている。これらのことはシングル チャージ ト
ンネリング クーロン ブロッケイド フェノメナ イ
ン ナノストラクチャー （Ｓｉｎｇｌｅ Ｃｈａｒｇ
ｅ Ｔｕｎｎｅｌｉｎｇ Ｃｏｕｌｏｍｂ Ｂｌｏｃｋ
ａｄｅ Ｐｈｅｎｏｍｅｎａ−）３２４頁、ハーマン
グラベルト ミシェル Ｈ．デヴォレ（Ｈｅｒｍａｎｎ
Ｇｒａｂｅｒｔ ａｎｄ Ｍｉｃｈｅｌ Ｈ．Ｄｅｖ
ｏｒｅｔ）編集、プラナム パブリッシング コーポレ
イション（Ｐｌｅｎｕｍ Ｐｕｂｌｉｓｈｉｎｇ Ｃｏ
ｒｐｏｒａｔｉｏｎ）１９９２年発行のものに記載され
ている。
【０００４】単一電子トンネリング効果が表れるには、
単一電子帯電エネルギーが熱擾乱エネルギーを上回るこ
とが必要である。したがって、帯電エネルギーはトンネ
ル接合部の静電容量を小さくすることによって大きくす
ることができる。静電容量を小さくするには、トンネル
接合の接合面積をできるだけ小さくすることが必要であ
る。
単一電子帯電エネルギーが熱擾乱エネルギーを上回るこ
とが必要である。したがって、帯電エネルギーはトンネ
ル接合部の静電容量を小さくすることによって大きくす
ることができる。静電容量を小さくするには、トンネル
接合の接合面積をできるだけ小さくすることが必要であ
る。
【０００５】次に、図４（ａ）に示したように、トンネ
ル接合部とコンデンサーが、電圧源に直列に接続された
場合を考える。トンネル接合部とコンデンサーによっ
て、電気的に独立したアイランドを形成することができ
る。電圧源の電圧を増加させるとクーロン閉塞がある電
圧で解け、１個電子がトンネルする。このとき、アイラ
ンドに１個電子が供給され電子数が変化する。したがっ
て、図４（ｂ）のように、アイランドに溜まる電子数Ｎ
は電圧源の電圧Ｖに対して階段状になる。電圧が加わっ
ていない場合には、このアイランドは電気的に中性であ
り、また、電子はトンネルによってのみアイランドに１
個づつ出し入れされる。ここでいう電子数Ｎは、外部回
路によって帯電された過剰電子の数を示すものであり、
全自由電子の数を示すものではない。
ル接合部とコンデンサーが、電圧源に直列に接続された
場合を考える。トンネル接合部とコンデンサーによっ
て、電気的に独立したアイランドを形成することができ
る。電圧源の電圧を増加させるとクーロン閉塞がある電
圧で解け、１個電子がトンネルする。このとき、アイラ
ンドに１個電子が供給され電子数が変化する。したがっ
て、図４（ｂ）のように、アイランドに溜まる電子数Ｎ
は電圧源の電圧Ｖに対して階段状になる。電圧が加わっ
ていない場合には、このアイランドは電気的に中性であ
り、また、電子はトンネルによってのみアイランドに１
個づつ出し入れされる。ここでいう電子数Ｎは、外部回
路によって帯電された過剰電子の数を示すものであり、
全自由電子の数を示すものではない。
【０００６】図５（ａ）では図４（ａ）に示した回路に
さらにトンネル接合部を追加し、２つのトンネル接合部
を直列に接続したものである。トンネル接合は異なる電
圧領域でクーロン閉塞がおこり、電圧源の電圧に対して
アイランドに溜まる２通りの電子数Ｎが許される領域が
表れる。例えば、図５（ｂ）のＶ＝Ｖ1 では、アイラン
ドに１個または２個の電子を安定に溜めることができ
る。２つのトンネル接合部を用いた場合、電子数に双安
定領域が存在することは簡単な計算によって確かめるこ
とができる。
さらにトンネル接合部を追加し、２つのトンネル接合部
を直列に接続したものである。トンネル接合は異なる電
圧領域でクーロン閉塞がおこり、電圧源の電圧に対して
アイランドに溜まる２通りの電子数Ｎが許される領域が
表れる。例えば、図５（ｂ）のＶ＝Ｖ1 では、アイラン
ドに１個または２個の電子を安定に溜めることができ
る。２つのトンネル接合部を用いた場合、電子数に双安
定領域が存在することは簡単な計算によって確かめるこ
とができる。
【０００７】次に、単一電子トンネリング効果を用いた
トランジスタについて図６（ａ）を用いて説明する。こ
のトランジスタは、２つのトンネル接合部に囲まれたア
イランドにコンデンサーを設け、このコンデンサーに電
圧Ｖｇを加えることによってトランジスター動作させる
ものである。コンデンサーに電圧を加えるとアイランド
中の電荷分布が変化し、Ｉ−Ｖ特性においてクーロン閉
塞によるしきいち電圧が図６（ｂ）に示すように変化す
る。また、クーロン閉塞が起こっている点Ａと解けてい
る点Ｂを電圧Ｖｇでスイッチすることによって電流のス
イッチングが可能となる。
トランジスタについて図６（ａ）を用いて説明する。こ
のトランジスタは、２つのトンネル接合部に囲まれたア
イランドにコンデンサーを設け、このコンデンサーに電
圧Ｖｇを加えることによってトランジスター動作させる
ものである。コンデンサーに電圧を加えるとアイランド
中の電荷分布が変化し、Ｉ−Ｖ特性においてクーロン閉
塞によるしきいち電圧が図６（ｂ）に示すように変化す
る。また、クーロン閉塞が起こっている点Ａと解けてい
る点Ｂを電圧Ｖｇでスイッチすることによって電流のス
イッチングが可能となる。
【０００８】単一電子トンネリング効果素子は、微小な
トンネル接合において接合部の静電容量が小さくなると
電子がトンネルするときの帯電エネルギーが大きくな
り、伝導に影響を与えることを利用する素子である。接
合部の静電容量をＣとすると帯電エネルギーはＥｃ＝ｅ
2 ／２Ｃとなり、このエネルギーが温度によるエネルギ
ーの揺らぎｋＴ、あるいは量子力学的なエネルギーの揺
らぎｈ／ＣＲよりも大きいときにその効果が顕著にな
る。そのためには微小なトンネル接合を作って、Ｃの値
を小さくする必要がある。室温で動作を可能にするため
にはおよそ１ａＦの接合容量を実現する必要がある。
トンネル接合において接合部の静電容量が小さくなると
電子がトンネルするときの帯電エネルギーが大きくな
り、伝導に影響を与えることを利用する素子である。接
合部の静電容量をＣとすると帯電エネルギーはＥｃ＝ｅ
2 ／２Ｃとなり、このエネルギーが温度によるエネルギ
ーの揺らぎｋＴ、あるいは量子力学的なエネルギーの揺
らぎｈ／ＣＲよりも大きいときにその効果が顕著にな
る。そのためには微小なトンネル接合を作って、Ｃの値
を小さくする必要がある。室温で動作を可能にするため
にはおよそ１ａＦの接合容量を実現する必要がある。
【０００９】現在単一電子トンネリング効果素子の研究
はまだ実験的レベルにとどまっており、その動作温度も
人工的な構造物を用いた実験では１Ｋ以下にとどまって
いる。トンネル接合の作成方法としては２つの方法が中
心となっている。
はまだ実験的レベルにとどまっており、その動作温度も
人工的な構造物を用いた実験では１Ｋ以下にとどまって
いる。トンネル接合の作成方法としては２つの方法が中
心となっている。
【００１０】第１の方法は図７に断面図を示したよう
に、金属膜を電極として、その酸化膜をトンネル障壁と
して用いるものである。金属膜としては、酸化膜バリア
の形成の容易さから主にＡ１が用いられている。微小ト
ンネル接合を形成するために、多層レジストと電子ビー
ム露光を用いてブリッジ型の宙に浮いたポリメチルメタ
クリレート（ＰＭＭＡ）レジスト膜７１をＳｉ基板７６
上に形成し、それに対してＡｌの第１の蒸着を斜めから
行って第１の電極７２を形成したのち、その表面を酸化
して酸化アルミニウム膜７５からなるバリアを形成す
る。次に別の角度から第２の蒸着をおこなうことによ
り、ブリッジの下で第１の電極７２と第２の電極７３が
重なって微小な接合をもつようにする。電極は金属（Ａ
ｌ）の多結晶膜（結晶粒の大きさは２ｎｍ程度）からな
り、トンネルバリア７４は絶縁体である金属酸化膜（Ａ
ｌ2 Ｏ3 ）からなる。トンネルバリアの厚さは１〜２ｎ
ｍに制限されあまり厚くはできない。
に、金属膜を電極として、その酸化膜をトンネル障壁と
して用いるものである。金属膜としては、酸化膜バリア
の形成の容易さから主にＡ１が用いられている。微小ト
ンネル接合を形成するために、多層レジストと電子ビー
ム露光を用いてブリッジ型の宙に浮いたポリメチルメタ
クリレート（ＰＭＭＡ）レジスト膜７１をＳｉ基板７６
上に形成し、それに対してＡｌの第１の蒸着を斜めから
行って第１の電極７２を形成したのち、その表面を酸化
して酸化アルミニウム膜７５からなるバリアを形成す
る。次に別の角度から第２の蒸着をおこなうことによ
り、ブリッジの下で第１の電極７２と第２の電極７３が
重なって微小な接合をもつようにする。電極は金属（Ａ
ｌ）の多結晶膜（結晶粒の大きさは２ｎｍ程度）からな
り、トンネルバリア７４は絶縁体である金属酸化膜（Ａ
ｌ2 Ｏ3 ）からなる。トンネルバリアの厚さは１〜２ｎ
ｍに制限されあまり厚くはできない。
【００１１】第２の方法は図８に上面図を示したよう
に、ＧａＡｓ／ＡｌＧａＡｓのヘテロ接合界面やＳｉの
ＭＯＳ反転層等に生じる半導体中の２次元電子ガス８１
を、基板表面に蒸着したショットキーゲート８２による
空乏化により空乏層８３を形成することにより狭い領域
に閉じこめて、その領域間のトンネリングを利用する方
法である。空乏層の幅はおよそ１００ｎｍのオーダーで
あり、それ以下のサイズの閉じこめ領域の形を制御する
ことは難しい。ゲートにかける電圧によりトンネルバリ
ア８４の特性を変えることができるという特徴がある
が、その制御はゲート電圧に非常に敏感であり、実用上
多くの素子を動作させるには困難が予想されるうえに、
そのための配線が多数必要になりデメリットとなる。ま
たゲート端子が電極の付近に配置されていることから浮
遊容量が大きくなり静電容量を減らすことが困難であ
る。
に、ＧａＡｓ／ＡｌＧａＡｓのヘテロ接合界面やＳｉの
ＭＯＳ反転層等に生じる半導体中の２次元電子ガス８１
を、基板表面に蒸着したショットキーゲート８２による
空乏化により空乏層８３を形成することにより狭い領域
に閉じこめて、その領域間のトンネリングを利用する方
法である。空乏層の幅はおよそ１００ｎｍのオーダーで
あり、それ以下のサイズの閉じこめ領域の形を制御する
ことは難しい。ゲートにかける電圧によりトンネルバリ
ア８４の特性を変えることができるという特徴がある
が、その制御はゲート電圧に非常に敏感であり、実用上
多くの素子を動作させるには困難が予想されるうえに、
そのための配線が多数必要になりデメリットとなる。ま
たゲート端子が電極の付近に配置されていることから浮
遊容量が大きくなり静電容量を減らすことが困難であ
る。
【００１２】
【発明が解決しようとする課題】現在、単一電子トンネ
リング効果の動作温度が低温に限られているのは、トン
ネル接合の静電容量を小さくする技術に制限されている
ためといえる。実現されている接合容量は上記の２つの
方法のいずれにおいても１００ａＦ程度、素子のサイズ
にして５０ｎｍから１００ｎｍ程度が最小であり、動作
温度も１Ｋ程度以下に限られている。
リング効果の動作温度が低温に限られているのは、トン
ネル接合の静電容量を小さくする技術に制限されている
ためといえる。実現されている接合容量は上記の２つの
方法のいずれにおいても１００ａＦ程度、素子のサイズ
にして５０ｎｍから１００ｎｍ程度が最小であり、動作
温度も１Ｋ程度以下に限られている。
【００１３】素子のサイズの限界を決めている要因のひ
とつに電子ビーム露光を用いた加工技術の問題がある。
現在レジストとしておもにＰＭＭＡが用いられているが
このレジスト膜の解像度は１０ｎｍが限界と考えられて
おり、それ以下のサイズのものをつくることはできな
い。
とつに電子ビーム露光を用いた加工技術の問題がある。
現在レジストとしておもにＰＭＭＡが用いられているが
このレジスト膜の解像度は１０ｎｍが限界と考えられて
おり、それ以下のサイズのものをつくることはできな
い。
【００１４】図７で説明したようなより小さな構造の素
子の作製においては、構造のサイズと材料の多結晶粒や
粒界のサイズが同程度となるため界面の制御が困難にな
り、これもトンネルバリアの制御性や特性の再現性に対
して大きな問題となってくる。実際Ａｌ等の金属蒸着膜
を用いた接合形成では蒸着膜の粒状成長が問題となって
いる。さらに金属酸化膜をトンネルバリアとして用いる
場合、エネルギー障壁が大きいことからあまりバリアの
膜厚を大きくできないことも接合部の静電容量を減らす
うえで不利になっている。
子の作製においては、構造のサイズと材料の多結晶粒や
粒界のサイズが同程度となるため界面の制御が困難にな
り、これもトンネルバリアの制御性や特性の再現性に対
して大きな問題となってくる。実際Ａｌ等の金属蒸着膜
を用いた接合形成では蒸着膜の粒状成長が問題となって
いる。さらに金属酸化膜をトンネルバリアとして用いる
場合、エネルギー障壁が大きいことからあまりバリアの
膜厚を大きくできないことも接合部の静電容量を減らす
うえで不利になっている。
【００１５】一方、図８で説明した半導体の２次元電子
ガスを用いた素子では、一般にキャリア濃度が低いため
空乏層幅が広く、細やかな構造を制御性良く作ることが
困難になっている。しかも電子ガスの閉じこめに使うシ
ョットキーゲートの調整が難しく実用的ではない。
ガスを用いた素子では、一般にキャリア濃度が低いため
空乏層幅が広く、細やかな構造を制御性良く作ることが
困難になっている。しかも電子ガスの閉じこめに使うシ
ョットキーゲートの調整が難しく実用的ではない。
【００１６】空乏層を狭くして微小な構造を得るという
観点から電極は金属あるいは高キャリア濃度の半導体を
用いることが望ましいと考えられる。またトンネルバリ
アにはエネルギーバリアの高い酸化膜などの絶縁体より
もエネルギーバリアの低い真性（ｉ型）半導体を用いた
ほうが電極間のトンネル距離を稼ぐことができるため、
距離に反比例する接合容量を小さくすることができ有利
である。しかし金属／半導体／金属のトンネル接合は、
過去の研究では半導体バリアのピンホールによるリーク
や界面にできるショットキーバリアの影響で実現が困難
となっている。
観点から電極は金属あるいは高キャリア濃度の半導体を
用いることが望ましいと考えられる。またトンネルバリ
アにはエネルギーバリアの高い酸化膜などの絶縁体より
もエネルギーバリアの低い真性（ｉ型）半導体を用いた
ほうが電極間のトンネル距離を稼ぐことができるため、
距離に反比例する接合容量を小さくすることができ有利
である。しかし金属／半導体／金属のトンネル接合は、
過去の研究では半導体バリアのピンホールによるリーク
や界面にできるショットキーバリアの影響で実現が困難
となっている。
【００１７】本発明の目的はこのような課題を解決する
ために、小さな接合容量と動作温度の高い単一電子トン
ネリング効果素子およびその製造方法を提供するもので
ある。
ために、小さな接合容量と動作温度の高い単一電子トン
ネリング効果素子およびその製造方法を提供するもので
ある。
【００１８】
【課題を解決するための手段】第１の発明の単一電子ト
ンネリング効果素子は、真性半導体単結晶基板または絶
縁体単結晶基板上に形成された絶縁膜と、該絶縁膜のト
ンネル接合形成領域を挟んで左右に延在して形成された
細線状の溝と、該溝を埋めると共に少くとも前記トンネ
ル接合形成領域を挟む溝に接する前記絶縁膜の端部上を
覆いかつ前記トンネル接合形成領域上に間隙を残して形
成された不純物を含む半導体膜または金属膜からなる一
対の電極と、該電極および前記間隙部を覆って形成され
た真性半導体膜とを含むものである。
ンネリング効果素子は、真性半導体単結晶基板または絶
縁体単結晶基板上に形成された絶縁膜と、該絶縁膜のト
ンネル接合形成領域を挟んで左右に延在して形成された
細線状の溝と、該溝を埋めると共に少くとも前記トンネ
ル接合形成領域を挟む溝に接する前記絶縁膜の端部上を
覆いかつ前記トンネル接合形成領域上に間隙を残して形
成された不純物を含む半導体膜または金属膜からなる一
対の電極と、該電極および前記間隙部を覆って形成され
た真性半導体膜とを含むものである。
【００１９】第２の発明の単一電子トンネリング効果素
子の製造方法は、真性半導体単結晶基板または絶縁体単
結晶基板上に絶縁膜を形成したのちパターニングしトン
ネル接合形成領域を挟んで左右に延在する細線状の溝を
形成する工程と、前記溝を埋めると共に少くとも前記ト
ンネル接合形成領域を挟む溝に接する前記絶縁膜の端部
上を覆いかつ前記トンネル接合形成領域上に間隙を残し
て不純物を含む半導体膜または金属膜を選択的に形成し
電極とする工程と、前記電極と前記間隙部を覆う真性半
導体膜を選択的に形成し前記トンネル接合形成領域上に
トンネルバリアを設ける工程とを含むものである。
子の製造方法は、真性半導体単結晶基板または絶縁体単
結晶基板上に絶縁膜を形成したのちパターニングしトン
ネル接合形成領域を挟んで左右に延在する細線状の溝を
形成する工程と、前記溝を埋めると共に少くとも前記ト
ンネル接合形成領域を挟む溝に接する前記絶縁膜の端部
上を覆いかつ前記トンネル接合形成領域上に間隙を残し
て不純物を含む半導体膜または金属膜を選択的に形成し
電極とする工程と、前記電極と前記間隙部を覆う真性半
導体膜を選択的に形成し前記トンネル接合形成領域上に
トンネルバリアを設ける工程とを含むものである。
【００２０】
【作用】本発明では電極として高キャリア半導体または
金属を用いるため、空乏層の影響による電極形状の変化
を無視することができ微細な構造を制御性良く作ること
が可能となる。キャリアの閉じこめのためのショットキ
ーゲートなども不要である。しかもパターニングの段階
で、現在主流のＰＭＭＡなどの有機レジストを用いた電
子ビーム露光を用いる代わりに、より解像度の高い無機
の絶縁膜をレジストとして用いた直接電子ビーム露光を
用いるため、電極パターン自体のサイズも数ｎｍオーダ
ーまで小さくすることができ、動作温度の高温化が実現
できる。また、トンネルバリアをエネルギー障壁の比較
的低い真性半導体で形成するためトンネル距離を稼ぐこ
とができ、トンネル接合容量を減らすことができること
も高温動作に寄与する。
金属を用いるため、空乏層の影響による電極形状の変化
を無視することができ微細な構造を制御性良く作ること
が可能となる。キャリアの閉じこめのためのショットキ
ーゲートなども不要である。しかもパターニングの段階
で、現在主流のＰＭＭＡなどの有機レジストを用いた電
子ビーム露光を用いる代わりに、より解像度の高い無機
の絶縁膜をレジストとして用いた直接電子ビーム露光を
用いるため、電極パターン自体のサイズも数ｎｍオーダ
ーまで小さくすることができ、動作温度の高温化が実現
できる。また、トンネルバリアをエネルギー障壁の比較
的低い真性半導体で形成するためトンネル距離を稼ぐこ
とができ、トンネル接合容量を減らすことができること
も高温動作に寄与する。
【００２１】電極及びトンネルバリアはすべて半導体あ
るいは金属のエピタキシャル成長で形成されるため、界
面のショットキーバリアや結晶粒による界面の乱れの影
響を受けることはない。
るいは金属のエピタキシャル成長で形成されるため、界
面のショットキーバリアや結晶粒による界面の乱れの影
響を受けることはない。
【００２２】
【実施例】次に本発明について図面を参照して説明す
る。図１（ａ）〜（ｃ）は本発明の一実施例の上面図，
Ａ−Ａ線断面図及びＢ−Ｂ線断面図であり、特にトンネ
ル接合形成領域の部分を示している。
る。図１（ａ）〜（ｃ）は本発明の一実施例の上面図，
Ａ−Ａ線断面図及びＢ−Ｂ線断面図であり、特にトンネ
ル接合形成領域の部分を示している。
【００２３】図１（ａ）〜（ｃ）において、電気抵抗の
大きい真性半導体単結晶基板としてｉ型Ｓｉ単結晶基板
１１上に熱酸化によるＳｉＯ2 膜１２が形成されてお
り、このＳｉＯ2 膜１２にはトンネル接合形成領域２０
を挟んで左右に細線状の溝１３が設けられ、この溝１３
を埋めると共にトンネル接合形成領域２０の端部のＳｉ
Ｏ2 膜１２を覆い、トンネル接合形成領域上に間隙を残
すようにｎ型Ｓｉ膜からなる電極１４が設けられ、更に
この電極１４及び間隙部を覆うようにｉ型Ｓｉ膜１５が
トンネルバリア１６を形成するように選択的に設けられ
ている。電極１４の幅は２〜５ｎｍ，厚さは１０ｎｍ程
度とし、トンネルバリア１６の厚さは１０〜２０ｎｍに
なるようにする。
大きい真性半導体単結晶基板としてｉ型Ｓｉ単結晶基板
１１上に熱酸化によるＳｉＯ2 膜１２が形成されてお
り、このＳｉＯ2 膜１２にはトンネル接合形成領域２０
を挟んで左右に細線状の溝１３が設けられ、この溝１３
を埋めると共にトンネル接合形成領域２０の端部のＳｉ
Ｏ2 膜１２を覆い、トンネル接合形成領域上に間隙を残
すようにｎ型Ｓｉ膜からなる電極１４が設けられ、更に
この電極１４及び間隙部を覆うようにｉ型Ｓｉ膜１５が
トンネルバリア１６を形成するように選択的に設けられ
ている。電極１４の幅は２〜５ｎｍ，厚さは１０ｎｍ程
度とし、トンネルバリア１６の厚さは１０〜２０ｎｍに
なるようにする。
【００２４】このように構成された本実施例によれば、
電極１４のサイズを小さく、しかもトンネルバリアを真
性半導体（ｉ型Ｓｉ）で形成しているため、動作温度は
１００Ｋ程度、又接合の静電容量としては１ａＦ程度の
ものが実現する。
電極１４のサイズを小さく、しかもトンネルバリアを真
性半導体（ｉ型Ｓｉ）で形成しているため、動作温度は
１００Ｋ程度、又接合の静電容量としては１ａＦ程度の
ものが実現する。
【００２５】次に実施例の製造方法を図２の平面図
（ａ）及びＣ−Ｃ線断面図（ｂ）を併用して説明する。
（ａ）及びＣ−Ｃ線断面図（ｂ）を併用して説明する。
【００２６】真性半導体としてのｉ型Ｓｉ単結晶基板１
１上に無機絶縁体レジストとしてＳｉの熱酸化膜（アモ
ルファスＳｉＯ2 ）１２を厚さ５ｎｍ程度形成する。こ
れを５０ｋＶ以上の高加速電圧の電子ビームで直接露光
し、トンネル接合形成領域２０を挟んで幅２〜５ｎｍの
細線状の電極パターンを描画し、フッ酸：硝酸：水＝１
５：１０：３００の混合溶液で現像し細線状の溝１３を
形成する。次にＰまたはＡｓを高濃度（約１０19ｃ
ｍ-3）に含むｎ型Ｓｉ膜１４を、ガスソースＭＢＥある
いはＭＯＣＶＤで選択エピタキシャル成長させる。ｎ型
Ｓｉ膜１４の厚さは無機絶縁体レジストとしてのＳｉＯ
2 膜１２よりも少し厚くして、ＳｉＯ2 膜１２の端部上
にはみでるように１０ｎｍ程度とする。この際Ｓｉ膜１
４がＳｉＯ 2 膜１２よりも厚くなると横方向の成長によ
りＳｉＯ 2 膜１２の端部を覆うようになる。パターンが
高温にも耐える無機絶縁体レジストとしてのＳｉＯ2 膜
１２上に描かれているためＳｉＯ2 膜１２を半導体の選
択エピタキシャル成長のマスクとすることができる。次
に図１（ａ）〜（ｃ）に示したように、ｎ型Ｓｉ膜から
なる電極１４の上にｉ型Ｓｉ膜を選択エピタキシャル成
長させ電極１４間がつながるようにしトンネルバリア１
６を形成する。電極１４やトンネルバリア１６の形成の
ためのＳｉ膜の選択エピタキシャル成長の際には、Ｓｉ
膜がＳｉＯ2 膜１２上に堆積しないような条件下で行
う。たとえば基板温度を５００℃とし、ガスにはシラン
またはジシランまたはジクロルシランなどを１０-4〜１
０-5ｔｏｒｒ程度流して行なう。
１上に無機絶縁体レジストとしてＳｉの熱酸化膜（アモ
ルファスＳｉＯ2 ）１２を厚さ５ｎｍ程度形成する。こ
れを５０ｋＶ以上の高加速電圧の電子ビームで直接露光
し、トンネル接合形成領域２０を挟んで幅２〜５ｎｍの
細線状の電極パターンを描画し、フッ酸：硝酸：水＝１
５：１０：３００の混合溶液で現像し細線状の溝１３を
形成する。次にＰまたはＡｓを高濃度（約１０19ｃ
ｍ-3）に含むｎ型Ｓｉ膜１４を、ガスソースＭＢＥある
いはＭＯＣＶＤで選択エピタキシャル成長させる。ｎ型
Ｓｉ膜１４の厚さは無機絶縁体レジストとしてのＳｉＯ
2 膜１２よりも少し厚くして、ＳｉＯ2 膜１２の端部上
にはみでるように１０ｎｍ程度とする。この際Ｓｉ膜１
４がＳｉＯ 2 膜１２よりも厚くなると横方向の成長によ
りＳｉＯ 2 膜１２の端部を覆うようになる。パターンが
高温にも耐える無機絶縁体レジストとしてのＳｉＯ2 膜
１２上に描かれているためＳｉＯ2 膜１２を半導体の選
択エピタキシャル成長のマスクとすることができる。次
に図１（ａ）〜（ｃ）に示したように、ｎ型Ｓｉ膜から
なる電極１４の上にｉ型Ｓｉ膜を選択エピタキシャル成
長させ電極１４間がつながるようにしトンネルバリア１
６を形成する。電極１４やトンネルバリア１６の形成の
ためのＳｉ膜の選択エピタキシャル成長の際には、Ｓｉ
膜がＳｉＯ2 膜１２上に堆積しないような条件下で行
う。たとえば基板温度を５００℃とし、ガスにはシラン
またはジシランまたはジクロルシランなどを１０-4〜１
０-5ｔｏｒｒ程度流して行なう。
【００２７】尚、上記実施においては、基板としてｉ型
Ｓｉ単結晶を、電極としてｎ型Ｓｉ膜を、真性半導体膜
としてｉ型Ｓｉ膜を用いた場合について説明したが、次
の材料を組合せて用いることができる。まず真性半導体
単結晶基板としてｉ型ＧａＡｓまたはｉ型ＳｉＧｅを、
また絶縁体単結晶基板としてはジルコニア（Ｚｒ
Ｏ2），マグネシウムスピネル（ＭｇＡｌ2 Ｏ4 ），フ
ッ化カルシウム（ＣａＦ2 ）及びフッ化バリウム（Ｂａ
Ｆ2 ）を用いることができる。電極材としては、金属で
かつＳｉとエピタキシャル成長をするＣｏＳｉまたはｎ
型ＧａＡｓを、更に真性半導体膜としてはｉ型ＧａＡｓ
を用いることができる。ただし、基板にｉ型ＧａＡｓを
用いる場合は電極材，真性半導体膜にもＧａＡｓを用い
る必要がある。
Ｓｉ単結晶を、電極としてｎ型Ｓｉ膜を、真性半導体膜
としてｉ型Ｓｉ膜を用いた場合について説明したが、次
の材料を組合せて用いることができる。まず真性半導体
単結晶基板としてｉ型ＧａＡｓまたはｉ型ＳｉＧｅを、
また絶縁体単結晶基板としてはジルコニア（Ｚｒ
Ｏ2），マグネシウムスピネル（ＭｇＡｌ2 Ｏ4 ），フ
ッ化カルシウム（ＣａＦ2 ）及びフッ化バリウム（Ｂａ
Ｆ2 ）を用いることができる。電極材としては、金属で
かつＳｉとエピタキシャル成長をするＣｏＳｉまたはｎ
型ＧａＡｓを、更に真性半導体膜としてはｉ型ＧａＡｓ
を用いることができる。ただし、基板にｉ型ＧａＡｓを
用いる場合は電極材，真性半導体膜にもＧａＡｓを用い
る必要がある。
【００２８】無機絶縁体レジストとして熱酸化で形成し
たＳｉＯ2 膜のほかにＣＶＤでつけたＳｉＯ2 膜などで
も代用できる。そのためＧａＡｓなどＳｉ以外の物質に
もこの方法を用いることができる。またさらに高解像度
の無機絶縁体レジストとしてＡｌＦ3 −ＬｉＦの混晶系
のアモルファス膜を蒸着して用いることもできる。その
場合には電子ビーム露光でＡｌＦ3 −ＬＩＦが蒸発して
しまうので現像の過程は不要となる。
たＳｉＯ2 膜のほかにＣＶＤでつけたＳｉＯ2 膜などで
も代用できる。そのためＧａＡｓなどＳｉ以外の物質に
もこの方法を用いることができる。またさらに高解像度
の無機絶縁体レジストとしてＡｌＦ3 −ＬｉＦの混晶系
のアモルファス膜を蒸着して用いることもできる。その
場合には電子ビーム露光でＡｌＦ3 −ＬＩＦが蒸発して
しまうので現像の過程は不要となる。
【００２９】無機絶縁体レジストは大きな露光量を必要
とするため露光に時間がかかるが、有機レジストをパタ
ーン描画に用い、後で無機レジスト層にパターンを転写
してから成長工程を行うこともできる。その際には有機
レジストとしてはＰＭＭＡがもっとも高解像度が得ら
れ、パターンの転写には基板表面へのダメージの少ない
電子ビームアシストガスエッチングやウェットエッチン
グを用いる。
とするため露光に時間がかかるが、有機レジストをパタ
ーン描画に用い、後で無機レジスト層にパターンを転写
してから成長工程を行うこともできる。その際には有機
レジストとしてはＰＭＭＡがもっとも高解像度が得ら
れ、パターンの転写には基板表面へのダメージの少ない
電子ビームアシストガスエッチングやウェットエッチン
グを用いる。
【００３０】
【発明の効果】以上説明したように本発明は、基板上に
絶縁膜を形成したのちトンネル接合形成領域を挟んで細
線状の溝を形成し、次でこの溝を埋めかつトンネル接合
形成領域上に間隙を残して半導体又は金属膜からなる電
極を形成し、更にこの電極及び間隙部を覆う真性半導体
膜を形成することにより、従来技術より微小な接合容量
を持つトンネル接合を形成することができ、単一電子ト
ンネリング効果素子の動作温度を向上させることができ
る。また、エピタキシャル成長したトンネルバリアの利
用により素子の結晶粒界などによるばらつきをなくすこ
とができるという効果もある。
絶縁膜を形成したのちトンネル接合形成領域を挟んで細
線状の溝を形成し、次でこの溝を埋めかつトンネル接合
形成領域上に間隙を残して半導体又は金属膜からなる電
極を形成し、更にこの電極及び間隙部を覆う真性半導体
膜を形成することにより、従来技術より微小な接合容量
を持つトンネル接合を形成することができ、単一電子ト
ンネリング効果素子の動作温度を向上させることができ
る。また、エピタキシャル成長したトンネルバリアの利
用により素子の結晶粒界などによるばらつきをなくすこ
とができるという効果もある。
【図１】本発明の一実施例の上面図および断面図。
【図２】実施例の製造方法を説明するための基板の上面
図および断面図。
図および断面図。
【図３】単一電子トンネリング効果を説明するための回
路図および電流−電圧特性図。
路図および電流−電圧特性図。
【図４】単一電子トンネリング効果を説明するための回
路図および電子の数と印加電圧との関係を示す図。
路図および電子の数と印加電圧との関係を示す図。
【図５】単一電子トンネリング効果を説明するための回
路図および電流の数と印加電圧との関係を示す図。
路図および電流の数と印加電圧との関係を示す図。
【図６】単一電子トランジスタの回路図とゲート電圧に
対する電流−電圧特性図。
対する電流−電圧特性図。
【図７】従来の単一電子トンネリング効果素子の製造方
法を説明するための断面図。
法を説明するための断面図。
【図８】従来の他の単一電子トンネリング効果素子を説
明するための上面図。
明するための上面図。
１１ ｉ型Ｓｉ単結晶基板 １２ ＳｉＯ2 膜 １３ 溝 １４ 電極（ｎ型Ｓｉ膜） １５ ｉ型Ｓｉ膜 １６ トンネルバリア ２０ トンネル接合形成領域 ７１ ＰＭＭＡレジスト膜 ７２ 第１の電極 ７３ 第２の電極 ７４ トンネルバリア ７５ 酸化アルミニウム膜 ７６ Ｓｉ基板 ８１ ２次元電子ガス ８２ ショットキーゲート ８３ 空乏層 ８４ トンネルバリア
Claims (6)
- 【請求項１】 真性半導体単結晶基板または絶縁体単結
晶基板上に形成された絶縁膜と、該絶縁膜のトンネル接
合形成領域を挟んで左右に延在して形成された細線状の
溝と、該溝を埋めると共に少くとも前記トンネル接合形
成領域を挟む溝に接する前記絶縁膜の端部上を覆いかつ
前記トンネル接合形成領域上に間隙を残して形成された
不純物を含む半導体膜または金属膜からなる一対の電極
と、該電極および前記間隙部を覆って形成された真性半
導体膜とを含むことを特徴とする単一電子トンネリング
効果素子。 - 【請求項２】 真性半導体単結晶基板または絶縁体単結
晶基板上に絶縁膜を形成したのちパターニングしトンネ
ル接合形成領域を挟んで左右に延在する細線状の溝を形
成する工程と、前記溝を埋めると共に少くとも前記トン
ネル接合形成領域を挟む溝に接する前記絶縁膜の端部上
を覆いかつ前記トンネル接合形成領域上に間隙を残して
不純物を含む半導体膜または金属膜を選択的に形成し電
極とする工程と、前記電極と前記間隙部を覆う真性半導
体膜を選択的に形成し前記トンネル接合形成領域上にト
ンネルバリアを設ける工程とを含むことを特徴とする単
一電子トンネリング効果素子の製造方法。 - 【請求項３】 真性半導体基板はｉ型Ｓｉ，ｉ型ＧａＡ
ｓまたはｉ型ＳｉＧｅである請求項２記載の単一電子ト
ンネリング効果素子の製造方法。 - 【請求項４】 絶縁体単結晶基板はジルコニア，マグネ
シウムスピネル，フッ化カルシウムまたはフッ化バリウ
ムである請求項２記載の単一電子トンネリング効果素子
の製造方法。 - 【請求項５】 絶縁膜は熱酸化法によるＳｉＯ2 膜，Ｃ
ＶＤ法によるＳｉＯ2 膜またはＡｌＦ3 −ＬｉＦ膜であ
る請求項２記載の単一電子トンネリング効果素子の製造
方法。 - 【請求項６】 絶縁膜を直接電子ビームで露光しパター
ニングする工程を含む請求項２記載の単一電子トンネリ
ング効果素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6043794A JP2713152B2 (ja) | 1994-03-30 | 1994-03-30 | 単一電子トンネリング効果素子およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6043794A JP2713152B2 (ja) | 1994-03-30 | 1994-03-30 | 単一電子トンネリング効果素子およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07273355A JPH07273355A (ja) | 1995-10-20 |
| JP2713152B2 true JP2713152B2 (ja) | 1998-02-16 |
Family
ID=13142251
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6043794A Expired - Lifetime JP2713152B2 (ja) | 1994-03-30 | 1994-03-30 | 単一電子トンネリング効果素子およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2713152B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009049287A (ja) | 2007-08-22 | 2009-03-05 | Funai Electric Advanced Applied Technology Research Institute Inc | スイッチング素子、スイッチング素子の製造方法及びメモリ素子アレイ |
-
1994
- 1994-03-30 JP JP6043794A patent/JP2713152B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07273355A (ja) | 1995-10-20 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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