JPH08148670A - 半導体装置 - Google Patents
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- JPH08148670A JPH08148670A JP6290200A JP29020094A JPH08148670A JP H08148670 A JPH08148670 A JP H08148670A JP 6290200 A JP6290200 A JP 6290200A JP 29020094 A JP29020094 A JP 29020094A JP H08148670 A JPH08148670 A JP H08148670A
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
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Abstract
(57)【要約】
【目的】 ホットエレクトロンを利用し高速動作が可能
で、ＨＥＴのようなコレクタバリアでのコレクタ反射が
なく、かつ、デバイスの構造が簡単で電極の形成が容易
な新しい動作原理の半導体装置を提供する。 【構成】 ソース層１（ｎ−ＧａＡｓ）の上にバリア層
２（ＡｌＡｓ）を形成し、バリア層２の上にドレイン層
３（ｎ−ＧａＡｓ）とドレイン層３に隣接するゲート層
４（ｐ−ＧａＡｓ）を形成する。ソース層１に対してド
レイン層３を正電圧にバイアスすると、バリア層２を介
してトンネル電流が流れる。ゲート層４にｐｎ接合が逆
バイアスとなる電圧を印加することによりチャネルのゲ
ート側の電位が上がりトンネル電流が減少する。チャネ
ル側への空乏層の広がりによってチャネル幅が減少する
ことによってもドレイン層３の電流が減少する。よっ
て、ゲート層４に印加する電圧に基づいて、ドレイン電
流を制御できる。
で、ＨＥＴのようなコレクタバリアでのコレクタ反射が
なく、かつ、デバイスの構造が簡単で電極の形成が容易
な新しい動作原理の半導体装置を提供する。 【構成】 ソース層１（ｎ−ＧａＡｓ）の上にバリア層
２（ＡｌＡｓ）を形成し、バリア層２の上にドレイン層
３（ｎ−ＧａＡｓ）とドレイン層３に隣接するゲート層
４（ｐ−ＧａＡｓ）を形成する。ソース層１に対してド
レイン層３を正電圧にバイアスすると、バリア層２を介
してトンネル電流が流れる。ゲート層４にｐｎ接合が逆
バイアスとなる電圧を印加することによりチャネルのゲ
ート側の電位が上がりトンネル電流が減少する。チャネ
ル側への空乏層の広がりによってチャネル幅が減少する
ことによってもドレイン層３の電流が減少する。よっ
て、ゲート層４に印加する電圧に基づいて、ドレイン電
流を制御できる。
Description
【０００１】
【産業上の利用分野】この発明は、トンネル効果を利用
した新しい動作原理による半導体装置に関するものであ
る。
した新しい動作原理による半導体装置に関するものであ
る。
【０００２】
【従来の技術】トンネル効果を利用したトンネルトラン
ジスタは、ＭｅａｄによりＭＩＭＩＭ構造（Ｍ：金属，
Ｉ：絶縁体）のものが最初に提案され（Ｐｒｏｃ．ＩＲ
Ｅ ４８（１９６０）３５９）、その後Ｓｐｒａｔｔら
によりＭＩＭＳ構造（Ｓ：半導体）（Ｐｈｙｓ．Ｒｅ
ｖ．Ｌｅｔｔ ６（１９６１）３４１）、および、Ｋｉ
ｓａｋｉらによりＭＩＳ構造（Ｐｒｏｃ．ＩＥＥＥ ６
１（１９７３）１０５３）が提案されている。これらは
ホットエレクトロンを利用し高速動作化を目指した半導
体装置として、現在では一般的にＨＥＴ（Ｈｏｔ Ｅｌ
ｅｃｔｒｏｎ Ｔｒａｎｓｉｓｔｅｒ）と言われてい
る。
ジスタは、ＭｅａｄによりＭＩＭＩＭ構造（Ｍ：金属，
Ｉ：絶縁体）のものが最初に提案され（Ｐｒｏｃ．ＩＲ
Ｅ ４８（１９６０）３５９）、その後Ｓｐｒａｔｔら
によりＭＩＭＳ構造（Ｓ：半導体）（Ｐｈｙｓ．Ｒｅ
ｖ．Ｌｅｔｔ ６（１９６１）３４１）、および、Ｋｉ
ｓａｋｉらによりＭＩＳ構造（Ｐｒｏｃ．ＩＥＥＥ ６
１（１９７３）１０５３）が提案されている。これらは
ホットエレクトロンを利用し高速動作化を目指した半導
体装置として、現在では一般的にＨＥＴ（Ｈｏｔ Ｅｌ
ｅｃｔｒｏｎ Ｔｒａｎｓｉｓｔｅｒ）と言われてい
る。
【０００３】以下に半導体ヘテロ構造からなるＨＥＴの
動作原理を説明する。ＨＥＴは図６に示すような半導体
ヘテロ構造からなり、ベース電流とコレクタ電流の比が
βのとき、ベースコレクタ電圧をエミッタベース電圧の
１／β以上にできれば電力増幅ができるという動作原理
に基づいている。
動作原理を説明する。ＨＥＴは図６に示すような半導体
ヘテロ構造からなり、ベース電流とコレクタ電流の比が
βのとき、ベースコレクタ電圧をエミッタベース電圧の
１／β以上にできれば電力増幅ができるという動作原理
に基づいている。
【０００４】
【発明が解決しようとする課題】実用的なＨＥＴデバイ
スが得られるには、以下のような数多くの解決すべき課
題がある。 （１）コレクタバリアでの反射が大きい為、ベース電流
によるロスがある。 （２）コレクタバリアでの反射を減少させるためにポテ
ンシャル形状を改良したものもあるが（特開平６−２１
４３５号公報）、エピタキシープロセスが複雑である。 （３）極薄ベースの作製とそのベースへのコンタクトの
作製が困難である。
スが得られるには、以下のような数多くの解決すべき課
題がある。 （１）コレクタバリアでの反射が大きい為、ベース電流
によるロスがある。 （２）コレクタバリアでの反射を減少させるためにポテ
ンシャル形状を改良したものもあるが（特開平６−２１
４３５号公報）、エピタキシープロセスが複雑である。 （３）極薄ベースの作製とそのベースへのコンタクトの
作製が困難である。
【０００５】以上のような課題により、現在までに報告
のあるＨＥＴでは非常に小さな増幅率しか得られていな
い。増幅率の改善のためにエミッタにシングルバリアを
持つ半導体ヘテロ接合構造のＨＥＴデバイスとしてＴＨ
ＥＴＡ（Ａｐｐｌ．Ｐｈｙｓ．Ｌｅｔｔ ６４（１９９
４）１１３８）のようなものがあるが、前記のベースコ
ンタクトの問題は残る。また、半導体ヘテロ接合ダブル
バリア共鳴トンネル効果利用のＲＨＥＴ（Ｊｐｎ．Ｊ．
Ａｐｐｌ．Ｐｈｙｓ．２４（１９８５）Ｌ８３５）等
は、スイッチング素子等の限られた用途には良いが、信
号増幅等の幅広い応用には不向きである。
のあるＨＥＴでは非常に小さな増幅率しか得られていな
い。増幅率の改善のためにエミッタにシングルバリアを
持つ半導体ヘテロ接合構造のＨＥＴデバイスとしてＴＨ
ＥＴＡ（Ａｐｐｌ．Ｐｈｙｓ．Ｌｅｔｔ ６４（１９９
４）１１３８）のようなものがあるが、前記のベースコ
ンタクトの問題は残る。また、半導体ヘテロ接合ダブル
バリア共鳴トンネル効果利用のＲＨＥＴ（Ｊｐｎ．Ｊ．
Ａｐｐｌ．Ｐｈｙｓ．２４（１９８５）Ｌ８３５）等
は、スイッチング素子等の限られた用途には良いが、信
号増幅等の幅広い応用には不向きである。
【０００６】この発明はこのような課題を解決するため
なされたもので、ホットエレクトロンを利用し高速動作
が可能で、ＨＥＴのようなコレクタバリアでのコレクタ
反射がなく、かつ、簡単な構造でコンタクト（電極）の
形成が容易な新しい動作原理の半導体装置を提供するこ
とを目的とする。
なされたもので、ホットエレクトロンを利用し高速動作
が可能で、ＨＥＴのようなコレクタバリアでのコレクタ
反射がなく、かつ、簡単な構造でコンタクト（電極）の
形成が容易な新しい動作原理の半導体装置を提供するこ
とを目的とする。
【０００７】
【課題を解決するための手段】前記課題を解決するため
この発明に係る半導体装置は、第１の半導体層と、この
第１の半導体層上に設けられたバリア層と、このバリア
層上に設けられた第２の半導体層と、この第２の半導体
層と隣接してバリア層上設けられたゲート層とを有する
ことを特徴とする。
この発明に係る半導体装置は、第１の半導体層と、この
第１の半導体層上に設けられたバリア層と、このバリア
層上に設けられた第２の半導体層と、この第２の半導体
層と隣接してバリア層上設けられたゲート層とを有する
ことを特徴とする。
【０００８】
【作用】第１の半導体層に対して第２の半導体層を正電
圧にバイアスすると、バリア層を介してトンネル電流が
流れる。ゲート層にｐｎ接合が逆バイアスとなる電圧を
印加することによりチャネルのゲート側の電位が上がり
トンネル電流が減少する。チャネル側への空乏層の広が
りによってチャネル幅が減少することによっても第２の
半導体層の電流が減少する。よって、ゲート層に印加す
る電圧に基づいて、第１の半導体層から第２の半導体層
へ流れる電流を制御できる。ホットエレクトロンを利用
するので高速動作が可能である。また、構造が簡単であ
るので、ゲートコンタクト（電極）の形成が容易であ
る。
圧にバイアスすると、バリア層を介してトンネル電流が
流れる。ゲート層にｐｎ接合が逆バイアスとなる電圧を
印加することによりチャネルのゲート側の電位が上がり
トンネル電流が減少する。チャネル側への空乏層の広が
りによってチャネル幅が減少することによっても第２の
半導体層の電流が減少する。よって、ゲート層に印加す
る電圧に基づいて、第１の半導体層から第２の半導体層
へ流れる電流を制御できる。ホットエレクトロンを利用
するので高速動作が可能である。また、構造が簡単であ
るので、ゲートコンタクト（電極）の形成が容易であ
る。
【０００９】
【実施例】以下この発明の実施例を添付図面に基づいて
説明する。図１はこの発明の第１実施例に係る半導体装
置の模式断面図である。第１の実施例に係る半導体装置
Ａは、第１の半導体層であるソース１上にバリア層２を
形成し、バリア層２上に第２の半導体層であるドレイン
３を形成し、バリア層２上にドレイン３と隣接してゲー
ト層４を形成してなる。ソース１の下面にソース電極５
を、ドレイン３の上面にドレイン電極６を、ゲート層４
の上面にゲート電極７をそれぞれ形成している。
説明する。図１はこの発明の第１実施例に係る半導体装
置の模式断面図である。第１の実施例に係る半導体装置
Ａは、第１の半導体層であるソース１上にバリア層２を
形成し、バリア層２上に第２の半導体層であるドレイン
３を形成し、バリア層２上にドレイン３と隣接してゲー
ト層４を形成してなる。ソース１の下面にソース電極５
を、ドレイン３の上面にドレイン電極６を、ゲート層４
の上面にゲート電極７をそれぞれ形成している。
【００１０】ソース１は例えばｎ−ＧａＡｓからなり、
トンネル障壁であるバリア層２は例えばＡｌＡｓからな
る。ドレイン３は例えばｎ−ＧａＡｓからなり、ゲート
層は例えばｐ−ＧａＡｓからなる。
トンネル障壁であるバリア層２は例えばＡｌＡｓからな
る。ドレイン３は例えばｎ−ＧａＡｓからなり、ゲート
層は例えばｐ−ＧａＡｓからなる。
【００１１】平衡状態においてのチャネルおよびゲート
領域での伝導帯のポテンシャル図を図２に、ドレインお
よびゲートバイアスを加えたときのポテンシャル図を図
３に示す。なお、図２および図３で、（ａ）はチャネル
領域（図１において仮想線ａ−ａで示す領域）、（ｂ）
はゲート領域（図１において仮想線ｂ−ｂで示す領
域）、（ｃ）はゲート−ドレイン領域（図１において仮
想線ｃ−ｃで示す領域）のポテンシャルを示す。
領域での伝導帯のポテンシャル図を図２に、ドレインお
よびゲートバイアスを加えたときのポテンシャル図を図
３に示す。なお、図２および図３で、（ａ）はチャネル
領域（図１において仮想線ａ−ａで示す領域）、（ｂ）
はゲート領域（図１において仮想線ｂ−ｂで示す領
域）、（ｃ）はゲート−ドレイン領域（図１において仮
想線ｃ−ｃで示す領域）のポテンシャルを示す。
【００１２】図１に示した半導体装置の場合、例えばソ
ース電位に対しドレインを正電圧にバイアスすると、ト
ンネル電流が流れる。この時、ゲートにｐｎ接合が逆バ
イアスとなる電圧を印加することによりチャネルのゲー
ト側の電位が上りトンネル電流が減少する。さらに、チ
ャネル側への空乏層の広がりによってチャネル幅が減少
することによってもドレイン電流が減少する。
ース電位に対しドレインを正電圧にバイアスすると、ト
ンネル電流が流れる。この時、ゲートにｐｎ接合が逆バ
イアスとなる電圧を印加することによりチャネルのゲー
ト側の電位が上りトンネル電流が減少する。さらに、チ
ャネル側への空乏層の広がりによってチャネル幅が減少
することによってもドレイン電流が減少する。
【００１３】このように、ゲートにより電流を制御でき
る点がＨＥＴと異なる。また、ゲート構造はこれまでに
知られているＪＦＥＴと類似しているが、ＪＦＥＴの動
作原理は電子が移動する伝導帯からなるチャネルの幅を
ゲート電圧で制御することによる電流の制御であるか
ら、トンネル電流の制御を原理とした本発明とは全く異
なる。
る点がＨＥＴと異なる。また、ゲート構造はこれまでに
知られているＪＦＥＴと類似しているが、ＪＦＥＴの動
作原理は電子が移動する伝導帯からなるチャネルの幅を
ゲート電圧で制御することによる電流の制御であるか
ら、トンネル電流の制御を原理とした本発明とは全く異
なる。
【００１４】図２，図３中のＥC はコンダクションバン
ド端、ΔＥC はコンダクションバンド不連続、ＥFSはソ
ース側フェルミレベル、ＥFDはドレイン側フェルミレベ
ル、ＥFGはゲートフェルミレベル、ＶD はドレイン印加
電圧、ＶG はゲート印加電圧である。
ド端、ΔＥC はコンダクションバンド不連続、ＥFSはソ
ース側フェルミレベル、ＥFDはドレイン側フェルミレベ
ル、ＥFGはゲートフェルミレベル、ＶD はドレイン印加
電圧、ＶG はゲート印加電圧である。
【００１５】ソース１、バリア２、ドレイン３、ゲート
層４の各層のバンドギャップ、バンドギャップの変化形
状、および、バンド不連続量等のバンド構造や材料はこ
の一例に限定されたものでなく、各層を傾斜ポテンシャ
ル構造等に変更したり、ヘテロ接合タイプの異なる材料
系とすることなどにより、様々なデバイス特性が設計可
能である。
層４の各層のバンドギャップ、バンドギャップの変化形
状、および、バンド不連続量等のバンド構造や材料はこ
の一例に限定されたものでなく、各層を傾斜ポテンシャ
ル構造等に変更したり、ヘテロ接合タイプの異なる材料
系とすることなどにより、様々なデバイス特性が設計可
能である。
【００１６】例えば、ソース１およびドレイン３の各領
域は上記の材料の他にＩｎＰのような他のIII−V族化合
物半導体、ＺｎＳｅのようなII−VI族化合物半導体、Ｓ
ｉＧｅのようなIV−IV族半導体、さらにＧｅのようなIV
族半導体のヘテロ接合、もしくはそれらの傾斜ポテンシ
ャルを持つヘテロ接合でも良い。
域は上記の材料の他にＩｎＰのような他のIII−V族化合
物半導体、ＺｎＳｅのようなII−VI族化合物半導体、Ｓ
ｉＧｅのようなIV−IV族半導体、さらにＧｅのようなIV
族半導体のヘテロ接合、もしくはそれらの傾斜ポテンシ
ャルを持つヘテロ接合でも良い。
【００１７】トンネル障壁であるバリア層２は、ＡｌＰ
のような他のIII−V族化合物半導体、ＺｎＳｅのような
II−VI族化合物半導体、ＳｉＣのようなIV−IV族化合物
半導体等の極薄のワイドギャップ半導体薄膜とのヘテロ
接合、もしくはそれらの傾斜ポテンシャルを持つヘテロ
障壁でも良い。またこれらは、目的によってはドープさ
れていても良い。さらには、ＳｉＯ2 のような極薄の絶
縁体でも良い。
のような他のIII−V族化合物半導体、ＺｎＳｅのような
II−VI族化合物半導体、ＳｉＣのようなIV−IV族化合物
半導体等の極薄のワイドギャップ半導体薄膜とのヘテロ
接合、もしくはそれらの傾斜ポテンシャルを持つヘテロ
障壁でも良い。またこれらは、目的によってはドープさ
れていても良い。さらには、ＳｉＯ2 のような極薄の絶
縁体でも良い。
【００１８】ゲート層４は、他の半導体のホモもしくは
ヘテロ接合のｐｎ接合ゲート、または、図４に示す半導
体装置Ｂのように第２の半導体層であるドレイン３の側
壁にゲート絶縁膜８を形成した絶縁ゲートやショットキ
ー接合ゲートでも良い。
ヘテロ接合のｐｎ接合ゲート、または、図４に示す半導
体装置Ｂのように第２の半導体層であるドレイン３の側
壁にゲート絶縁膜８を形成した絶縁ゲートやショットキ
ー接合ゲートでも良い。
【００１９】作製法は、図１に示した半導体装置の場
合、例えばｎ−ＧａＡｓ基板（ソース）１上にＡｌＡｓ
バリア層２、ｎ−ＧａＡｓドレイン層（ドレイン）３を
エピタキシー成長し、ｐ−ＧａＡｓゲート層４を拡散法
もしくはイオン注入法等で作製したり、またはこれらの
各層を選択的に順次エピタキシー成長させても良い。
合、例えばｎ−ＧａＡｓ基板（ソース）１上にＡｌＡｓ
バリア層２、ｎ−ＧａＡｓドレイン層（ドレイン）３を
エピタキシー成長し、ｐ−ＧａＡｓゲート層４を拡散法
もしくはイオン注入法等で作製したり、またはこれらの
各層を選択的に順次エピタキシー成長させても良い。
【００２０】図５に示す半導体装置Ｃのように、ＧａＡ
ｓ半絶縁性基板９等の上に前記の各エピタキシー層１，
２，３，４を作製しても良い。この場合、デバイス電極
５，６，７は全て表面側で取れる。
ｓ半絶縁性基板９等の上に前記の各エピタキシー層１，
２，３，４を作製しても良い。この場合、デバイス電極
５，６，７は全て表面側で取れる。
【００２１】
【発明の効果】以上説明したようにこの発明に係る半導
体装置は、第１の半導体層（ソース）の上にバリア層を
形成し、このバリア層の上に第２の半導体層（ドレイ
ン）とこの第２の半導体層（ドレイン）に隣接するゲー
ト層を形成したので、第１の半導体層（ソース）に対し
て第２の半導体層（ドレイン）を正電圧にバイアスする
と、バリア層を介してトンネル電流が流れる。ゲート層
にｐｎ接合が逆バイアスとなる電圧を印加することによ
りチャネルのゲート側の電位が上がりトンネル電流が減
少する。チャネル側への空乏層の広がりによってチャネ
ル幅が減少することによっても第２の半導体層の電流が
減少する。よって、ゲート層に印加する電圧に基づい
て、第１の半導体層から第２の半導体層へ流れる電流を
制御できる。
体装置は、第１の半導体層（ソース）の上にバリア層を
形成し、このバリア層の上に第２の半導体層（ドレイ
ン）とこの第２の半導体層（ドレイン）に隣接するゲー
ト層を形成したので、第１の半導体層（ソース）に対し
て第２の半導体層（ドレイン）を正電圧にバイアスする
と、バリア層を介してトンネル電流が流れる。ゲート層
にｐｎ接合が逆バイアスとなる電圧を印加することによ
りチャネルのゲート側の電位が上がりトンネル電流が減
少する。チャネル側への空乏層の広がりによってチャネ
ル幅が減少することによっても第２の半導体層の電流が
減少する。よって、ゲート層に印加する電圧に基づい
て、第１の半導体層から第２の半導体層へ流れる電流を
制御できる。
【００２２】ホットエレクトロン（トンネル電流）を利
用するので高速動作が可能である。ＨＥＴ（ホットエレ
クトロントランジスタ）のようなコレクタバリアでのコ
レクタ反射がないため、電流増幅率を大きくできる。ま
た、デバイス（半導体素子）の構造が簡単であるので、
コンタクト（電極）の形成が容易である。
用するので高速動作が可能である。ＨＥＴ（ホットエレ
クトロントランジスタ）のようなコレクタバリアでのコ
レクタ反射がないため、電流増幅率を大きくできる。ま
た、デバイス（半導体素子）の構造が簡単であるので、
コンタクト（電極）の形成が容易である。
【図１】この発明の第１実施例に係る半導体装置の模式
断面図
断面図
【図２】図１に示した半導体装置の平衡状態におけるポ
テンシャル図
テンシャル図
【図３】図１に示した半導体装置にドレインおよびゲー
トバイアスを加えたときのポテンシャル図
トバイアスを加えたときのポテンシャル図
【図４】この発明の第２実施例に係る半導体装置の模式
断面図
断面図
【図５】この発明の第３実施例に係る半導体装置の模式
断面図
断面図
【図６】半導体ヘテロ構造からなるＨＥＴの動作原理の
説明図
説明図
Ａ，Ｂ，Ｃ この発明に係る半導体装置 １ 第１の半導体層であるソース ２ バリア層（トンネル障壁） ３ 第２の半導体層であるドレイン ４ ゲート層 ５ ソース電極 ６ ドレイン電極 ７ ゲート電極 ８ ゲート絶縁膜 ９ 基板
Claims (1)
- 【請求項１】 第１の半導体層と、この第１の半導体層
上に設けられたバリア層と、このバリア層上に設けられ
た第２の半導体層と、この第２の半導体層と隣接して前
記バリア層上に設けられたゲート層とを有することを特
徴とする半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6290200A JPH08148670A (ja) | 1994-11-24 | 1994-11-24 | 半導体装置 |
| US08/861,886 US5895931A (en) | 1994-11-24 | 1997-05-22 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6290200A JPH08148670A (ja) | 1994-11-24 | 1994-11-24 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08148670A true JPH08148670A (ja) | 1996-06-07 |
Family
ID=17753055
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6290200A Withdrawn JPH08148670A (ja) | 1994-11-24 | 1994-11-24 | 半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5895931A (ja) |
| JP (1) | JPH08148670A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004241778A (ja) * | 2003-02-03 | 2004-08-26 | Agilent Technol Inc | 中間層を含む半導体ヘテロ接合 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6303940B1 (en) * | 1999-01-26 | 2001-10-16 | Agere Systems Guardian Corp. | Charge injection transistor using high-k dielectric barrier layer |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4721983A (en) * | 1986-01-31 | 1988-01-26 | Texas Instruments Incorporated | Three terminal tunneling device |
| JPH0621435A (ja) * | 1992-06-30 | 1994-01-28 | Sony Corp | ホットエレクトロントランジスタ |
| US5414274A (en) * | 1993-07-26 | 1995-05-09 | Motorola, Inc. | Quantum multifunction transistor with gated tunneling region |
-
1994
- 1994-11-24 JP JP6290200A patent/JPH08148670A/ja not_active Withdrawn
-
1997
- 1997-05-22 US US08/861,886 patent/US5895931A/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004241778A (ja) * | 2003-02-03 | 2004-08-26 | Agilent Technol Inc | 中間層を含む半導体ヘテロ接合 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5895931A (en) | 1999-04-20 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20020205 |