KR100542963B1 - 전계 효과 트랜지스터 - Google Patents

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Abstract

전계 효과 트랜지스터(FET)는 도전에 따라 진성 기여를 저하시키고 누설 전류를 감소시키는 베이스 바이어싱을 채용하는 유형의 것이다. 이것은 4개의 연속한 층(102 내지 108)으로서, p+ InSb 베이스층(102), p+ InAlSb 배리어층(104), π진성층(106) 및 절연 SiO2층(108)을 포함하며, P+ 소스 및 드레인 영역(110, 112)은 진성층(106) 내에 주입된다. FET는 바이어싱이 진성층(106) 내에 FET 채널을 형성하는 인핸스먼트형 MISFET(100)이다. 절연층은(108)은 게이트 컨택트(116)를 지지하는 실질적으로 평탄한 표면부를 갖는다. 이것은 게이트 홈의 관입에 의해 야기된 채널의 직선성으로부터 이탈을 회피 또는 감소시키며, 높은 값의 전류 이득 차단 주파수를 얻을 수 있게 한다. 평탄하지 않은 층들을 갖는 FET에서, 채널의 직선성으로부터의 이탈은 크기가 50nm보다 더 크지 않아야 하며, 바람직하게는 5nm 보다 작다.
채널의 직선성, 인핸스먼트형 MISFET, 추출 컨택트 수단, 배제 컨택트, 공핍형 MISFET

Description

전계 효과 트랜지스터{Field effect transistor}
본 발명은 전계 효과 트랜지스터(FET)에 관한 것이다. 특히, 비록 배타적이지는 않지만, 본 발명은 좁은 밴드갭 반도체 재료들(narrow bandgap semiconductor materials), 즉 0.5eV 또는 그보다 작은 영역의 밴드갭(EG)으로 이루어진 MISFET들과 같은 FET들에 관한 것이다. 또한, 본 발명은 주변 온도보다 위로 올라간 동작 온도에서 이용하기 위한 넓은 밴드갭 재료들로 이루어진 FET들에 관한 것이다.
인듐 안티모나이드(InSb) 등의 좁은 밴드갭 반도체들은 매우 낮은 전자 유효 질량(electron effective mass), 매우 높은 전자 이동도 및 높은 포화 속도(saturation velocity)와 같은 유용한 특성들을 갖는다. 이것들은 잠재적으로 초고속 애플리케이션들에 대해 큰 관심거리다. GaAs가 이러한 점들에 있어서 우수한 특성들을 갖고 있음에도 불구하고, 특히, InSb는, 낮은 전계들에서의 그 전자 이동도(μe)가 GaAs보다 9배 높고, 그 포화 속도(vsat)가 5배보다 높기 때문에, 고속이며 매우 낮은 전력 소비 트랜지스터들을 위한 유망한 재료이다. 또한, InSb는 0.5 ㎛을 넘는 큰 탄도 평균 자유 경로(ballistic mean free path)를 갖도록 예측된다. 이것은, InSb가 매우 낮은 전압들에서 고속 동작이 가능하고 전력 소비를 낮게 하여, 휴대용 및 고밀도 애플리케이션들에 이상적이게 하는 것을 암시한다. 295K(주변 온도)에서 실리콘, GaAs 및 InSb의 특성들 중 일부는 다음과 같이 표 1에 비교된다.
<295K에서 InSb의 특성들>
파라미터 실리콘 GaAs InSb 단위
EG 밴드갭 m+ e 전자 유효질량 μe 전자 이동도 vsat 포화 속도 λe 전자 평균 자유 경로 ni 진성 캐리어 농도 1.12 0.19 1,500 1X107 0.04 1.6X1010 1.43 0.072 8,500 1X107 0.15 1.1X107 0.175 0.013 78,000 >5X107 0.58 1.9X1016 eV m0 cm2V-1s-1 cms-1 μm cm-3
최근까지는, 작은 밴드갭과 그 결과 Si 및 GaAs보다 각각 6배 및 9배의 크기인 높은 진성 캐리어 농도(~2 x 1016cm-3)에 기인하여, 주변 온도들에서 InSb의 잠재적으로 유용한 특성들을 얻을 수 없었다. 이에 따라 InSb는 정규 동작 온도에서 또는 주변온도에 가까운 온도 295K에서 큰 누설 전류들(leakage currents)을 나타내게 되는데, 여기서 소수 캐리어 농도(minority carrier concentration)는 정규 도핑 레벨들에서 요구된 값보다도 훨씬 더 크다. 수년 동안 이것은 InSb 및 기타 다른 좁은 밴드갭 재료를 주변 온도 및 그 이상의 온도에서 디바이스에 사용하지 못하게 하는 근본적인 문제인 것으로 생각되었다. 그러나, 이 문제는 미국 특허 제 5,382,814호의 발명에 의해서 극복되었는데, 이 특허에선 진성 분포를 평형 레벨(equilibrium level) 보다 훨씬 아래의 캐리어 농도로 감소시키기 위해서 캐리어 배제(excluding) 및 추출 현상을 이용한 비평형 금속 절연체 반도체 전계 효과 트랜지스터(metal-insulator-semiconductor field effect transistor; MISFET)를 개시하고 있다. 이 종래기술의 MISFET는 역바이어스된 p+ p +πn+ 구조이며, 여기서 p는 InSb층을 나타내며, p는 스트레인된(strained) In1-xAlxSb 층(밑줄 친 p는 p보다 넓은 밴드갭을 나타낸다), π는 주변 동작 온도에서 진성인 약하게 도핑된 p형 영역을 나타내며, + 윗 첨자는 고농도 불순물 도핑농도를 나타내며, 이들 4개의 층은 각각의 인접한 층 쌍간에 3개의 접합, 즉 p+ p +, p +π, πn+ 접합을 각각 규정한다. 디바이스의 활성영역은 π영역이며, 소수 캐리어는 추출 컨택트으로서 작용하는 πn+접합에서 상기 영역으로부터 제거된다. p +π접합은 이들 캐리어가 다시 들어오지 못하게 하는 배제 컨택트이다. 결국, 디바이스에 인가된 바이어스 하에서 소수 캐리어 농도가 떨어지고 다수 캐리어 농도가 그와 함께 떨어져 전하 중성(charge neutrality)을 유지한다. 이에 의해 진성 레벨 미만의 캐리어 농도가 생성된다. 비슷한 효과가 쿨링에 의해 제공된다. 여기서 "진성"이라는 표현은 캐리어가 주로 가전자 상태의 활성화로부터 발생하고 대략 동일한 수의 소수 캐리어 및 다수 캐리어가 반도체 재료 내에 존재함을 의미하는 통상적인 구조에 사용된다. 이 표현은 단순히 도핑 레벨이 낮은 것을 나타내기 위해 외인성 재료(예를 들면 Si)에 잘못 사용되는 경우가 있지만 외인성 재료에서 캐리어는 주로 도너나 억셉터 상태의 활성화에서 발생하며 한 형태의 캐리어(전자들 또는 정공들)가 지배적이다.
미국 특허 제 5,382,814 호에 개시된 디바이스는 1㎛ 함몰된 게이트 인핸스먼트형(recessed-gate enhancement mode) MISFET 구조였다. 연구를 위해 이러한 종류의 여러 디바이스를 제작하였다. 1995년 1월 23일, Appl. Phys. Lett. Vol. 66, No. 4에 기재되어 있는 바와 같이, 이론적으로 전류 이득이 이런 종류의 디바이스에서 1(unity)로 떨어지게 되는 주파수 fT은 55GHz이 될 것으로 예측되었으나, 측정된 값은 단지 10GHz 범위에서만 얻어졌다. fT의 값은 고주파 트랜지스터의 분야에서 숙련된 자들에 의해 성능 지수로서 다루어지고 있다. 이들 임의의 디바이스에 대해 얻어진 최상의 fT값은 소스 및 드레인 영역 위의 게이트 컨택트 금속의 중첩에 연관된 디바이스 용량을 제한하려고 했음에도 불구하고 17GHz이었다. 이것은 InSb MISFET의 완전한 고주파 전위를 실현하기가 곤란하다는 것을 나타낸다.
본 발명의 목적은 전류 이득 차단(cut-off) 주파수(fT)의 개선된 값을 나타낼 수 있는 대안적인 형태의 FET를 제공하는 것이다.
본 발명은, 전계 효과 트랜지스터(FET)의 동작 온도에서 바이어스되지 않았을 때 진성 도전성을 갖는 영역과 상기 진성 영역에서의 전하 캐리어 농도로 진성 기여(intrinsic contribution)를 저하시키는 바이어싱 수단을 포함하는 종류의 전계 효과 트랜지스터(FET)에 있어서, 상기 FET는 또한 높은 값의 전류 이득 차단 주파수가 얻어질 수 있도록 하는데 적합한 것으로서, 채널의 직선성으로부터의 개재하는 이탈은 크기가 50nm보다 크지 않게 소스 영역(110)과 드레인 영역(112) 사이에서 확장하는 채널을 규정하기 위한 수단을 포함하는 것을 특징으로 하는 전계 효과 트랜지스터를 제공한다. 채널의 직선성으로부터의 이탈은 크기가 5nm보다 더 크지 않은 것이 바람직하며, "크기(extent)"라는 표현은 채널의 임의의 2개의 영역 사이, 예를 들면 소스와 드레인에 인접한 영역의 최대 높이차를 의미한다.
본 발명은 크게 개선된 고주파 성능을 나타내, 종래 기술에 비해 크게 향상된 전류 이득 차단 주파수 값을 제공할 수 있다는 이점을 제공한다. 특히 종래 기술에 따른 MISFET에선 이론적인 예상치보다 훨씬 아래의 고주파로 기대에 어긋나는 성능을 갖는 것을 알았다. 그 이유에 대해선 처음엔 알지 못했다. 그러나, 이 문제를 해결하기 위해서 많은 가설이 연구되었다. 이들 가설 중 하나는 MISFET 게이트 홈(recess)을 과도하게 에칭하는 것이 고주파 성능을 저하시킬 수 있을 것이라는 것이었다. 개재하는(intervening) 게이트 홈 관입(intrusion) 없이 생성된 본 발명의 디바이스들은 고주파에서 훨씬 양호한 성능을 나타내었으며, 이것은 게이트에 홈을 형성하는 것이 성능에 악영향을 미친다는 가설이 맞는다는 것을 의미한다.
한 양상에서, 본 발명의 FET는 인핸스먼트형 MISFET이며, 진성영역을 포함한 층에 고농도로 도핑을 도입하여 제작된 소스 및 드레인 영역을 포함할 수 있다. 소스 및 드레인 영역은 이온주입, 확산도핑, 합금 또는 손상의 도입에 의해 만들어 질 수 있다. 진성 영역은 잉여 p형으로 도핑될 수 있고 소스 및 드레인 영역과 조합하여 추출 컨택트 수단을 형성하며, 바이어스에 응하여 진성 영역 내에 형성되는 채널은 n형이다.
바람직한 실시예에서, 상기 진성 영역은, 그 자체가 베이스 영역과의 계면을 갖는 배리어 영역과의 계면을 가지며, 상기 진성, 배리어 및 베이스 영역은 유사한 도전형이며 상기 배리어 영역은 상기 진성 및 베이스 영역보다 상대적으로 넓은 밴드갭을 가지며 상기 진성 영역에 대해 배제 컨택트를 제공한다.
본 발명의 FET는 동작시 상기 소스 영역과 상기 드레인 영역 사이에 인핸스먼트형 채널을 규정하도록 소스 영역과 상기 드레인 영역 사이에 적어도 상기 진성영역의 부분으로부터 절연되고 이 부분에 걸쳐 확장하는 게이트 컨택트를 포함한다. 베이스 영역은 적어도 5 x 1017cm-3의 도펀트 농도를 갖는p+ InSb이며; 상기 배리어 영역은 0.05 내지 0.25 범위의 x를 갖는 p +In1-xAlxSb이며 적어도 5 x 1017cm-3의 도펀트 농도를 가지며; 상기 진성 영역은 5 x 1017cm-3보다 작은 도펀트 농도, 바람직하게는 1 x 1015cm-3 내지 5 x 1016cm-3의 도펀트 농도를 가진 πInSb이며; 소스 및 드레인 영역은 적어도 5 x 1017cm-3의 도펀트 농도를 가진 n+InSb이다.
베이스, 배리어 및 진성 영역은 층 구조로 연속적으로 배치되고, 소스 및 드레인 영역들은 진성 영역 내에 이온 주입이나 확산이나 합금이나 손상에 의해 생성되고, 상기 진성 영역은 게이트 절연층 및 게이트 컨택트를 지지하는 실질적으로 평탄한 표면부를 갖는다.
다른 양상에서, 본 발명의 FET는 연관된 채널 영역을 갖는 공핍형(depletion mode) MISFET이다. 이것은 상기 진성영역 또는 상기 채널영역 상에 형성된 고농도로 도핑된 성장물인 소스 및 드레인 영역을 포함하며, 상기 영역은 대안적으로 이온 주입, 확산, 합금 또는 손상에 의해 생성될 수 있다. 이들은 그 사이에 게이트 컨택트를 수용하는 게이트 홈을 규정하고 있다.
상기 진성 영역은 p형이며, 이 자체 또는 상기 채널 영역은 상기 소스 및 드레인 영역과 추출 컨택트 수단을 형성한다.
바람직한 실시예에서, 상기 진성 영역은, 그 자체가 베이스 영역과의 계면을 갖는 배리어 영역과의 계면을 가지며, 상기 진성, 배리어 및 베이스 영역은 유사한 도전형이며 상기 배리어 영역은 상기 진성 및 베이스 영역보다 상대적으로 넓은 밴드갭을 가지며, 상기 진성 영역에 대해 배제 컨택트를 제공한다. 이 실시예에서,
상기 베이스 영역은 적어도 5 x 1017cm-3의 억셉터 농도를 가지는 p+InSb이며;
상기 배리어 영역은 0.05 내지 0.25 범위의 x를 갖는 p +In1-xAlxSb이며 적어도 5 x 1017cm-3의 억셉터 농도를 가지며;
상기 진성 영역은 5 x 1017cm-3보다 작은 억셉터 농도, 바람직하게는 1 x 1015cm-3 내지 5 x 1016cm-3의 억셉터 농도를 갖는 πInSb이며;
상기 소스 및 드레인 영역은 적어도 5 x 1017cm-3의 도너 농도를 가진 n+InSb이다.
상기 진성 영역은 채널 영역을 지지하며, 상기 베이스, 배리어 및 진성 및 채널 영역은 층 구조로 연속적으로 배치되고, 상기 소스 및 드레인 영역은 상기 채널 영역 상에 성장되고, 상기 채널 영역은 게이트 절연층 및 게이트 컨택트를 지지하는 실질적으로 평탄한 표면부를 갖는다.
상기 소스 및 드레인 영역은 이들 사이에 게이트 홈을 규정하고, 상기 채널영역은 게이트 절연층 및 게이트 컨택트를 지지하는 상기 홈의 단부에서 표면부를 갖는다.
상기 채널 영역은 진성 영역의 부분들 사이에 놓이며, 진성 영역은 상기 소스 및 드레인 영역과 조합하여 추출 컨택트 수단을 형성한다.
베이스, 배리어 및 진성 영역은 층 구조로 연속적으로 배치되고, 상기 진성 영역은 상기 채널 영역을 포함하고 소스 및 드레인 영역을 지지한다.
상기 진성 영역에서의 전하 캐리어 농도로 상기 진성 기여를 저하시키는 바이어싱 수단은 기판 바이어스 전압 변화들로 인해 게이트 문턱 전압의 변화가 최소화되는 무한 미분 임피던스 포인트(infinite differential impedance point)에서 상기 FET를 바이어스하도록 배열된다.
대안적인 양상에서, 본 발명은 전계 효과 트랜지스터(FET)의 진성 영역에서의 전하 캐리어 농도로 진성 기여를 저하시키는 바이어싱 수단을 포함하는 종류의 FET 제조 방법에 있어서, 상기 방법은, 높은 값의 전류 이득 차단 주파수가 얻어질 수 있도록 하는데 적합한 것으로서, 채널의 직선성으로부터의 개재하는 이탈은 크기가 50nm보다 크지 않도록 소스 영역과 드레인 영역 사이에 확장하는 채널을 규정하는 단계를 포함하는 것을 특징으로 하는 전계 효과 트랜지스터 제조방법을 제공한다. 이러한 채널의 직선성으로부터의 이탈은 바람직하게 크기가 5㎚ 보다 크지 않다.
본 발명을 보다 완전하게 이해할 수 있도록 본 발명의 실시예를 첨부한 도면을 참조하여 단지 예로서 기술한다.
도 1은 스케일대로 도시하지 않은 종래의 MISFET의 개략적인 단면도.
도 2는 확대한 스케일로 도 1의 종래의 MISFET의 게이트를 도시한 도면.
도 3은 오목하거나 볼록하지 않은 층들을 갖는 이상적인 형태로 도시한 본 발명의 n채널 인핸스먼트형 MISFET(스케일대로 도시하지 않은 것임)의 개략적인 단면도.
도 4는 약간의 정도의 게이트 영역 함몰부분을 도시한 본 발명의 n채널 인핸스먼트형 MISFET의 중앙영역의 개략적인 단면도.
도 5는 본 발명의 역바이어스된 p+ p +πn+ MISFET 구조에 대한 밴드구조도로 도 3의 V-V에 대한 단면에 대응하는 도면.
도 6은 도 3의 MISFET의 출력특성을 그래프로 도시한 도면.
도 7은 도 3의 MISFET의 전달특성을 그래프로 도시한 도면.
도 8은 도 3의 MISFET에 대해서 그리고 유사한 모델에 의한 디바이스들에 대해 게이트 길이에 따른 전류이득 차단주파수의 변화를 도시한 도면.
도 9는 도 3의 MISFET에 대해 주파수에 따른 AC 이득 파라미터의 변화를 도시한 도면.
도 10은 본 발명의 n채널 공핍형 MISFET(스케일대로 도시되지 않음)의 개략적인 단면도.
도 11은 측정 및 모델에 의한 다양한 디바이스 기술에 대해 게이트 길이(㎛)의 함수로서 전류이득 차단주파수 fT(GHz)의 변화를 도시한 도면.
도 12는 캐리어 농도가 배제 및 추출에 의해 감소되는 류의 MISFET에 대해 이론적으로 달성할 수 있는 베이스 전류/전압 특성도.
이제, 도 1을 참조하면, 미국 특허 제 5,382,814 에 개시된 종류의 종래 기술의 MISFET(10)가 도시된다. MISFET(10)는 인듐 안티모나이드(InSb)층 및 인듐 알루미늄 안티모나이드(In1-xAlxSb)로 구성된다. 이것은 고농도로 도핑된 좁은 밴드갭 p형(p+) 베이스층(12), 상대적으로 넓은 밴드갭의 고농도로 도핑된 p형(p+) 배리어층(14), 가볍게 도핑된 p형(π) 활성층(16) 및 고농도로 도핑된 좁은 밴드갭 n형(n+) 소스/드레인층(18)의 4층 반도체 재료를 지지하는 기판(도시없음)을 갖는다. 층(12, 16, 18)은 InSb이며 층(14)은 In1-xAlxSb이다. π활성층(16)은 295K 주변온도에서 지배적으로 진성 도전성을 가지며, 다른 층들(12, 14, 18)은 그 온도에서 지배적으로 외인성 도전성을 갖는다. 인접층 쌍(12/14, 14/16, 16/18)간의 계면은 각각 p+ p +, p +π, πn+ 접합이며, 이들 중 첫 번째 두 개는 이종접합이며 마지막 것은 균질접합이다. p +π, πn+접합(14/16, 16/18)은 각각 배제 컨택트 및 추출 컨택트이다.
MISFET(10)는 각각 컨택트(24, 26)를 갖는 소스 및 드레인 영역(20, 22)을 가지며, 이들 영역은 n+층(18)을 관통되게 에칭하여 형성한 개재된 게이트 함몰부(28)을 갖는다. 게이트 함몰부의 바닥 및 측면은 실리콘 산화 게이트 절연체(30) 및 금속 게이트 컨택트(32)로 덮여 있다. 소스(20)와 드레인(22) 사이의 단락을 피하기 위해서 함몰부(28)가 n+층(18)을 완전히(또는 거의 완전하게) 관통하여 확장하는 것이 MISFET(10)의 동작에 필요하다.
캐리어 추출(extraction) 및 배제(exclusion)는 정상 동작시 바이어스가 인가되었을 때 MISFET(10)에서 일어난다. 층(12 내지 18)은 동작시 역바이어스되는 p+ p +πn+ 다이오드를 형성한다. 즉, 베이스층(12)은 소스 영역(20)에 관하여 음으로 바이어스된다. 이러한 바이어스 하에서, πn+접합(16/18)은 π층(16)으로부터 전자(소수 캐리어)를 제거하는 추출 컨택트로서 작용한다. 이러한 전자는 p+배리어층(14)으로부터 보급될 수 없는데, 이 p+배리어층(14)은 p+베이스층(12)과 조합하여 배제 컨택트로서 작용하여 π층(16)으로 전자가 흐르는 것에 대해 전위 장벽을 제공하기 때문이다. 그러므로 π층(16) 내의 전자 농도는 MISFET(10)이 바이어스될 때 떨어지고, 이와 더불어 그 층의 정공 농도는 전하 중성의 이유로 떨어진다. 이것은 층(16)의 도전성을 크게 감소키고, 따라서 소스(20)와 드레인(20) 사이의 누설 전류를 감소시킨다.
전술한 바와 같이, 제조된 MISFET(10)의 시험예는 기대를 배반하는 고주파에서의 성능을 나타내었다. 이들 디바이스에 대한 전류이득 차단 주파수 fT(이 주파수에서 전류 이득은 1까지 떨어진다)의 이론적인 값은 55GHz였으나, 측정값은 소스 및 드레인 영역 위의 게이트 금속의 오버랩에 연관된 디바이스 용량을 제한했음에도 불구하고 10GHz이었다. 이에 대한 이유는 알 수 없었다. 그러나, 불만족스러운 고주파 성능의 원인인 후보 아티팩트를 식별하기 위해 많은 가설이 제안되었으며 이론적으로 연구되었다. 이들 가설 중 하나는 게이트 함몰부의 깊이와 연관된다. 이론적으로 계산에 따르면, 게이트 함몰부를 너무 깊게 에칭하면(이것은 제어 및 측정하기 어렵다) 고주파 성능이 저하될 것이라는 것을 나타내고 있다. 이론적인 상황을 도 2에 도시하였으며, 여기에 게이트 함몰부(28)를 확대하여 도시하였다.
MISFET(10)이 실행 가능하게 되기 위해서, 게이트 함몰부(28)는 소스와 드레인 사이에 단락이 되지 않게 n+영역(18)의 대부분을, 바람직하게는 완전히 관통되게 확장해야 한다. 이러한 함몰부를 과도하게 에칭하게 되면 π영역(16)으로 계속 낮아지게 될 것이고, 시험 디바이스에서는 깊이가 100nm 정도의 반전 스텝(34)이 형성된 것으로 가정한다. 그러하다면, 소스(20)와 드레인(22)간 MISFET 채널(도시없음)은 의도된 직선 대신 U형으로 될 것이다(인핸스먼트형 MISFET에서 채널은 바이어스의 인가에 응답하여 동작시에만 게이트 전극 밑에 형성된다).
소스와 드레인 사이의 전하 캐리어의 천이 시간을 최소화하기 위해서, 소스-드레인 전계는 채널의 길이 방향으로 향해야 하는데, 이것은 이 전계에 평행하게 확장하는 U형 채널의 부분에서만 가능하다. 이러한 채널에선, 채널이 소스-드레인 방향으로 확장하지 않아 소스-드레인 전계가 길이방향의 채널방향으로 경사지게 되는 영역들이 있을 것이고, 결국 전계가 이 방향으로 평행한 경우보다 길이방향 전계 성분이 약해질 것이고, 이것은 전계가 완전히 길이방향인 경우에 비해 소스와 드레인간 전하 캐리어의 천이시간을 증가시킨다. 그러므로 U형 채널은 fT가 상기 천이시간에 관계되기 때문에 fT를 저하시킬 것으로 추론된다. 맞는다면, 이 이론적인 해석은 에칭된 게이트 함몰부를 피해야 함을 의미한다. 이러한 가설을 이하 상술하는 본 발명의 예에서 시험하였다.
도 3을 참조하면, 본 발명의 인핸스먼트형 MISFET가 100으로 표시된다. 이 MISFET는 위에 연속하여 다음의 두께 및 구성물을 갖는 제1, 제2, 제3 및 제4 층(102, 104, 106, 108)이 성장된 약하게 도핑된 p형 InSb 기판(도시없음)을 포함한다.
제 1(베이스)층(102):p+ InSb, 두께 2㎛, Be 도펀트 농도 3 x 1018 cm-3,
제 2(배리어)층(104):p + In0.85Al0.15Sb, 두께 20nm, Be 도펀트농도 3 x 1018cm-3,
제 3(진성)층(106):πInSb, 두께 0.5㎛, Be 도펀트 농도 1 x 1015 cm-3,
제 4(절연)층(108):SiO2, 두께 70nm.
보다 일반적으로, 본 발명의 InSb/InAlSb FET에 대한 적합한 구성물은 다음과 같다.
베이스 영역:적어도 5 x 1017 cm-3의 억셉터 농도를 갖는 p+ InSb
배리어 영역:0.05 내지 0.25의 범위의 x를 갖는 p + In1-xAlxSb이며, 적어도 5x1017cm-3의 억셉터 농도를 가짐,
진성 영역:5 x 1017 cm-3 보다 작은 억셉터 농도, 바람직하게는 1 x 1015 cm-3 내지 5 x 1016 cm-3의 범위의 억셉터 농도를 갖는 πInSb.
MISFET(100)는 선택적으로 절연층(108) 근처에 전하 캐리어가 국한되는 것을 개선하기 위해서 채널층(106) 내에 매립된 p형층(109)(점선으로 나타낸 것)을 포함할 수 있다. MISFET(100)는 각각이 대략 적어도 5 x 1017 cm-3의 중성 억셉터 농도를 갖는 두께가 0.2㎛인, n+소스 및 드레인 영역(110, 112)을 갖는다. 이것은 연속된 Cr 및 Au층(도시없음)으로 구성된 소스, 게이트 및 드레인 컨택트(114, 116, 118)를 갖는다. MISFET(100)의 메사길이(mesa length)는 12㎛이며, 이것은 도면의 평면에서 전체 폭이다. 이것은 50㎛의 메사(및 게이트) 폭을 가지며 이것은 도면의 평면에 수직으로 확장하는 크기이다. 게이트 컨택트(116)의 길이(도면의 평면에서 수평 크기)는 공칭 0.7㎛이며, 여기서 "공칭"이라는 것은 필요한 길이를 만드는데 적합한 크기의 리소그래픽 마스크가 사용되었으나 길이는 측정되지 않았음을 의미한다. 0.7 내지 2㎛ 범위의 공칭 게이트 길이 및 100㎛의 메사 폭을 갖는 유사한 구조 및 유형의 다른 디바이스도 제작하였다. 층(102 내지 108)들은 분자빔 에피택시로 성장되었다. 소스 및 드레인 영역(110, 112)은 5 x 1013cm-2의 단위면적당 도즈(dose)로 70keVS32이온을 사용한 이온주입으로 제작되었다. 100℃의 기판온도로 결정의 <1 1 0> 방향에 법선으로부터 10°의 각도로 자연 양극 산화 마스크를 통해 이온을 주입하였다. 이에 이어 Si3N4 캡을 씌우고 10초동안 420℃로 급속 열 어닐링하여 도펀트를 활성화하고 손상을 제거하였다. 이어서 샘플을 양극 처리하고 산화물을 벗겨 손상된 재료를 제거한 후 컨택트를 적용하였다. MISFET(100)를 제조하는 공정으로 층(106, 108)의 요철도(degree of convexity)를 작게 할 수 있으나, 채널의 중심 영역(게이트 바이어스 전압에 응답하여 형성될 때)과 소스와 드레인에 인접한 채널의 바깥 영역간에 높이차가 50nm 보다 더 크게 하지 않는다. 이온 주입으로 소스와 드레인 영역(110, 112)에 접촉되게 하는 도전 경로가 확립되었다.
제 4 층(108)은 30nm의 양극 산화막 위에 침착된 스퍼터링된 40nm의 SiO2로 구성된다. 광분해성(photolytic) SiO2가 전체 층(108)에 바람직할 것이나 사용할 수는 없었다.
게이트 컨택트(116)는 소스 영역(110)과 드레인 영역(112)간에 있는 제3 또는 π층(106)의 부분 전체에 걸쳐 확장하여 이들 영역과 약간 겹친다. 이상적으로는 디바이스 용량을 최소화하기 위해서 오버랩은 제로일 것이나, 인핸스먼트형 디바이스에선 게이트 컨택트가 이들 영역 사이에 완전히 확장함으로써 동작시 채널 영역이 필요한 만큼 설정될 수 있게 하는 것이 중요하다.
MISFET(100)에서, 소스 영역(110)과 드레인 영역(1120)간 직선은 게이트(116)의 형상에 의해 잘 눈에 띄지 않으며 확실히 종래 기술의 디바이스(10)에서 볼 수 있는 100nm 범위가 아니다.
도 3은 이상적인 실례이나, 실제로는 본 발명의 FET는 제조 공정에서의 부정확함에 의해 생긴 이상적인 형상으로부터 벗어나기 때문에 평탄하지 않은 층을 가질 수 있다. 즉, 채널을 너무 심하게 변형시키지 않는한 진성 영역은 오목이거나, 볼록이거나 또는 기복이 있어도 된다. 오목부분을 도 4에 도시하였으며, 여기서 도 3을 참조하여 기술된 것들과 동일한 구성요소엔 첨자(R)를 할당하였다. 도 4는 실제 디바이스에 더 가깝게 접근한 것을 제외하곤, MISFET(100)와 동일한 FET의 중심 영역(120)을 도시한 것이다. 이것은 진성층(106R), 게이트 절연층(108R) 및 게이트 컨택트(116R)를 포함하며, 이들 모두는 V형상의 홈(122)을 형성하는 오목부분이다. 홈(122)의 바닥엔 절연층(108R)의 중심에 정점(124)이 형성되어 있다. 홈(122)은 50nm 보다 크지 않은 H로 표시한 깊이를 갖는다. 게이트 바이어스 전압의 인가에 응답하여 채널(도시없음)이 형성될 때, 정점(124) 밑의 채널(도시없음)의 중심 영역과 소스(110R), 드레인(112R)에 인접한 채널의 바깥 영역 사이에 도면에서 수직 방향으로 50nm 보다 더 큰 차가 홈(122)에 의해서 존재하지 않게 된다. 즉, 게이트 영역의 비평탄성에서 기인하여 채널의 직선성으로부터의 이탈은 50nm 미만으로 될 것이다. 여기서 게이트 영역은 채널이 형성되고 채널 형상을 결정하는 게이트 절연층(108R)에 인접한 진성층(106R)의 상측부분이다. 본 발명의 다른 실시예에서, 이것은 채널의 중심 영역을 수용하는 디바이스의 활성 영역이다.
홈 깊이(H) 및 결과로 생기는 채널의 직선성으로부터 이탈은 바람직하게 5nm보다 크지 않다. 결국, 채널이 형성되었을 때 채널은 실질적으로 소스, 게이트 및 드레인 전압들에 의해 결정된 대로 확장할 수 있다. 후술하는 바와 같이, 이것은 종래 기술의 디바이스(10)에 비해 크게 개선된 성능을 제공한다.
도 5는 MISFET(100)에서 그리고 제1 층(102)의 하측 에지에서부터 측정된 ㎛단위의 수직 거리 x의 함수로서 밴드 구조도 및 연관된 전하 캐리어 밀도를 나타낸다. 이 도면에 주어진 데이터는 역바이어스된 p+ p +πn+ 구조에 대한 것으로, 이들은 제1 (p+), 제2(p +), 제3(π)층(102, 104, 106),(n+)소스 영역(110)을 지나는 도 3의 선 V-V에 따른 MISFET(100)의 수직단면에 관련된 것이다. 우측의 종축은 1E+12 내지 1E+19로 눈금을 매긴 것으로, 이것은 1012 내지 1019cm-3을 나타낸다. 도면은 그래프(140, 142)에서는 전도대 및 가전자대 에너지, 그래프(144)에서는 순(net) 도펀트 농도, 그래프(146, 148)에서는 정공 및 전자농도의 변화를 도시한 것이다.
InSb의 295K(주변)에서의 진성 캐리어 농도는 2 x 1016cm-3이다. 그래프(146, 148)는 동작시 실제 캐리어 농도가 그래프(144)의 대략 평탄한 부분에 대응하는 제3층(106)의 활성 π영역의 거의 전체에 걸쳐서 이보다 두차수 작음을 보이고 있다. 이것은, 층(106)의 π영역에서의 캐리어 농도가 각각 p +π및 πn+접합(104/106, 106/112)으로부터 기인하는 캐리어 배제 및 추출에 의해 저하되고 있음을 시사하는 것이다.
MISFET(100)는 캐리어 추출을 수행하기 위해서 소스(114)에 대해 약 -0.35V로 베이스층(102)을 바이어스한 공통-소스로 구성하여 테스트하였으며, 상기 전압은 Vbs로서 정의되며, 베이스층(102)과 소스(110) 또는 드레인(112)에 의해 제공된 다이오드 구조의 최대 동적 저항의 위치에 대응한다. 그 다음 통상적인 극성의 드레인 및 게이트 전압이 인가된다. 즉 이들은 작은 음의 게이트-소스전압이 사용되었던 한 경우는 제쳐두고 소스(110)에 대해 양으로 모두 바이어스된다.
MISFET(100)의 출력 특성을 도 6에 도시하였다. 이것은 160 및 162 등 9개의 그래프를 포함하며 이들 그래프는 인접한 그래프간 0.2V 간격으로 -0.2V에서 1.4V까지 일정한 게이트 전압(Vgs)에서 드레인 전압(Vds)에 따른 드레인 전류(Id)의 변화를 나타낸 것이다. 드레인 전류는 각 그래프에서 약간 굴곡이 있는 부분으로 나타난 바와 같이, 약 0.15V의 드레인 전압에서 포화하기 시작하며, 이것은 포화가 시작하기에 매우 낮은 전압이며, 이것은 InSb 내 전자 이동도가 매우 높기 때문이라고 할 수 있다. 이것은 MISFET(100)는 낮은 전력요건을 가질 것임을 의미하기 때문에 이점이 있는 것이다. 출력 특성은 대체로 MISFET에 대한 고적전인 형태의 것으로, 이것은 사용할 수 있는 MISFET가 제작되었다는 증거이다. 0.3V의 드레인 전압(Vds)에서 게이트 전압(Vgs)을 -0.2V 내지 1.2V로 변경시킴으로써 약 10과 110mAmm-1간에서 드레인 전류를 전환할 수 있다.
MISFET(100)의 전달 특성이 도 7에 도시된다. 이것은 일정한 드레인 전압에서 게이트 전압(Vgs)에 따른 상호콘덕턴스(gm)의 변화를 나타내는 170 및 172 등의 5개의 그래프를 포함한다. 드레인 전압은 0.1V 간격으로 0.1V에서 0.5V까지 인접한 그래프간에서 변화한다. MISFET(100)의 최대 DC 상호콘덕턴스는 약 120mS mm-1이며, 문턱 게이트 전압은 약 0.4V임을 알 수 있다.
MISFET(100)의 누설 페데스털(leakage pedestal)은 도 6에서 전류축 상에 구분되어 도시된 바와 같이, 약 8mAmm-1이다. 최대 드레인 전류는 약 120mAmm-1이며, 게이트 전압에 따라 증가가 중지하는 드레인 전류에 의해 결정된다. 디바이스는 높은 드레인 전압에서 전류/전압 그래프의 상향 곡률로 나타낸 바와 같은 약 0.5V가 드레인 전압에서 서서히 브레이크다운되기 시작한다. 이것은 밴드 대 밴드간 터널링과 표면 누설(아마도 표면 터널링 발생)에 기인하는 것으로, 이들 모두 감소시키는 것이 가능하다. MISFET(100)는 채널과 직렬로 각 측에서 약 2.5옴의 꽤 큰 저항을 가졌으며, 이 저항은 베이스-소스/드레인 다이오드들을 순방향 바이어스하여 측정되었다. 이것은 주로 컨택트 공정에 기인한 것으로 보이고, 이것은 상호 콘덕턴스( 및 그러므로 fT)를 이상적인 값 아래로 감소시킬 것이다.
상이한 게이트 길이들을 갖는 본 발명의 많은 인핸스먼트형 MISFET의 AC 파라미터들은 0.5V의 드레인 전압을 사용하여 S-파라미터 방법으로 측정되었으며, 게이트 전압은 최대 S21에 맞추었다. 결과는 쿨렌(Koolen) 방법을 사용한 기생 본드-패드 용량에서 벗어났다(de-embedded). 도 8은 게이트 길이의 함수로서 측정된 최대 전류 이득 차단 주파수 fT를 도시한 것이다. 결과는 밑에 있는 선(180)으로 나타낸 바와 같이, LG -2에 따른다. 이것은 속도가 핀치-오프에서 포화되지 않는다면 이론적으로 예상되는 바 대로이다. 게이트 길이의 함수로서 fT의 값들도 3개의 MISFET에 대해 계산되었으며(모델 결과), 위에 있는 선(182)으로 나타낸 바와 같다. 이들은 사용된 채널 이동도가 높았기 때문으로 생각되는 것으로 속도포화의 어떤 영향을 보일지라도 실험값에 잘 일치한다. 이것은 게이트 길이 감소로 더 개선될 수 있음을 암시한다.
MISFET(100)의 AC 파라미터들은 도 9에 도시된다. 측정된 전류이득 차단 주파수(fT)는 74GHz이며, 현재 알려져 있는 한 이것은 트랜지스터 유형 또는 재료에 관계없이 0.7㎛ 게이트 길이의 임의의 FET에 대해 측정된 가장 높은 fT이다. 이것은 조사 목적으로 제작한 종래 기술의 임의의 디바이스(10)에 대해 얻어진 최상의 값(17GHz)보다 4배 더 크며, 이들 종래 디바이스에 대한 전형적인 값(10GHz)보다 7배 더 크다. 채널과의 직렬 저항을 감소시킴으로서 fT를 더 증가시킬 수 있을 것이다. 단방향 전력 이득이 1로 떨어지는 주파수 fmax는 89GHz이며, 이것은 채널 직렬저항, 및 현재 비교적 낮은 출력 콘덕턴스에 의해 제한된다. 그러므로 본 발명의 디바이스에서 보다 큰 fmax를 달성하는 것이 가능할 것이다. fT 및 fmax에 대한 이들 값은 현재 종래 기술에서보다 큰 개선을 나타낸다. 이들은 종래 기술의 디바이스의 성능에 게이트 홈부가 악영향을 미친다는 가설이 정확하다는 증거를 제공함을 암시한다.
본 발명의 디바이스에 대해 얻어진 결과는 매우 유망한 것이었으며, 고속, 저전력 디바이스를 제공하는 본 발명의 가능성을 나타내었다. 디바이스 특성의 모델링, 즉 계산은 InSb 재료의 파라미터에 대해 발표된 결과 또는 측정된 결과를 사용하여 ATLAS, Silvaco International에서의 2D 드리프트-확산 디바이스 시뮬레이터를 사용하여 수행되었다. 모델링된 결과는 실험용 p+ p +πn+다이오드 및 종래 기술의 MISFET에 대해 테스트되었으며, 누설 전류, 상호콘덕턴스 및 fT에 대해서 잘 일치함을 알았다. 도 3에 도시한 것과 유사하지만 게이트 길이가 1㎛ 및 0.25㎛인 이온 주입 인핸스먼트형 MISFET 구조에 대한 모델링된 결과는 다음 표3에 나타내었으며, 이 표는 최대 gm, fT 및 fmax의 이론적으로 달성할 수 있는 값들을 제공한다. 0.25㎛ 게이트 길이에 대한 값들은 게이트 절연체 산화막 두께가 게이트 길이와 동일한 계수로 스케일된 것으로 가정한 것이다.
<본 발명의 인핸스먼트형 MISFET에 대한 모델 파라미터>
게이트 길이 1.0㎛ 0.25㎛
최대 gm 188 mS mm-1 500 mS mm-1
전류 이득 차단 주파수 fT 68 GHz 185GHz
단방향 전력이득이 1이 되는 주파수 fmax 202 GHz 264GHz
이들 최대 상호콘덕턴스값들은 미국 특허 제 5,382,814 호의 종래 기술의 디바이스에 대해 인용된 25mS mm-1의 것에 비해 상당한 개선을 나타낸다.
격자 매칭할 필요는 없다. 더 작은 밴드갭은, FET 동작 온도에서 진성 전도성을 지배적으로 나타낼 만큼 충분한 재료(현재 Si에서는 불가능함)를 정제하는 것이 가능하게 충분히 좁아야 한다. 이것은 295K의 주변온도에서 동작하는 디바이스에 대해 0.5eV 또는 그보다 작은 영역 내에 있는 밴드갭을 의미하지만 높은 동작 온도를 위해 더 큰 밴드갭의 재료가 사용될 수 있다.
본 발명의 FET를 제조하는데 사용될 수 있는 재료의 조합은 Pb/Se/PbS, In1-yAlySb/In1-xAlxSb, InAs/InAs1-xPx, InAs1-xSbx/In1-yAlySb, InAs1-xSbx/InAs1-yPy, GaAs/Ga1-xAlxAs, In1-xGaxSb/In1-yAlySb 및 Hg1-xCdxTe/Hg1-yCdyTe를 포함한다. 조성 파라미터 x, 또는 x 및 y의 값들은 적합하게 선택되어야 한다. MISFET는 InSb/In1-xAlxSb로 구성되었으며, 이것은 제로와 동일한 파라미터 y를 가지는 이러한 첫 번째의 특별한 경우이다.
이제 도 10을 참조하면, 본 발명의 공핍형 MISFET가 200으로 표시된다. 이 MISFET는 다음의 두께 및 구성물을 갖는 5개의 연속 층(202, 204, 206, 208 및 210)이 성장된 약하게 도핑된 p형 InSb 기판(도시없음)을 포함한다.
제 1(베이스)층(202):p+ InSb, 두께 2㎛, Be 도펀트 농도 3 x 1018 cm-3,
제 2(배리어)층(204):p + In0.85Al0.15Sb, 두께 20nm, Be 도펀트 농도 3 x 1018cm-3,
제 3(진성)층(206):πInSb, 두께 0.5㎛, Be 도펀트 농도 1 x 1015 cm-3,
제 4(채널)층(208):p InSb, 두께 20nm, Si 도펀트 농도 3 x 1017 cm-3,
제 5(게이트 절연)층(210):SiO2, 두께 70nm.
MISFET(200)는 선택적으로 게이트 절연층(210) 근처에 전하 캐리어가 국한되는 것을 개선하기 위해서 진성층(206) 내에 매립된 p형층(211)(점선으로 나타낸 것)을 포함할 수 있다. MISFET(200)는 n+ 소스 및 드레인 영역(212, 214)을 가지며 각각은 대략 두께가 0.2㎛ 이며, Si 도펀트 농도는 2 x 1018cm-3이며, 채널층(208)에 대해 추출 컨택트를 형성한다. 이들 영역은 채널층(208)을 통해 진성층(206) 내에 캐리어 추출을 제공한다. MISFET(200)은 연속된 Cr 및 Au층(도시없음)으로 구성된 소스, 게이트 및 드레인 컨택트(216, 218, 220)를 갖는다. 위에 나타낸 경우를 제외하고, MISFET(200)은 앞서 기술한 인핸스먼트형 디바이스와 유사한 크기를 갖는다. 이는 12㎛의 메사 길이(mesa length)와, 50㎛의 메사( 및 게이트) 폭을 가지며 게이트 컨택트의 길이는 공칭의 0.7㎛이다. 층(202 내지 208)은 분자빔 에피택시(MBE)로 성장되었다. 소스 및 드레인 영역(212, 214)은 채널층(208) 상에 MBE 성장에 의해 제작되었으며, 채널층의 중심 영역은 그 위의 성장을 피하기 위해 마스크로 가려졌다. 이 마스크 제거 후에, 게이트 절연층(210) 및 전극(218)이 침착된다. 소스 및 드레인 영역(212, 214)은 이들 사이에 게이트 홈(222)을 형성하고, 이 홈 내엔 게이트 절연층(21) 및 게이트 컨택트(218)가 채널층(208)에 의해 지지되어 위치된다. 홈은 게이트 전극(218)의 높이 보다 다소 깊을 수 있다. 이것은 게이트 홈(222)이 종래 기술처럼 에칭에 의해 만들어지는 홈이 아니라 대신 양측이 상향 성장에 의해 형성되는 홈인 것에 유의하는 것이 중요하다. 결국 홈(222)의 형성은 채널 모양에 악영향을 미치는 너무 깊은 홈에 연관된 문제를 수반하지 않는다.
제 5 층(210)은 30nm의 양극 산화막 위에 침착된 스퍼터링된 40nm의 SiO2로 구성된다. 게이트 컨택트(218)는 소스 영역(212)과 드레인 영역(214)간에 있는 채널층(208)의 부분 전체에 걸쳐 확장하고 그 중첩되는 정도는 인핸스먼트형 디바이스에서 필요한 소스와 드레인간 완전한 채널 형성과는 반대로 기존의 디바이스 채널의 변조/공핍에만 필요하기 때문에 매우 중요한 것은 아니다.
MISFET(200)은 얻기 쉬운 전자원을 제공하기 위해서 채널층(208)을 사용하며, 이 전자원은 게이트 전극 전위에 의해 전하 캐리어들이 공핍될 수 있는 소스(212)에서 드레인(214)까지의 도전 경로를 제공한다. 이 경로는 전적으로 채널층(208) 또는 진성층(206) 내에 있을 수 있거나 또는 부분적으로 이들 중 한 층 내에 또는 부분적으로 다른 층 내에 있을 수 있다. MISFET(200)의 문턱 전압은 채널층(208)의 단위면적당 도핑에 의해서, 즉 층 두께와 게이트 전극 전위에 의한 전하 캐리어의 공핍 가능도의 적(product)에 의해 결정된다. 이 경로는 채널층(208) 또는 진성층(206)내에 전부 있을 수 있으며 또는 부분적으로 이들 중 한 층내에 있을 수 있고, 또는 부분적으로 다른 층내에 있을 수 있다. MISFET(200)의 문턱 전압은 채널층(208)의 단위면적당 도핑에 의해서, 즉 층 두께와 단위면적당 도핑의 적에 의해 결정된다. 채널층(208)은 실질적으로 게이트 전압이 없을 때 소스-드레인 전압에 의해 만들어진 전계의 방향을 따라 확장한다. 이 층은 허용할 수 없을 만큼 U 형상은 아니다. 즉 이 층 내의 어떠한 오목이나 볼록도 크기가 50nm보다 작다.
게이트 절연산화막 두께가 디바이스(100)의 것과 동일하다고 가정하고 공핍형 MISFET(200)의 모델, 즉 이론적인 성능 지수를 구하였다. 이들 지수를 다음과 같이 표3에 나타내었다.
<본 발명의 공핍형 MISFET에 대한 모델 파라미터>
게이트 길이 1.0㎛ 0.25㎛
최대 gm 190 mS mm-1 590 mS mm-1
전류 이득 차단 주파수 fT 68 GHz 220GHz
단방향 전력이득이 1로 되는 주파수 fmax 164 GHz 377GHz
이제 도 11을 참조하면, 다음과 같이 실제 또는 모델링된 다양한 디바이스 기술에 대해, 게이트 길이(㎛)의 함수로서, 전류 이득 차단 주파수 fT(GHz)가 도시되었다. 즉 이상적인 InSb(게이트 길이 및 캐리어 속도만으로부터 계산된), 모델리된 InSb 인핸스먼트형 및 공핍형 MISFET들, InSb 인핸스먼트형 MISFET(100), InP 및 GaAs 기반 HEMT 및 실리콘 NMOS.
MISFET(100)에서 fT에 대한 표2의 결과는 도 11에서 이상적인 경향선보다 단지 약간 아래에 있어 오버랩 용량에 인한 적은 트레일링 오프(tailing off)를 가지며 MISFET(100)와 같은 인핸스먼트형 디바이스에서 보여지는 포화 영향을 받으며, 이것은 MISFET(100)가 더 작은 입력 용량을 가짐을 알 수 있다.
MISFET(200)은 상이한 형태의 채널을 가질 수 있다. 20nm 두께의 채널층(208)은 도펀트 농도가 1 x 1015cm-3이고 두께가 20nm인 πInSb층(20)에 의해 게이트 산화층(210)으로부터 분리된 두께 3nm 및 Si 도펀트 농도가 2 x 1018cm-3인 InSb 채널층으로 대체될 수 있다. 이것은 두께가 감소되어 있고 진성 π층(206)에 매립된 채널층과 동일하며, 30% 동작속도 향상을 제공하는 것으로 추정된다. 이 경우 소스 및 드레인 영역(212, 214)은 진성층(206)과의 추출 컨택트를 형성한다.
이제 도 12를 참조하면, 캐리어 농도가 배제 및 추출에 의해 낮아진 종류의 MISFET로 이론적으로 달성할 수 있는 베이스 전류/전압 IBVBS 특성(250)이 도시된다. 여기서 베이스 전류는 베이스층과 소스영역간에 흐르는 것이다. 이 전류는 MISFET의 소스, 게이트 및 드레인을 서로에 대하여 바이어스하기 위한 것이 아니다. 대신에 이것은 진성 디바이스 영역 내에 캐리어 농도 및 누설 전류를 감소시키기 위한 것이다. 특성(250)은 현재 달성할 수 있는 것보다 낮은 쇼클리/리드 포획 밀도(Shockley/Read trap density)를 포함하는 디바이스에 대응한다. 이 디바이스는 동작시 역바이어스되는 p+ p +πn+ 다이오드이다. 즉 이것은 소스 영역에 관하여 음으로 바이어스되는 베이스층을 갖는다. 이러한 바이어스 하에서, 캐리어 추출 및 배제는 진성층에서 일어나며, 이로부터 전자(소스 캐리어)는 추출 컨택트로서 작용하는 연관된 πn+접합에 의해 제거된다.
포인트(252)에서, IBVBS 특성(250)의 기울기는 제로이며, 무한 미분 임피던스를 나타낸다. 이 포인트에서, "백 게이팅(back gating)"이라고 하는 베이스 바이어스 전압(VBS)에 따른 게이트 문턱 전압의 변화가 최소화되며 따라서 이것은 베이스 바이어스에 대해 바람직한 동작점이 된다.
앞에서 언급된 모델링된 결과는 드리프트 확산 시뮬레이션에서 나온 것이며 밸리스틱 효과(ballistic effect)는 무시한 것으로 약 0.5㎛의 게이트 길이에서 현저하게 될 것으로 예상된다. 이 효과는 평균 포화 속도를 증가시켜 gm 및 fT가 더 큰 성능 개선의 가능성에 이르게 한다.
본 발명의 트랜지스터는 고속 아날로그 디바이스 응용 분야에 잠재적으로 적용할 수 있다. 반절연 기판 또는 가상 기판 상에서 성장된다면, 이들은 마이크로파 집적회로에 사용될 수도 있을 것이다. InSb 디바이스는 0.5V 보다 작은 저전압에서 동작할 수 있으므로 전지 수명을 길게 하여 휴대용 응용 분야에 매우 유용한 저전력 소비를 특징으로 한다. 또한, InSb 디바이스는 높은 전자 속도를 가지며 보다 높은 궁극의 주파수에 이르게 하거나 또는 대안적으로 보다 긴 게이트 길이에서 요구되는 동작 속도를 제공하여 보다 강력한 것이 된다. 본 발명의 트랜지스터는 특히 덜 복잡한 회로의 디지털 장치에서도 사용될 수 있다. 잠재적으로 Pτ적이 매우 작기 때문에 고속 저전력 응용에 매우 적합하며, 여기서 P는 스위칭 동작시 소비되는 에너지이고 τ가 스위치하는 시간이다.
본 발명은 고속이며 낮은 전력소비, 및 InSb/In1-xAlxSb의 본연의 높은 전자 이동도 및 포화속도를 활용하는 FET를 제공한다. 이들 FET는 고속, 저전력 성능을 제공하며 캐리어 추출 및 배제기술의 사용으로 보통 InSb/In1-xAlxSb에 연관한 레벨보다 훨씬 아래의 오프-상태 누설 전류를 나타낸다. 0.7㎛ 게이트 길이를 갖는 본 발명의 MISFET는 이 게이트 길이에 대해 현재까지 보고된 것 중 가장 높은 fT를 가지며, 속도 및 오프-상태 누설의 향상이 얻어질 수 있을 것으로 예상된다.

Claims (21)

  1. 전계 효과 트랜지스터(FET)의 동작 온도로 바이어스되어 있지 않을 때 진성 도전성을 갖는 영역(106)과, 상기 진성 영역(106)에서의 전하 캐리어 농도로 진성 기여를 저하시키는 바이어싱 수단을 포함하는 종류의 전계 효과 트랜지스터(FET)에 있어서,
    FET(100)는 또한 높은 값의 전류 이득 차단 주파수가 얻어질 수 있도록 하는 데 적합한 것으로서, 채널의 직선성으로부터 개재하는 이탈은 크기가 50nm보다 크지 않게 소스 영역(110)과 드레인 영역(112) 사이에서 확장하는 채널을 규정하는 수단을 포함하는 것을 특징으로 하는, 전계 효과 트랜지스터.
  2. 제 1 항에 있어서,
    채널의 직선성으로부터의 이탈은 크기가 5nm보다 크지 않은 것을 특징으로 하는, 전계 효과 트랜지스터.
  3. 제 1 항 또는 제 2 항에 있어서,
    인핸스먼트형 MISFET(100)인 것을 특징으로 하는, 전계 효과 트랜지스터.
  4. 제 1 항 또는 제 2 항에 있어서,
    고농도 n형인 소스 및 드레인 영역들(110, 112)을 포함하는 것을 특징으로 하는, 전계 효과 트랜지스터.
  5. 제 1 항 또는 제 2 항에 있어서,
    상기 진성 영역(106)은 p형이며, 상기 소스 및 드레인 영역들(110, 112)과 조합하여 추출 컨택트 수단을 형성하는 것을 특징으로 하는, 전계 효과 트랜지스터.
  6. 제 1 항 또는 제 2 항에 있어서,
    상기 진성 영역(106)은, 그 자체가 베이스 영역(102)과의 계면을 갖는 배리어 영역(104)과의 계면을 가지며, 상기 진성, 배리어 및 베이스 영역들(106, 104, 102)은 유사한 도전형이고, 상기 배리어 영역(104)은 상기 진성 및 베이스 영역들(106, 102)보다 상대적으로 넓은 밴드갭을 가지며, 상기 진성 영역(106)에 대한 배제 컨택트를 제공하는 것을 특징으로 하는, 전계 효과 트랜지스터.
  7. 제 6 항에 있어서,
    동작시 인핸스먼트 채널을 소스와 드레인 영역들 사이에 규정하기 위해 상기 소스 및 드레인 영역들(110, 112) 사이의 상기 진성 영역(106)의 부분으로부터 절연되고, 적어도 그 부분에 걸쳐 확장하는 게이트 컨택트(116)를 포함하는 것을 특징으로 하는, 전계 효과 트랜지스터.
  8. 제 6 항에 있어서,
    a) 상기 베이스 영역(102)은 p+ InSb이며, 적어도 5 x 1017cm-3의 억셉터 농도를 갖고;
    b) 상기 배리어 영역(104)은 0.05 내지 0.25의 범위인 x를 갖는 p +In1-xAlxSb이며, 적어도 5 x 1017cm-3의 억셉터 농도를 갖고;
    c) 상기 진성 영역(106)은 5 x 1017cm-3 보다 작은 억셉터 농도, 바람직하게는 1 x 1015cm-3 내지 5 x 1016cm-3 범위의 억셉터 농도를 갖는 πInSb이며;
    d) 상기 소스 및 드레인 영역들(110, 112)은 적어도 5 x 1017cm-3의 도펀트 농도를 갖는 n+InSb인 것을 특징으로 하는, 전계 효과 트랜지스터.
  9. 제 5 항에 있어서,
    상기 베이스, 배리어 및 진성 영역들(102, 104, 106)은 층 구조로 연속적으로 배치되고, 상기 진성 영역(106)은 게이트 절연층(108) 및 게이트 컨택트(116)를 지지하는 실질적으로 평탄한 표면부를 갖는 것을 특징으로 하는, 전계 효과 트랜지스터.
  10. 제 1 항 또는 제 2 항에 있어서,
    연관된 채널 영역(208)을 갖는 공핍형 MISFET(200)인 것을 특징으로 하는, 전계 효과 트랜지스터.
  11. 제 10 항에 있어서,
    상기 진성 영역(206) 또는 상기 채널 영역(208) 중 어느 것 위에 형성된 고농도로 도핑된 성장물들인 소스 및 드레인 영역들(212, 214)을 포함하며, 상기 성장물들은 게이트 컨택트(218)를 수용하는 게이트 홈(222)을 그 사이에 규정하는 것을 특징으로 하는, 전계 효과 트랜지스터.
  12. 제 10 항에 있어서,
    상기 진성 영역(206)은 p형이며, 그 자체나 상기 채널 영역(208) 중 어느 하나는 상기 소스 및 드레인 영역들(212, 214)과 추출 컨택트 수단을 형성하는 것을 특징으로 하는, 전계 효과 트랜지스터.
  13. 제 10 항에 있어서,
    상기 진성 영역(206)은, 그 자체가 베이스 영역(102)과의 계면을 갖는 배리어 영역(204)과의 계면을 가지며, 상기 진성, 배리어 및 베이스 영역들(206, 204, 202)은 유사한 도전형이고, 상기 배리어 영역(204)은 상기 진성 및 베이스 영역들(206, 202)보다 상대적으로 넓은 밴드갭을 가지며, 상기 진성 영역(206)에 대한 배제 컨택트를 제공하는 것을 특징으로 하는, 전계 효과 트랜지스터.
  14. 제 13 항에 있어서,
    a) 상기 베이스 영역(102)은 p+ InSb이며, 적어도 5 x 1017cm-3의 억셉터 농도를 갖고;
    b) 상기 배리어 영역(104)은 0.05 내지 0.25의 범위인 x를 갖는 p +In1-xAlxSb이며, 적어도 5 x 1017cm-3의 억셉터 농도를 가지며;
    c) 상기 진성 영역(106)은 5 x 1017cm-3 보다 작은 억셉터 농도, 바람직하게는 1 x 1015cm-3 내지 5 x 1016cm-3 범위의 억셉터 농도를 가진 πInSb이며;
    d) 상기 소스 및 드레인 영역들(110, 112)은 적어도 5 x 1017cm-3의 도너 농도를 갖는 n+InSb인 것을 특징으로 하는, 전계 효과 트랜지스터.
  15. 제 13 항에 있어서,
    상기 진성 영역(206)은 채널 영역(208)을 지지하고, 상기 베이스, 배리어, 진성 및 채널 영역들(202, 204, 206, 208)은 층 구조로 연속적으로 배치되고, 상기 소스 및 드레인 영역들(212, 214)은 상기 채널 영역(208) 상에 성장되며, 상기 채널 영역(208)은 게이트 절연층(210) 및 게이트 컨택트(218)를 지지하는 실질적으로 평탄한 표면부를 갖는 것을 특징으로 하는, 전계 효과 트랜지스터.
  16. 제 15 항에 있어서,
    상기 소스 및 드레인 영역들(212, 214)은 그들 사이에 게이트 홈(222)을 규정하고, 상기 채널 영역(208)은 게이트 절연층(210) 및 게이트 컨택트(218)를 지지하는 상기 홈(222)의 단부에 표면부를 갖는 것을 특징으로 하는, 전계 효과 트랜지스터.
  17. 제 10 항에 있어서,
    상기 채널 영역은 상기 진성 영역의 부분들 사이에 놓이고, 상기 진성 영역은 상기 소스 및 드레인 영역들(212, 214)과 조합하여 추출 컨택트 수단을 형성하는 것을 특징으로 하는, 전계 효과 트랜지스터.
  18. 제 17 항에 있어서,
    상기 베이스, 배리어 및 진성 영역들(202, 204, 206)은 층 구조로 연속적으로 배치되고, 상기 진성 영역(206)은 상기 채널 영역(208)을 포함하고, 상기 소스 및 드레인 영역들(212, 214)은 상기 진성 영역(206)에 의해 지지되고 그들 사이에 게이트 홈(222)을 규정하며, 상기 진성 영역(206)은 게이트 절연층(210)과 게이트 컨택트(218)를 지지하는 상기 홈(222)의 단부에 표면부를 갖는 것을 특징으로 하는, 전계 효과 트랜지스터.
  19. 제 1 항 또는 제 2 항에 있어서,
    상기 진성 영역들(106, 206)에서의 상기 전하 캐리어 농도로 상기 진성 기여를 저하시키는 상기 바이어싱 수단은 기판 바이어스 전압 변화들에 의해 게이트 문턱 전압의 변화들이 최소화되는 무한 미분 임피던스의 점에서 상기 FET(100, 200)를 바이어스하도록 배열되는 것을 특징으로 하는, 전계 효과 트랜지스터.
  20. 전계 효과 트랜지스터(FET)의 진성 영역(106)에서의 전하 캐리어 농도로 진성 기여를 저하시키는 바이어싱 수단을 포함하는 종류의 전계 효과 트랜지스터(FET)를 제조하는 방법에 있어서,
    상기 방법은 높은 값의 전류 이득 차단 주파수가 얻어질 수 있도록 하는데 적합한 것으로서, 채널의 직선성으로부터의 개재하는 이탈은 크기가 50nm보다 크지 않도록 소스 영역(110)과 드레인 영역(112) 사이에 확장하는 채널을 규정하는 단계를 포함하는 것을 특징으로 하는, 전계 효과 트랜지스터 제조 방법.
  21. 제 20 항에 있어서,
    채널의 직선성으로부터의 이탈은 크기가 5nm보다 크지 않은 것을 특징으로 하는, 전계 효과 트랜지스터 제조 방법.
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