JP2001525615A - 電界効果トランジスタ - Google Patents

電界効果トランジスタ

Info

Publication number
JP2001525615A
JP2001525615A JP2000523711A JP2000523711A JP2001525615A JP 2001525615 A JP2001525615 A JP 2001525615A JP 2000523711 A JP2000523711 A JP 2000523711A JP 2000523711 A JP2000523711 A JP 2000523711A JP 2001525615 A JP2001525615 A JP 2001525615A
Authority
JP
Japan
Prior art keywords
region
intrinsic
channel
gate
source
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2000523711A
Other languages
English (en)
Inventor
アシユレイ，テイモシー
デイーン，アンソニー・ブライアン
エリオツト，チヤールズ・トーマス
フイリツプス，テイモシー・ジヨナサン
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
UK Secretary of State for Defence
Original Assignee
UK Secretary of State for Defence
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by UK Secretary of State for Defence filed Critical UK Secretary of State for Defence
Publication of JP2001525615A publication Critical patent/JP2001525615A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66522—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with an active layer made of a group 13/15 material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H01L29/105—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with vertical doping variation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/107—Substrate region of field-effect devices
    • H01L29/1075—Substrate region of field-effect devices of field-effect transistors
    • H01L29/1079—Substrate region of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/201—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds including two or more compounds, e.g. alloys
    • H01L29/205—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds including two or more compounds, e.g. alloys in different semiconductor regions, e.g. heterojunctions

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Junction Field-Effect Transistors (AREA)

Abstract

(57)【要約】 電界効果トランジスタ（ＦＥＴ）は、ベースバイアスを使用して伝導への真性の寄与を低減させ漏れ電流を減少させる種類のものであり、連続した４層１０２から１０８を含む。すなわち、ｐ＋ＩｎＳｂベース層１０２、ｐ ＋ＩｎＡｌＳｂ障壁層１０４、π真性層１０６および絶縁ＳｉＯ２層１０８である。ｐ ＋のソースおよびドレイン層１１０、１１２が、真性層１０６にイオン注入される。ＦＥＴは、エンハンスメントモードＭＩＳＦＥＴ１００であり、バイアスによって真性層１０６にＦＥＴチャネルが形成される。絶縁層１０８の表面はほぼ平坦であり、ゲートコンタクト１１６を支持する。これによって、ゲート溝の侵入によって引き起こされるチャネルの直線性からのずれをなくし、または減少させ、高い値の電流利得遮断周波数を得ることができるようにする。

Description

【発明の詳細な説明】
【０００１】 本発明は、電界効果トランジスタ（ＦＥＴ）に関する。より詳細には、本発明
は、限定はしないが、狭いバンドギャップ半導体材料、すなわち０．５ｅＶ付近
またはそれより小さなバンドギャップＥＧの半導体材料で作成された、ＭＩＳＦ
ＥＴのようなＦＥＴに関する。また、本発明は、室温よりも高い動作温度で使用
するために、より広いバンドギャップ材料で作成されたＦＥＴにも関連する。
【０００２】 インジウムアンチモン（ＩｎＳｂ）のような狭いバンドギャップ半導体には、
非常に小さな電子有効質量、非常に大きな電子移動度および大きな飽和速度のよ
うな有用な性質がある。これらの性質は、超高速度の応用分野にとっては潜在的
に非常に興味のあるものである。特にＩｎＳｂは、高速超低消費電力トランジタ
用の有望な材料である。なぜなら、ＧａＡｓはこれらの点で優れた性質を持って
いるが、低電界でのＩｎＳｂの電子移動度μｃはＧａＡｓの９倍であり、その飽
和速度ｖｓａｔは５倍よりも大きい。また、ＩｎＳｂは、０．５μｍを超える大
きな弾道平均自由行程をもつと予測される。このことは、ＩｎＳｂは、低電力消
費を可能にして非常に低い電圧で高速動作をする可能性を持っていることを示唆
している。これにより、ＩｎＳｂは携帯型で高密度の応用分野にとって理想的で
あるはずである。２９５Ｋ（室温）でのシリコン、ＧａＡｓおよびＩｎＳｂのい
くつかの特性を、次の表１で比較する。
【０００３】
【表１】 最近まで、ＩｎＳｂのバンドギャップが小さく、その結果真性キャリア濃度（
〜２×１０１６ｃｍ−３）が高いために、ＳｉおよびＧａＡｓよりもそれぞれ６
桁および９桁大きい、室温でＩｎＳｂの潜在的に貴重な特性を得ることができな
かった。この大きな真性キャリア濃度により、ＩｎＳｂデバイスは２９５Ｋの室
温またはそれに近い通常動作温度で、少数キャリア濃度が通常のドーピングレベ
ルで必要とされる値よりも遥かに大きく、大きな漏れ電流を示すことになる。こ
れは、ＩｎＳｂおよびその他の狭いバンドギャップ材料を室温以上でデバイスで
使用することを妨げる基本的な問題であると何年も考えられていた。しかし、米
国特許第５，３８２，８１４号の主題の発明によって、その問題は克服された。
該特許は、キャリア濃度への真性の寄与を平衡レベルよりずっと弱めるために、
キャリアの排除（ｅｘｃｌｕｓｉｏｎ）および抽出（ｅｘｔｒａｃｔｉｏｎ）の
現象を使用する、非平衡金属−絶縁体−半導体電界効果トランジスタ（ｎｏｎ−
ｅｑｕｉｌｉｂｒｉｕｍ ｍｅｔａｌ−ｉｎｓｕｌａｔｏｒ−ｓｅｍｉｃｏｎｄ
ｕｃｔｏｒ ｆｉｅｌｄ ｅｆｆｅｃｔ ｔｒａｎｓｕｓｔｏｒ、ＭＩＳＦＥＴ
）を開示する。この従来技術のＭＩＳＦＥＴは、逆バイアスされたｐ＋ ｐ ＋πｎ ＋ の構造である。ここで、ｐはＩｎＳｂ層を示し、ｐはひずみＩｎ１−ｘＡｌｘ Ｓｂ層であり（アンダーラインの付いたｐは、ｐよりもバンドギャップが広いこ
とを示す）、πは室温動作温度で真性である弱ドープｐ型領域を示し、さらに、
＋の上付き文字は高いドーパント濃度を示す。これら４つの層により、それぞれ
の隣合う層の対の間に３つの接合が画定される。すなわち、それぞれｐ＋ ｐ ＋、 ｐ ＋ πおよびπｎ＋接合である。デバイスの活性領域はπ領域であり、少数キャ
リアは、抽出コンタクト（ｅｘｔｒａｃｔｉｎｇ ｃｏｎｔａｃｔ）として作用
するπｎ＋接合でπ領域から取り去られる。ｐ ＋π接合は、これらのキャリアの
再導入を阻止する排除コンタクト（ｅｘｃｌｕｄｉｎｇ ｃｏｎｔａｃｔ）であ
る。その結果、デバイスに印加されたバイアスの下で、少数キャリア濃度は減少
し、多数キャリア濃度は、電荷中性を維持するように少数キャリア濃度とともに
減少する。これによって、真性レベルよりも低いキャリア濃度が生成される。同
様の効果は、冷却することで作り出される。ここで、「真性」という表現は、キ
ャリアが主として価電子状態の活性化により発生し、ほぼ等しい数の少数キャリ
アと多数キャリアが半導体材料中に存在することを意味する、通常の解釈で使用
されている。この表現は、単にドーピングレベルが低いことを示すために外因性
材料（例えば、Ｓｉ）について間違って使用されることがある。しかし、外因性
材料では、キャリアは、主としてドナー状態かアクセプタ状態の活性化によって
発生し、１つのタイプのキャリア（電子または正孔）が支配的である。
【０００４】 米国特許第Ｎｏ．５，３８２，８１４号に開示されているデバイスは、１μｍ
凹みゲート型エンハンスメントモードＭＩＳＦＥＴ構造である。研究のために、
この種の様々なデバイスが製造された。この種のデバイスで電流利得が１になる
周波数ｆＴは、５５ＧＨｚであると理論的に予測されたが、たかだか１０ＧＨｚ
付近の測定値が得られた。ｆＴの値は、高周波トランジスタの当業者が性能指数
として扱っている。ゲートコンタクト金属のオーバラップと関係するデバイス容
量を、ソース領域とドレイン領域上に制限するようにしたにもかかわらず、これ
らのデバイスのどれでも、得られたｆＴの最もよい値は１７ＧＨｚであった。こ
のことは、ＩｎＳｂＭＩＳＦＥＴの高周波の可能性を完全に実現することは困難
であることを示している。
【０００５】 電流利得遮断周波数ｆＴの改良された値を示すことのできる、別の形のＦＥＴ
を提供することが本発明の目的である。
【０００６】 本発明は、その電界効果トランジスタ（ＦＥＴ）の動作温度でバイアスされて
いない時に真性導電率を有する領域と、真性領域中の電荷キャリア濃度への真性
の寄与を弱めるためのバイアス手段とを含む種類の電界効果トランジスタであっ
て、そのＦＥＴは、また、高い値の電流利得遮断周波数を得ることができるのに
適当なように、チャネルの直線性からの介在するずれが限度において５０ｎｍよ
り大きくない、ソース領域とドレイン領域の間に延びるチャネルを画定する手段
を含むことを特徴とする電界効果トランジスタ（ＦＥＴ）を提供する。そのよう
なチャネルの直線性からのずれは、限度において５ｎｍより大きくないことが好
ましい。「限度」という表現は、チャネルの任意の２つの領域、例えばチャネル
の中心領域とソースまたはドレインに隣接する領域の間との最も大きな高さの差
を意味する。
【０００７】 本発明は、非常に改良された高周波性能を示し、従来技術に比べて非常に大き
な値の電流利得遮断周波数を実現することができるという利点を提供する。従来
技術によるＭＩＳＦＥＴは、特に、理論的な期待値よりも遥かに低い高周波で、
期待はずれの性能をもつことが分かった。この理由は、当初理解されていなかっ
た。しかし、その問題を解決しようとして、かなりの数の仮説が研究された。こ
れらの仮説の１つが、ＭＩＳＦＥＴゲート凹部をオーバエッチングすると、高周
波性能を劣化させる可能性があるというものであった。介在するゲート溝の侵入
なしに製造される本発明のデバイスは、高周波で遥かに優れた性能を示し、ゲー
ト溝形成が性能に及ぼす有害な影響の仮説が、確認されたと推測される。
【０００８】 １つの態様では、本発明のＦＥＴは、エンハンスメントモードＭＩＳＦＥＴで
ある。本発明のＦＥＴは、真性領域を組み込んでいる層に高濃度のドーピングを
導入することで作成される、ソースおよびドレイン領域を組み込むことができる
。ソースおよびドレイン領域は、イオン注入、拡散ドーピング、合金化または損
傷の導入によって作成することができる。真性領域は、残留としてｐ型にドープ
され、ソースおよびドレイン領域と抽出コンタクト手段を形成してもよく、バイ
アスに応じて真性領域に形成されるチャネルはｎ型になるだろう。
【０００９】 好ましい実施形態では、真性領域は、それ自体がベース領域との界面を有する
障壁領域との界面を有し、真性、障壁およびベース領域（１０６、１０４、１０
２）は同じ導電型であり、障壁領域は、真性およびベース領域よりも比較的広い
バンドギャップをもち、かつ真性領域に対する排除コンタクトを提供する。
【００１０】 本発明のＦＥＴは、動作時にエンハンスメントチャネルをその間に画定するよ
うに、ソース領域とドレイン領域の間にある真性領域の部分から絶縁され、かつ
少なくともその部分にわたって延びる、ゲートコンタクトを含んでもよい。ベー
ス領域は、少なくとも５×１０１７ｃｍ−３のドーパント濃度を含むｐ＋ＩｎＳ
ｂであってもよい。障壁領域は、少なくとも５×１０１７ｃｍ−３のドーパント
濃度を含む、０．０５から０．２５の範囲のｘをもつｐ ＋Ｉｎ１−ｘＡｌｘＳｂ
であってもよい。真性領域は、５×１０１７ｃｍ−３より少ないドーパント濃度
、好ましくは１×１０１５ｃｍ−３から５×１０１６ｃｍ−３の範囲のドーパン
ト濃度を含む、πＩｎＳｂであってもよい。さらに、ソースおよびドレイン領域
は、少なくとも５×１０１７ｃｍ−３のドーパント濃度を含むｎ＋ＩｎＳｂであ
ってもよい。
【００１１】 ベース、障壁および真性領域は、好ましくは層構造中に連続して配置され、ソ
ースおよびドレイン領域は、イオン注入、拡散、合金化または損傷によって真性
領域に作成され、さらに真性領域は好ましくはゲート絶縁層およびゲートコンタ
クトを支持するほぼ平坦な表面部分を有する。
【００１２】 他の態様で、本発明のＦＥＴは、関連したチャネル領域を有するデプレッショ
ンモードＭＩＳＦＥＴである。そのＦＥＴは、真性領域かチャネル領域のいずれ
かの上に形成された高濃度にドープされたアウトグロースである、ソースおよび
ドレイン領域を組み込んでもよい。もしくは、これらの領域は、イオン注入、拡
散、合金化または損傷によって作成されてよい。それらは、ゲートコンタクトを
収容するゲート凹部をその間に画定してもよい。
【００１３】 真性領域はｐ型であってもよく、それ自体かチャネル領域のいずれかが、ソー
スおよびドレイン領域と抽出コンタクト手段を形成してもよい。
【００１４】 好ましい実施形態では、真性領域は、それ自体がベース領域との界面を有する
障壁領域との界面を有し、真性、障壁およびベース領域が同じ導電型であり、障
壁領域は、真性およびベース領域よりも比較的広いバンドギャップをもち、かつ
真性領域に対する排除コンタクトを提供する。この実施形態では、 ベース領域は、少なくとも５×１０１７ｃｍ−３のアクセプタを含むｐ＋Ｉｎ
Ｓｂであってもよく、 障壁領域は、０．０５から０．２５の範囲のｘを有するｐ ＋Ｉｎ１−ｘＡｌｘ Ｓｂであり、少なくとも５×１０１７ｃｍ−３のアクセプタを有してもよく、 真性領域は、５×１０１７ｃｍ−３より小さなアクセプタ、好ましくは１×１
０１５ｃｍ−３から５×１０１６ｃｍ−３の範囲のアクセプタを含むπＩｎＳｂ
であり、 ソースおよびドレイン領域は、少なくとも５×１０１７ｃｍ−３のドナーを含
むｎ＋ＩｎＳｂである。
【００１５】 真性領域は、チャネル領域を支持してもよく、ベース、障壁、真性およびチャ
ネル領域は層構造中に連続して配置され、ソースおよびドレイン領域はチャネル
領域上に成長され、さらにチャネル領域は、ゲート絶縁層およびゲートコンタク
トを支持するほぼ平坦な表面部分を有する。
【００１６】 ソースおよびドレイン領域は、その間にゲート凹部を画定してもよく、チャネ
ル領域は、ゲート絶縁層およびゲートコンタクトを支持する凹部の端部に表面部
分を有する。
【００１７】 チャネル領域は、真性領域の部分の間にあってもよく、真性領域は、ソースお
よびドレイン領域との組合せで抽出コンタクト手段を形成する。
【００１８】 ベース、障壁および真性領域は、好ましくは層構造中に連続して配置され、真
性領域はチャネル領域を含み、ソースおよびドレイン領域を支持する。
【００１９】 真性領域中の電荷キャリア濃度への真性の寄与を弱めるためのバイアス手段は
、基板バイアス電圧変化によるゲート閾値電圧の変化が最小となる無限大の差動
インピーダンスの点で、ＦＥＴをバイアスするように構成されるのが好ましい。
【００２０】 他の態様で、本発明は、その真性領域中の電荷キャリア濃度への真性の寄与を
弱めるためのバイアス手段を含む種類のＦＥＴを作成する方法であって、高い値
の電流利得遮断周波数を得ることができるのに適当なように、チャネルの直線性
からの介在するずれが限度において５０ｎｍより大きくないように、ソース領域
とドレイン領域の間に延びるチャネルを画定することを含むことを特徴とする方
法を提供する。チャネルの直線性からのそのようなずれは、限度において５ｎｍ
より大きくないことが好ましい。
【００２１】 本発明をより十分に理解するために、添付の図面を参照して単なる例として本
発明の実施形態を次に説明する。
【００２２】 次に図１を参照して、米国特許第５，３８２，８１４号に開示された種類の従
来技術ＭＩＳＦＥＴ１０が示されている。ＭＩＳＦＥＴ１０は、インジウムアン
チモン（ＩｎＳｂ）およびインジウムアルミニウムアンチモン（Ｉｎ１−ｘＡｌ ｘ Ｓｂ）の層から成る。ＭＩＳＦＥＴ１０は、次のような４層の半導体材料を支
持する基板（図示されない）を有する。すなわち、高濃度にドープされた狭いバ
ンドギャップｐ型（ｐ＋）ベース層１２、比較的広いバンドギャップで高濃度に
ドープされたｐ型（ｐ ＋）障壁層１４、低濃度にドープされたｐ型（π）活性層
１６および高濃度にドープされた狭いバンドギャップのｎ型（ｎ＋）ソース／ド
レイン層１８である。層１２、１６および１８はＩｎＳｂであり、層１４はＩｎ １−ｘ ＡｌｘＳｂである。π活性層１６は、２９５Ｋの室温で主に真性導電率を
もつが、一方でその他の層１２、１４および１８は、この温度で主に外因性導電
率をもつ。隣接する層の対１２／１４、１４／１６および１６／１８の間の界面
は、それぞれｐ＋ ｐ ＋、ｐ ＋π、およびπｎ＋接合であり、これらの最初の２つ
はヘテロ接合であり、最後のものはホモ接合である。ｐ ＋π接合１４／１６およ
びπｎ＋接合１６／１８は、それぞれ排除コンタクトと抽出コンタクトである。
【００２３】 ＭＩＳＦＥＴ１０には、それぞれコンタクト２４を有するソース領域２０とコ
ンタクト２６を有するドレイン領域２２があり、それらの領域は、ｎ＋層１８を
通り越してエッチングして形成された間にあるゲート凹部または溝２８を有する
。ゲート凹部の底および側面は、シリコン酸化膜ゲート絶縁物３０および金属ゲ
ートコンタクト３２で覆われている。ソース２０とドレイン２２の間に短絡がで
きないように、凹部２８がｎ＋層１８を完全に（または、ほぼ完全に）通り越し
て延びることが、ＭＩＳＦＥＴ１０の動作のために必要である。
【００２４】 通常の動作でバイアスが加えられた時に、キャリアの抽出および排除が、ＭＩ
ＳＦＥＴ１０で起きる。層１２から１８までで、ｐ＋ ｐ ＋πｎ＋ダイオードが形
成され、そのダイオードは動作状態では逆バイアスされる。すなわち、ベース層
１２がソース領域２０に対して負にバイアスされる。このバイアスの下で、πｎ ＋ 接合１６／１８は、抽出コンタクトとして作用してπ層１６から電子（少数キ
ャリア）を取り去る。そのような電子をｐ ＋障壁層１４から補充することはでき
ない。何故ならば、ｐ ＋障壁層１４は、ｐ＋ベース層１２と組み合わさって排除
コンタクトとして作用し、π層１６への電子の流れに対して電位障壁を形成する
からである。このようにして、ＭＩＳＦＥＴ１０がバイアスされたときに、π層
１６の電子濃度は減少し、それと共にπ層１６の正孔濃度は電荷中性の理由ため
に減少する。
【００２５】 このために層１６の導電率は非常に減少し、したがって、ソース２０とドレイ
ン２２の間の漏れ電流が減る。
【００２６】 述べたように、製造されたＭＩＳＦＥＴ１０の試験例は、期待を裏切る高周波
での性能を示した。これらのデバイスの電流利得遮断周波数ｆＴ（その周波数で
電流利得が１になる）の理論的な値は、５５ＧＨｚであったが、ゲート金属のオ
ーバラップに関連するデバイス容量を、ソースとドレイン領域上に制限するよう
にしたにもかかわらず、測定値は１０ＧＨｚ付近に過ぎなかった。この理由は理
解されていなかった。しかし、不満足な高周波性能の原因であるアーチファクト
候補を特定しようとして、かなりの数の仮説が提起され、理論的に研究された。
これらの仮説の１つが、ゲート凹部または溝の深さと関連付けられた。理論的な
計算により、ゲート凹部が深くエッチングされすぎると（それは制御し測定する
のが難しい）、高周波性能は劣化することが示された。理論的な状況を図２に示
す。ここでは、ゲート凹部２８を拡大して示す。
【００２７】 ＭＩＳＦＥＴ１０が成り立つためには、ゲート凹部２８は、ソースとドレイン
の間に短絡が生じないないようにｎ＋領域１８のほとんどを通り越して、好まし
くは完全に通り越して、延びなければならない。この凹部がオーバエッチングさ
れると、凹部はπ領域１６の中まで続き、試験デバイスでは深さが１００ｎｍ程
度の反転ステップ３４が形成されたと見なされている。そうなれば、ソース２０
とドレイン２２の間のＭＩＳＦＥＴチャネル（図示されない）は、意図した通り
の直線ではなくてＵ字状になるはずである（エンハンスメントモードＭＩＳＦＥ
Ｔでは、バイアスの印加に応じた動作状態でだけ、ゲート電極の下にチャネルが
形成される）。
【００２８】 ソースとドレインの間の電荷キャリアの走行時間を最小にするためには、ソー
ス−ドレイン電界は、チャネルの長手方向に向いているべきであるが、このこと
は、この電界と平行に延びるＵ字状チャネルの部分だけで可能になる。そのよう
なチャネルでは、チヤネルがソース−ドレイン方向に延びない領域があるはずで
あり、したがって、ソース−ドレイン電界は、チャネルの長手方向に対して傾い
ている。その結果、長手方向の電界成分は、電界がこの方向に平行である場合よ
りも弱くなる。それによって、電界が完全に長手方向にある場合に比べると、ソ
ースとドレインの間の電荷キャリアの走行時間は長くなる。このようにして、ｆ Ｔ はこの走行時間と関連するので、Ｕ字状チャネルでｆＴは下がると推定される
。正しければ、この理論的な解析は、エッチングされたゲート凹部を避けるべき
であることを示している。この仮説は、以下に述べる本発明の例の製造で検証し
た。
【００２９】 次に図３を参照して、本発明のエンハンスメントモードＭＩＳＦＥＴを、一般
的に１００で示す。それは弱くドープしたｐ型ＩｎＳｂ基板（図示されない）を
含み、そのｐ型ＩｎＳｂ基板の上に、下記の厚さと組成を有する第１の層１０２
、第２の層１０４、第３の層１０６および第４の層１０８を連続して成長させる
。すなわち、 第１の（ベース）層１０２、ｐ＋ＩｎＳｂ厚さ２μｍ、Ｂｅドーパント濃度３
×１０１８ｃｍ−３、 第２の（障壁）層１０４、ｐ ＋Ｉｎ０．８５Ａｌ０．１５Ｓｂ厚さ２０ｎｍ、
Ｂｅドーパント濃度３×１０１８ｃｍ−３、 第３の（真性）層１０６、πＩｎＳｂ厚さ０．５μｍ、Ｂｅドーパント濃度１
×１０１５ｃｍ−３、および 第４の（絶縁）層１０８、ＳｉＯ２厚さ７０ｎｍ、 である。
【００３０】 より一般的には、本発明のＩｎＳｂ／ＩｎＡｌＳｂＦＥＴの適当な組成は次の
ようである。すなわち、 ベース領域、少なくとも５×１０１７ｃｍ−３のアクセプタ濃度を有するｐ＋ ＩｎＳｂ、 障壁領域、０．０５から０．２５の範囲のｘを有するｐ ＋Ｉｎ１−ｘＡｌｘＳ
ｂであり、少なくとも５×１０１７ｃｍ−３のアクセプタ濃度を有する、および 真性領域、５×１０１７ｃｍ−３よりも小さなアクセプタ濃度、好ましくは１
×１０１５ｃｍ−３から５×１０１６ｃｍ−３の範囲のアクセプタ濃度をもつπ
ＩｎＳｂである。
【００３１】 ＭＩＳＦＥＴ１００は、絶縁層１０８近くの電荷キャリアの閉込めを向上させ
るために、チャネル層１０６の中に埋込みｐ型層１０９（鎖線で示されている）
を任意に含むことができる。ＭＩＳＦＥＴ１００は、それぞれが少なくとも５×
１０１７ｃｍ−３の中性アクセプタ濃度を有し厚さがほぼ０．２μｍである、ｎ ＋ のソース領域１１０およびドレイン領域１１２を含む。ＭＩＳＦＥＴ１００は
、連続したＣｒとＡｕの層（図示されない）から成る、ソースコンタクト１１４
、ゲートコンタクト１１６およびドレインコンタクト１１８を有する。ＭＩＳＦ
ＥＴ１００のメサ長は１２μｍであり、これが図面の面内で全幅となっている。
そのメサ（およびゲート）幅は５０μｍであり、これは図面の面に垂直に延びる
寸法である。ゲートコンタクト１１６（図面の面内の水平寸法）の長さは、公称
０．７μｍである。ここで、「公称」とは、必要な長さを作成するのに適当な寸
法のリソグラフィマスクが使用されたことを意味し、長さは測定しなかった。公
称ゲート長が０．７から２μｍの範囲で、メサ幅が１００μｍである、同様な構
造および種類の他のデバイスも製造した。層１０２から１０８は、分子線エピタ
キシで成長させた。ソース領域１１０およびドレイン領域１１２は、単位面積当
たり５×１０１３ｃｍ−２の線量の７０ｋｅＶＳ３２イオンを使用してイオン注
入で作った。イオンは、基板温度１００℃で、結晶の＜１１０＞方向に対する垂
線から１０゜の角度で自然陽極酸化マスクを通して注入した。これに続いて、ド
ーパントを活性化し損傷を取り除くために、Ｓｉ３Ｎ４キャップを付けた状態で
４２０℃で１０秒間の急速熱アニールを行った。次にサンプルを陽極酸化し、酸
化膜をはがして、コンタクトを付ける前に損傷を受けた材料を取り除いた。ＭＩ
ＳＦＥＴ１００を製造するプロセスにより、層１０６および１０８は少しばかり
の凹面となった。しかし、チャネルの中心領域（ゲートバイアス電圧に応じて形
成された）とソースおよびドレインに隣接するチャネルの外側領域との間に、５
０ｎｍよりも大きな高さの差は生じなかった。注入によって、ソース領域１１０
およびドレイン領域１１２へのコンタクトを可能にする伝導経路を形成した。
【００３２】 第４の層１０８は、３０ｎｍの陽極酸化膜の表面に堆積された４０ｎｍのスパ
ッタＳｉＯ２で構成された。層１０８全体としては、光分解ＳｉＯ２が好ましか
っただろうが、これは利用できなかった。
【００３３】 ゲートコンタクト１１６は、ソース領域１１０とドレイン領域１１２の間にあ
り、これらの領域と少しオーバラップしている第３の層すなわちπ層１０６の部
分の全体にわたって広がっている。理想的には、デバイス容量を最小にするため
に、オーバラップはゼロであるべきであるが、エンハンスメントモードデバイス
では、動作時にチャネル領域を要求されるように形成することができるように、
ゲートコンタクトは、これらの領域の間に十分に広がっていることが重要である
。
【００３４】 ＭＩＳＦＥＴ１００では、ソース領域１１０とドレイン領域１１２の間の直線
性が、ゲート１１６の形状で大きくぼかされることはなく、従来技術デバイス１
０で経験された１００ｎｍの程度まではないことは確かである。
【００３５】 図３は理想化された図である。実際には、本発明のＦＥＴは、製造プロセスで
の不正確さによって生じた理想的な形状寸法からのずれによる、平面でない層を
有してもよい。すなわち、チャネルのひどすぎる変形を引き起こさない限りは、
真性領域は、凹状でも、凸状でも、または起伏があってもよい。図４に凹面を示
す。ここでは、図３に関して記述されたものと同等な部分は、接尾文字Ｒを付け
て同じように参照する。図４は、実際のデバイスにより近いことを除いては、Ｍ
ＩＳＦＥＴ１００と同等のＦＥＴの中心領域１２０を示す。真性層１０６Ｒ、ゲ
ート絶縁層１０８Ｒおよびゲートコンタクト１１６Ｒが含まれ、それらは全て凹
状でＶ字形凹部１２２を画定している。凹部１２２の底は、絶縁層１０８Ｒの中
心にある頂点１２４で画定されている。凹部１２２の深さはＨで示され、それは
５０ｎｍよりも大きくない。ゲートバイアス電圧の印加に応じて、チャネル（図
示されない）が形成されたときに、頂点１２４の下のチャネル（図示されない）
の中心領域と、ソース１１０Ｒとドレイン１１２Ｒに隣接するチャネルの外側領
域との間に、図面内の上下方向に存在する５０ｎｍよりも大きな差が、凹部１２
２によって、もたらされることはない。言い換えると、ゲート領域が平面でない
ことで生じるチャネルの直線性からのずれは、５０ｎｍよりも小さい。ここで、
チャネルが形成され、チャネルの形状を決定するゲート領域は、ゲート絶縁層１
０８Ｒに隣接する真性層１０６Ｒの上部である。本発明の他の実施形態では、そ
れはチャネルの中心部分を収容するデバイスの活性領域である。
【００３６】 凹部深さＨおよび結果的なチャネルの直線性からのずれは、５ｎｍよりも大き
くないことが好ましい。その結果、形成されたチャネルは、ソース、ゲートおよ
びドレインの電圧で決定されるように、ほぼ延びることができる。後で説明する
ように、これによって、従来技術デバイス１０に比べて著しく改良された性能を
生じる。
【００３７】 図５は、ＭＩＳＦＥＴ１００で、第１の層１０２の下端から測定されたμｍ単
位の上下方向の距離ｘの関数として、バンド構造図および関連した電荷キャリア
密度を示す。この図面に示されるデータは、逆バイアスされたｐ＋ ｐ ＋πｎ＋構
造に関するものである。そのデータは、第１（ｐ＋）の層１０２、第２（ｐ ＋）
の層１０４および第３（π）の層１０６、さらに（ｎ＋）ソース領域１１０を通
って延びる、図３の線Ｖ−Ｖに沿ったＭＩＳＦＥＴ１００の垂直断面に関する。
右手の縦座標は、１０１２から１０１９ｃｍ−３を示す１Ｅ＋１２から１Ｅ＋１
９で目盛られている。図面は、次の変化を示している。すなわち、それぞれグラ
フ１４０は伝導帯のエネルギーおよびグラフ１４２は荷電子帯のエネルギー、グ
ラフ１４４は正味のドーパント濃度、およびグラフ１４６は正孔の濃度とグラフ
１４８は電子の濃度である。
【００３８】 ＩｎＳｂの２９５Ｋ（室温）での真性キャリア濃度は、２×１０１６ｃｍ−３ である。グラフ１４６および１４８は、動作時の実際のキャリア濃度が、第３の
層１０６の活性π領域のほぼ全体にわたって、この値よりも最高で２桁少ないこ
とを示している。これは、グラフ１４４のほぼ平坦な部分に対応する。このこと
は、ｐ ＋π接合１０４／１０６およびπｎ＋接合１０６／１１２でそれぞれ起き
るキャリアの排除と抽出によって、層１０６のπ領域中のキャリア濃度が低下し
ていることを実証している。
【００３９】 ＭＩＳＦＥＴ１００は、キャリア抽出を行うように、ベース層１０２がソース
１１４に対して約−０．３５Ｖにバイアスされる、共通ソース構成で試験した。
この電圧はＶｂｓと規定され、ベース層１０２とソース１１０またはドレイン１
１２で与えられる、ダイオード構造の最大動抵抗の位置に対応する。次に、通常
極性のドレイン電圧およびゲート電圧を加えた。すなわち、小さな負のゲート−
ソース電圧を使用した１つの場合を除いて、ドレインとゲートは、両方ともソー
ス１１０に対して正にバイアスした。
【００４０】 ＭＩＳＦＥＴ１００の出力特性を図６に示す。図６は、隣り合うグラフの間の
０．２Ｖのステップによる−０．２Ｖから１．４Ｖまでの一定ゲート電圧Ｖｇｓ で、ドレイン電圧Ｖｄｓによるドレイン電流Ｉｄの変化を示す、１６０および１
６２などの９つのグラフを含む。各グラフの僅かな屈曲部で示されるように、ド
レイン電流は、約０．１５Ｖのドレイン電圧で飽和し始めるのが理解できる。こ
れは飽和が始まる非常に低い電圧であり、それは一般的に言って、ＩｎＳｂでは
電子移動度が非常に大きいことによっている。それは、ＭＩＳＦＥＴ１００が小
さな電力を必要とすることを意味しているので有利である。出力特性は、一般に
ＭＩＳＦＥＴの伝統的な形のものであり、それはものになるＭＩＳＦＥＴが製造
された証拠である。０．３Ｖのドレイン電圧Ｖｄｓで、ゲート電圧Ｖｇｓを−０
．２から１．２Ｖに変えることで、約１０と１１０ｍＡｍｍ−１の間でドレイン
電流を切り換えることができる。
【００４１】 ＭＩＳＦＥＴ１００の伝達特性を図７に示す。図７は、一定ゲート電圧のとき
にゲート電圧Ｖｇｓによる相互コンダクタンスｇｍの変化を示す、１６０および
１６２などの５つのグラフを示す。ゲート電圧は、隣り合うグラフの間で、０．
１Ｖのステップで０．１Ｖから０．５Ｖまで変化する。ＭＩＳＦＥＴ１００の最
大直流相互コンダクタンスは、約１２０ｍＳｍｍ−１であり、閾値ゲート電圧は
約０．４Ｖであることが理解できる。
【００４２】 図６の電流軸上の交点で示されるように、ＭＩＳＦＥＴ１００の漏れペデスタ
ルは、約８ｍＡｍｍ−１である。最大ドレイン電流は約１２０ｍＡｍｍ−１であ
り、ゲート電圧とともに増加しなくなるドレイン電流で決定される。高いドレイ
ン電圧で、電流／電圧のグラフの上向きの湾曲で示されるように、デバイスは、
約０．５Ｖのドレイン電圧でゆっくりとブレークダウンし始める。これはバンド
間トンネリングおよび表面漏れ（多分、表面トンネリングの発生）によるが、こ
れらの両方を減らすことは可能である。ＭＩＳＦＥＴ１００は、チャネルと直列
に各々の側に、ベース−ソース／ドレインダイオードを順方向バイアスして測定
された、約２．５オームのかなり大きな抵抗を有する。これは主に、コンタクト
をとるプロセスによると考えられ、これによって理想的な値よりも相互コンダク
タンス（したがってｆＴ）は減少する。
【００４３】 異なるゲート長をもつかなりの数の本発明のエンハンスメントモードＭＩＳＦ
ＥＴの交流パラメータを、ドレイン電圧０．５ＶでＳパラメータ法で測定し、ゲ
ート電圧は最大のＳ２１に合せた。結果は、Ｋｏｏｌｎ法を用いて寄生ボンデイ
ングパッド容量から分離した。図８は、ゲート長の関数として測定された最大電
流利得遮断周波数ｆＴを示す。結果は、下の方の線１８０で示されるように、Ｌ Ｇ −２ 依存性にしたがっている。これは、ピンチオフで速度が飽和していない場
合に、理論的に期待される通りである。また、これらのＭＩＳＦＥＴについて、
ゲート長の関数としてｆＴの値を計算し（モデル化の結果）、上の方の線１８２
で示した。これらは、おそらく使用したチャネル移動度が比較的高かったために
、速度飽和の影響を確かに示しているが、実験値と見事に一致している。このこ
とは、ゲート長を減少させることで、更なる改良が可能であることを意味してい
る。
【００４４】 ＭＩＳＦＥＴ１００の交流パラメータを図９に示す。測定された電流利得遮断
周波数ｆＴは７４ＧＨｚである。現在知られている限りで、この値は、トランジ
スタの種類または材料に関係なく、ゲート長０．７μｍのどのＦＥＴに関しても
測定された最も高いｆＴである。この値は、研究目的で製造された従来技術のど
のデバイス１０で得られた最も優れた値（１７ＧＨｚ）よりも４倍以上大きく、
さらに、これらのデバイスの代表的な値（１０ＧＨｚ）よりも７倍以上大きい。
チャネルと直列になっている抵抗を減らすことで、さらにｆＴを大きくすること
が当然可能である。単方向電力利得が１になる周波数ｆｍａｘは８９ＧＨｚであ
る。この値は、チャネル直列抵抗と現在は比較的小さい出力コンダクタンスとで
制限されている。したがって、本発明のデバイスで、より大きなｆｍａｘを達成
することは当然可能である。ｆＴおよびｆｍａｘのこれらの値は、現在の従来技
術に優る大きな改良を表している。したがって、本発明のデバイスで、より大き
なｆｍａｘを達成することは当然可能である。ｆＴおよびｆｍａｘのこれらの値
は、従来技術に優る大きな改良を表し、さらに従来技術デバイスの性能にゲート
溝形成が有害な影響及ぼすという仮説の正しいことを確認するものと推測される
。
【００４５】 本発明のデバイスについて得られた結果は、非常に有望であり、高速低電力デ
バイスを実現する本発明の可能性を示した。デバイス特性のモデリング、すなわ
ち計算が、ＩｎＳｂ材料のパラメータについて発表された結果または測定された
結果を使用して、ＡＴＬＡＳ、Ｓｉｌｖａｃｏ Ｉｎｔｅｒｎａｔｉｏｎａｌか
らの２Ｄドリフト−拡散デバイスシュミレータを使用して行われた。モデル化さ
れた結果は、実験のｐ＋ ｐ ＋πｎ＋ダイオードおよび従来技術ＭＩＳＦＥＴに対
して試験し、漏れ電流、相互コンダクタンスおよびｆＴの点でよく一致している
ことが分かった。図３に示されるものに似ているが、ゲート長が１μｍおよび０
．２５μｍであるイオン注入エンハンスメントモードＭＩＳＦＥＴ構造のモデル
化の結果を、次の表２に示す。この表は、最大ｇｍ、ｆＴおよびｆｍａｘの理論
的に達成可能な値を示す。０．２５μｍゲート長についての値は、ゲート絶縁物
酸化膜厚さが、ゲート長と同じ係数で縮小されるものと仮定している。
【００４６】
【表２】 これらの最大相互コンダクタンス値は、米国特許第５，３８２，８１４号の従
来技術デバイスについて引用された２５ｍＳｍｍ−１の値に比べてかなりの改良
を表している。
【００４７】 格子整合する必要はない。より小さなバンドギャップは、十分に狭いはずなの
で、ＦＥＴの動作温度で真性導電率を支配的に示すのに十分なくらいに材料を精
製することは可能である（現在Ｓｉでは不可能である）。このことは、２９５Ｋ
の室温で動作するデバイスに関して、０．５ｅＶ付近またはそれよりも小さなバ
ンドギャップを意味するが、より高い動作温度のために、より大きなバンドギッ
プの材料を使用してもよい。
【００４８】 本発明のＦＥＴを製造するために使用できる材料の組合せには、ＰｂＳｅ／Ｐ
ｂＳ、Ｉｎ１−ｙＡｌｙＳｂ／Ｉｎ１−ｘＡｌｘＳｂ、ＩｎＡｓ／ＩｎＡｓ１− ｘ Ｐｘ、ＩｎＡｓ１−ｘＳｂｘ／Ｉｎ１−ｙＡｌｙＳｂ、ＩｎＡｓ１−ｘＳｂｘ ／ＩｎＡｓ１−ｙＰｙ、ＧａＡｓ／Ｇａ１−ｘＡｌｘＡｓ、Ｉｎ１−ｘＧａｘＳ
ｂ／Ｉｎ１−ｙＡｌｙＳｂ、およびＨｇ１−ｘＣｄｘＴｅ／Ｈｇ１−ｙＣｄｙＴ
ｅが含まれる。組成パラメータｘ、またはｘとｙの値は、適当に選ばなければな
らない。ゼロに等しいパラメータｙを有するこれらの第１番目の特殊な場合であ
る、ＩｎＳｂ／Ｉｎ１−ｘＡｌｘＳｂで、ＭＩＳＦＥＴは構成された。
【００４９】 次に、図１０を参照して、本発明のデプレッションモードＭＩＳＦＥＴが、一
般的に２００で示されている。そのデプレッションモードＭＩＳＦＥＴは、弱く
ドープされたｐ型ＩｎＳｂ基板（図示されない）を含み、その上に下記の厚さと
組成を有する５つの連続した層２０２、２０４、２０６、２０８および２１０が
成長される。すなわち、 第１の（ベース）層２０２、ｐ＋ＩｎＳｂ厚さ２μｍ、Ｂｅドーパント濃度３
×１０１８ｃｍ−３、 第２の（障壁）層２０４、ｐ ＋Ｉｎ０．８５Ａｌ０．１５Ｓｂ厚さ２０ｎｍ、
Ｂｅドーパント濃度３×１０１８ｃｍ−３、 第３の（真性）層２０６、πＩｎＳｂ厚さ０．５μｍ、Ｂｅドーパント濃度１
×１０１５ｃｍ−３、および 第４の（チャネル）層２０８、ｐＩｎＳｂ厚さ２０ｎｍ、Ｓｉドーパント濃度
３×１０１７ｃｍ−３、 第５の（ゲート絶縁）層２１０：ＳｉＯ２厚さ７０ｎｍ である。
【００５０】 ＭＩＳＦＥＴ２００は、ゲート絶縁層２１０近くの電荷キャリアの閉じ込めを
向上させるために、真性層２０６内に埋込みｐ型層２１１（鎖線で示される）を
任意に含むことができる。ＭＩＳＦＥＴ２００は、ｎ＋のソースおよびドレイン
領域２１２および２１４を含み、それぞれは厚さが約０．２μｍでＳｉドーパン
ト濃度が２×１０１８ｃｍ−３であり、チャネル層２０８に対して抽出コンタク
トを形成する。これらの領域が、チャネル層２０８を介して真性層２０６内でキ
ャリア抽出を実現する。ＭＩＳＦＥＴ２００は、連続したＣｒとＡｕの層（図示
されない）からなる、ソースコンタクト２１６、ゲートコンタクト２１８および
ドレインコンタクト２２０を有する。上に示した点を除けば、ＭＩＳＦＥＴ２０
０は、前に述べたエンハンスメントモードデバイスに似た寸法である。メサ長１
２μｍ、メサ（およびゲート）幅５０μｍおよびゲートコンタクト長公称０．７
μｍを有する。層２０２から２０８は、分子線エピタキシー（ＭＢＥ）で成長さ
せた。ソース領域２１２およびドレイン領域２１４は、チャネル層２０８の中心
領域をその上に成長しないようにマスクして、チャネル層２０８上にＭＢＥ成長
で作った。このマスクを取り除いた後で、ゲート絶縁層２１０および電極２１８
を堆積した。ソース領域２１２およびドレイン領域２１４は、その間にゲート凹
部２２２を画定し、そのゲート凹部２２２内に、ゲート絶縁層２１０およびゲー
トコンタクト２１８が、チャネル層２０８に支持されて位置付けられている。凹
部は、ゲート電極層２１８の高さよりも多少深くてもよい。ゲート凹部２２２が
従来技術のようにエッチングで作成された溝でなく、サイドを立ち上げる成長で
画定された凹部であること留意することが重要である。その結果、凹部２２２の
形成は、チャネル形状に影響を及ぼす深すぎる溝に関連した問題を含まない。
【００５１】 第５の層２１０は、３０ｎｍの陽極酸化膜の表面に堆積された、４０ｎｍのス
パッタＳｉＯ２からなる。ゲートコンタクト２１８は、チャネル層２０８のソー
ス領域２１２とドレイン領域２１４の間にある部分の大部分にわたって広がって
いる。エンハンスメントモードデバイスではソースとドレインの間に完成したチ
ャネルを形成することが必要とされるのに対して、ゲートコンタクト２１８は存
在するデバイスチャネルの変調／デプレッションに必要とされるだけであるから
、ゲートコンタクト２１８の広がりの程度は余り重要でない。
【００５２】 ＭＩＳＦＥＴ２００では、電子の利用可能な供給源を形成するためにチャネル
層２０８が使用される。一方で、この電子の供給源が、ゲート電極電位で電荷キ
ャリアを欠乏させることができるソース２１２からドレイン２１４までの伝導経
路を形成する。この経路は、チャネル層２０８または真性層２０６内に全部があ
ってもよいし、またはこれらの層の一方に一部がありまた他方に一部があっても
よい。ＭＩＳＦＥＴ２００の閾値電圧は、チャネル層２０８の単位面積当たりの
ドーピングで決定される。すなわち、その層の厚さとゲート電極電位による電荷
キャリアの欠乏可能度との積で決定される。この経路は、チャネル層２０８また
は真性層２０６内に全部があってもよいし、または、これらの層の一方に一部が
、他方に一部があってもよい。ＭＩＳＦＥＴ２００の閾値電圧は、チャネル層２
０８の単位面積当たりのドーピングで決定される。すなわち、その層の厚さと単
位体積当たりのドーピングの積で決定される。チャネル層２０８は、ゲート電圧
の無い状態で、ソースドレイン電圧で生成された電界の方向にほぼ沿って延びる
。この層は許容できないほどにＵ字形ではない。すなわち、この層内のどの凹部
も、または凸部も、限度において５０ｎｍより小さい。
【００５３】 ゲート絶縁酸化膜厚さがデバイス１００のそれに等しいと仮定して、デプレッ
ションモードＭＩＳＦＥＴ２００のモデル化された、すなわち理論的な、性能指
数を得た。これらの指数を次の表３に示す。
【００５４】
【表３】 次に図１１を参照して、次のような実際の、またはモデル化された様々なデバ
イス技術に関して、ゲート長（μｍ）の関数として電流利得遮断周波数ｆＴ（Ｇ
Ｈｚ）を示す。すなわち、理想的なＩｎＳｂ（ゲート長とキャリア速度だけから
計算された）、モデル化されたＩｎＳｂエンハンスメントモードおよびデプレッ
ションモードＭＩＳＦＥＴ、ＩｎＳｂエンハンスメントモードＭＩＳＦＥＴ１０
０、ＩｎＰおよびＧａＡｓをベースにしたＨＥＭＴ、およびシリコンＮＭＯＳで
ある。
【００５５】 ＭＩＳＦＥＴ１００のｆＴに関する表２の結果は、図１１の理想的な傾向線よ
りもほんの僅かに下にあり、オーバラップ容量による僅かな漸減を伴っており、
ＭＩＳＦＥＴ１００のようなエンハンスメントモードデバイスに見られる飽和作
用を受ける。これはＭＩＳＦＥＴ１００の入力容量が小さいことによる。
【００５６】 ＭＩＳＦＥＴ２００は、異なる形のチャネルをもつことができる。厚さ２０ｎ
ｍのチャネル層２０８は、ドーパント濃度が１×１０１５ｃｍ−３で厚さが２０
ｎｍのπＩｎＳｂ層で、ゲート酸化膜層２１０から分離されたＳｉドーパント濃
度２×１０１８ｃｍ−３厚さ３ｎｍのＩｎＳｂチャネル層と取り替えることがで
きる。これは、厚さを減少させ真性π層２０６の中に埋め込んだチャネル層と同
等であり、３０％の動作速度向上をもたらすと推定される。この場合に、ソース
領域２１２およびドレイン領域２１４は、真性層２０６と抽出コンタクトを形成
する。
【００５７】 次に図１２を参照して、排除と抽出によってキャリア濃度が低下した種類のＭ
ＩＳＦＥＴで、理論的に達成することができるベース電流／電圧ＩＢＶＢＳ特性
２５０を示す。ここで、ベース電流は、ベース層とソース領域の間を流れるもの
である。この電流は、ＭＩＳＦＥＴのソース、ゲートおよびドレインを相互にバ
イアスするためではない。そうではなくて、真性デバイス領域のキャリア濃度お
よび漏れ電流を減少させるためである。特性２５０は、現在達成可能なものより
もさらに低いショットキー／リードトラップ密度を含むデバイスに対応する。デ
バイスは、動作時に逆バイアスされるｐ＋ ｐ ＋πｎ＋ダイオード構造である。す
なわち、そのデバイスのベース層はそのソース領域に対して負にバイアスされる
。このバイアスのもとで、キャリアの抽出と排除が真性層で起り、抽出コンタク
トとして作用する関連したπｎ＋接合により、その真性層から電子（少数キャリ
ア）が取り去られる。
【００５８】 点２５２で、ＩＢＶＢＳ特性２５０の勾配はゼロになり、無限大の差動インピ
ーダンスを示す。この点で、「バックゲート」と呼ばれる、ベースバイアス電圧
ＶＢＳによるゲート閾値電圧の変化は最小になるので、この点はベースバイアス
の好ましい動作点である。
【００５９】 上で参照されたモデル化の結果は、ドリフト−拡散シミュレーションによって
得られ、約０．５μｍのゲート長では顕著になると思われる弾道効果を無視して
いる。この効果は、平均飽和速度を増加させ、したがって、より大きな性能向上
の可能性につながるｇｍおよびｆＴを大きくする。
【００６０】 本発明のトランジスタは、高速アナログデバイスの応用分野に潜在的に応用可
能である。半絶縁基板または仮想基板上に成長すると、マイクロ波集積回路で使
用できるだろう。ＩｎＳｂデバイスは、０．５Ｖよりも小さな低電圧で動作でき
るので、電池寿命を長くして、手持ち式の応用分野のために非常に有用な低電力
消費を特徴とする。また、ＩｎＳｂデバイスは高い電子移動度をもち、それによ
ってより高い最大の周波数を達成することを可能にし、あるいは、より丈夫な比
較的長いゲート長で必要とされる動作速度を実現する。また、本発明のトランジ
スタは、ディジタルデバイスとしても、特に複雑さの少ない回路で、使用するこ
とができる。潜在的にＰτ積が非常に小さいので、高速低電力の用途では非常に
魅力がある。ここで、Ｐはスイッチング動作で消費されるエネルギーであり、τ
はスイッチ時間である。
【００６１】 本発明は、高速で、低電力消費であり、ＩｎＳｂ／Ｉｎ１−ｘＡｌｘＳｂの固
有の高電子移動度および飽和速度を利用する、ＦＥＴを提供する。これらのＦＥ
Ｔは、高速低電力の性能を与え、キャリア排除と抽出の方法を組み込むことによ
り、ＩｎＳｂ／Ｉｎ１−ｘＡｌｘＳｂに通常関連したレベルよりも遥かに小さな
オフ状態漏れ電流を示す。ゲート長が０．７μｍの本発明のＭＩＳＦＥＴは、こ
のゲート長に関してこれまで報告された最も高いｆＴ値をもち、速度とオフ状態
漏れの両方のさらなる向上を得ることができるものと期待される。
【図面の簡単な説明】
【図１】 一定の縮尺で描かれていない従来技術ＭＩＳＦＥＴの模式的な断面図である。
【図２】 拡大して図１の従来技術ＭＩＳＦＥＴのゲートを示す図である。
【図３】 凹状でも凸状でもない層をもつ理想的な形で図示された、本発明のｎチャネル
エンハンスメントモードＭＩＳＦＥＴの模式的な断面図である（一定の縮尺で描
かれていない）。
【図４】 小程度のゲート領域凹面を示す、本発明のｎチャネルエンハンスメントモード
ＭＩＳＦＥＴの中心領域の模式的な断面図である。
【図５】 本発明の逆バイアスされたｐ＋ ｐ ＋πｎ＋ＭＩＳＦＥＴ構造のバンド構造図で
あり、図３の線Ｖ−Ｖの断面に対応する。
【図６】 図３のＭＩＳＦＥＴの出力特性を示す図である。
【図７】 図３のＭＩＳＦＥＴの伝達特性を示す図である。
【図８】 図３のＭＩＳＦＥＴおよび同様のモデル化されたデバイスについて、ゲート長
による電流利得遮断周波数の変化を示す図である。
【図９】 図３のＭＩＳＦＥＴについて、周波数による交流利得パラメータの変化を示す
図である。
【図１０】 本発明のｎチャネルデプレッションモードＭＩＳＦＥＴの模式的な断面図であ
る（一定の縮尺で描かれていない）。
【図１１】 様々なデバイス技術について、測定されたものとモデル化されたもの両方で、
ゲート長（μｍ）の関数として電流利得遮断周波数ｆＴ（ＧＨｚ）の変化を示す
図である。
【図１２】 キャリア濃度を排除と抽出で低減させた種類のＭＩＳＦＥＴについて、理論的
に達成できるベース電流／電圧特性を示す図である。
【手続補正書】特許協力条約第３４条補正の翻訳文提出書
【提出日】平成１１年９月２０日（１９９９．９．２０）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正内容】
【発明の名称】 電界効果トランジスタ
【特許請求の範囲】
【発明の詳細な説明】
【０００１】 本発明は、電界効果トランジスタ（ＦＥＴ）に関する。より詳細には、本発明
は、限定はしないが、狭いバンドギャップ半導体材料、すなわち０．５ｅＶ付近
またはそれより小さなバンドギャップＥＧの半導体材料で作成された、ＭＩＳＦ
ＥＴのようなＦＥＴに関する。また、本発明は、室温よりも高い動作温度で使用
するために、より広いバンドギャップ材料で作成されたＦＥＴにも関連する。
【０００２】 インジウムアンチモン（ＩｎＳｂ）のような狭いバンドギャップ半導体には、
非常に小さな電子有効質量、非常に大きな電子移動度および大きな飽和速度のよ
うな有用な性質がある。これらの性質は、超高速度の応用分野にとっては潜在的
に非常に興味のあるものである。特にＩｎＳｂは、高速超低消費電力トランジタ
用の有望な材料である。なぜなら、ＧａＡｓはこれらの点で優れた性質を持って
いるが、低電界でのＩｎＳｂの電子移動度μｃはＧａＡｓの９倍であり、その飽
和速度ｖｓａｔは５倍よりも大きい。また、ＩｎＳｂは、０．５μｍを超える大
きな弾道平均自由行程をもつと予測される。このことは、ＩｎＳｂは、低電力消
費を可能にして非常に低い電圧で高速動作をする可能性を持っていることを示唆
している。これにより、ＩｎＳｂは携帯型で高密度の応用分野にとって理想的で
あるはずである。２９５Ｋ（室温）でのシリコン、ＧａＡｓおよびＩｎＳｂのい
くつかの特性を、次の表１で比較する。
【０００３】
【表１】 最近まで、ＩｎＳｂのバンドギャップが小さく、その結果真性キャリア濃度（
〜２×１０１６ｃｍ−３）が高いために、ＳｉおよびＧａＡｓよりもそれぞれ６
桁および９桁大きい、室温でＩｎＳｂの潜在的に貴重な特性を得ることができな
かった。この大きな真性キャリア濃度により、ＩｎＳｂデバイスは２９５Ｋの室
温またはそれに近い通常動作温度で、少数キャリア濃度が通常のドーピングレベ
ルで必要とされる値よりも遥かに大きく、大きな漏れ電流を示すことになる。こ
れは、ＩｎＳｂおよびその他の狭いバンドギャップ材料を室温以上でデバイスで
使用することを妨げる基本的な問題であると何年も考えられていた。しかし、米
国特許第５，３８２，８１４号の主題の発明によって、その問題は克服された。
該特許は、キャリア濃度への真性の寄与を平衡レベルよりずっと弱めるために、
キャリアの排除（ｅｘｃｌｕｓｉｏｎ）および抽出（ｅｘｔｒａｃｔｉｏｎ）の
現象を使用する、非平衡金属−絶縁体−半導体電界効果トランジスタ（ｎｏｎ−
ｅｑｕｉｌｉｂｒｉｕｍ ｍｅｔａｌ−ｉｎｓｕｌａｔｏｒ−ｓｅｍｉｃｏｎｄ
ｕｃｔｏｒ ｆｉｅｌｄ ｅｆｆｅｃｔ ｔｒａｎｓｕｓｔｏｒ、ＭＩＳＦＥＴ
）を開示する。この従来技術のＭＩＳＦＥＴは、逆バイアスされたｐ＋ ｐ ＋πｎ ＋ の構造である。ここで、ｐはＩｎＳｂ層を示し、ｐはひずみＩｎ１−ｘＡｌｘ Ｓｂ層であり（アンダーラインの付いたｐは、ｐよりもバンドギャップが広いこ
とを示す）、πは室温動作温度で真性である弱ドープｐ型領域を示し、さらに、
＋の上付き文字は高いドーパント濃度を示す。これら４つの層により、それぞれ
の隣合う層の対の間に３つの接合が画定される。すなわち、それぞれｐ＋ ｐ ＋、 ｐ ＋ πおよびπｎ＋接合である。デバイスの活性領域はπ領域であり、少数キャ
リアは、抽出コンタクト（ｅｘｔｒａｃｔｉｎｇ ｃｏｎｔａｃｔ）として作用
するπｎ＋接合でπ領域から取り去られる。ｐ ＋π接合は、これらのキャリアの
再導入を阻止する排除コンタクト（ｅｘｃｌｕｄｉｎｇ ｃｏｎｔａｃｔ）であ
る。その結果、デバイスに印加されたバイアスの下で、少数キャリア濃度は減少
し、多数キャリア濃度は、電荷中性を維持するように少数キャリア濃度とともに
減少する。これによって、真性レベルよりも低いキャリア濃度が生成される。同
様の効果は、冷却することで作り出される。ここで、「真性」という表現は、キ
ャリアが主として価電子状態の活性化により発生し、ほぼ等しい数の少数キャリ
アと多数キャリアが半導体材料中に存在することを意味する、通常の解釈で使用
されている。この表現は、単にドーピングレベルが低いことを示すために外因性
材料（例えば、Ｓｉ）について間違って使用されることがある。しかし、外因性
材料では、キャリアは、主としてドナー状態かアクセプタ状態の活性化によって
発生し、１つのタイプのキャリア（電子または正孔）が支配的である。
【０００４】 米国特許第Ｎｏ．５，３８２，８１４号に開示されているデバイスは、１μｍ
凹みゲート型エンハンスメントモードＭＩＳＦＥＴ構造である。研究のために、
この種の様々なデバイスが製造された。Ａｐｐｌ．Ｐｈｙｓ．Ｌｅｔｔ．，Ｖｏ
ｌ．６６，Ｎｏ．４，２３、１９９５年１月に開示されているようにこの種のデ
バイスで電流利得が１になる周波数ｆＴは、５５ＧＨｚであると理論的に予測さ
れたが、たかだか１０ＧＨｚ付近の測定値が得られた。ｆＴの値は、高周波トラ
ンジスタの当業者が性能指数として扱っている。ゲートコンタクト金属のオーバ
ラップと関係するデバイス容量を、ソース領域とドレイン領域上に制限するよう
にしたにもかかわらず、これらのデバイスのどれでも、得られたｆＴの最もよい
値は１７ＧＨｚであった。このことは、ＩｎＳｂＭＩＳＦＥＴの高周波の可能性
を完全に実現することは困難であることを示している。
【０００５】 電流利得遮断周波数ｆＴの改良された値を示すことのできる別の形のＦＥＴを
提供することが本発明の目的である。
【０００６】 本発明は、その電界効果トランジスタ（ＦＥＴ）の動作温度でバイアスされて
いない時に真性導電率を有する領域と、真性領域中の電荷キャリア濃度への真性
の寄与を弱めるためのバイアス手段とを含む種類の電界効果トランジスタであっ
て、そのＦＥＴは、また、高い値の電流利得遮断周波数を得ることができるのに
適当なように、チャネルの直線性からの介在するずれが限度において５０ｎｍよ
り大きくない、ソース領域とドレイン領域の間に延びるチャネルを画定する手段
を含むことを特徴とする電界効果トランジスタ（ＦＥＴ）を提供する。そのよう
なチャネルの直線性からのずれは、限度において５ｎｍより大きくないことが好
ましい。「限度」という表現は、チャネルの任意の２つの領域、例えばチャネル
の中心領域とソースまたはドレインに隣接する領域との間の最も大きな高さの差
を意味する。
【０００７】 本発明は、非常に改良された高周波性能を示し、従来技術に比べて非常に大き
な値の電流利得遮断周波数を実現することができるという利点を提供する。従来
技術によるＭＩＳＦＥＴは、特に、理論的な期待値よりも遥かに低い高周波で、
期待はずれの性能をもつことが分かった。この理由は、当初理解されていなかっ
た。しかし、その問題を解決しようとして、かなりの数の仮説が研究された。こ
れらの仮説の１つが、ＭＩＳＦＥＴゲート凹部をオーバエッチングすると、高周
波性能を劣化させる可能性があるというものであった。介在するゲート溝の侵入
なしに製造される本発明のデバイスは、高周波で遥かに優れた性能を示し、ゲー
ト溝形成が性能に及ぼす有害な影響の仮説が、確認されたと推測される。
【０００８】 １つの態様では、本発明のＦＥＴは、エンハンスメントモードＭＩＳＦＥＴで
ある。本発明のＦＥＴは、真性領域を組み込んでいる層に高濃度のドーピングを
導入することで作成される、ソースおよびドレイン領域を組み込むことができる
。ソースおよびドレイン領域は、イオン注入、拡散ドーピング、合金化または損
傷の導入によって作成することができる。真性領域は、残留としてｐ型にドープ
され、ソースおよびドレイン領域と抽出コンタクト手段を形成してもよく、バイ
アスに応じて真性領域に形成されるチャネルはｎ型になるだろう。
【０００９】 好ましい実施形態では、真性領域は、それ自体がベース領域との界面を有する
障壁領域との界面を有し、真性、障壁およびベース領域（１０６、１０４、１０
２）は同じ導電型であり、障壁領域は、真性およびベース領域よりも比較的広い
バンドギャップをもち、かつ真性領域に対する排除コンタクトを提供する。
【００１０】 本発明のＦＥＴは、動作時にエンハンスメントチャネルをその間に画定するよ
うに、ソース領域とドレイン領域の間にある真性領域の部分から絶縁され、かつ
少なくともその部分にわたって延びる、ゲートコンタクトを含んでもよい。ベー
ス領域は、少なくとも５×１０１７ｃｍ−３のドーパント濃度を含むｐ＋ＩｎＳ
ｂであってもよい。障壁領域は、少なくとも５×１０１７ｃｍ−３のドーパント
濃度を含む、０．０５から０．２５の範囲のｘをもつｐ ＋Ｉｎ１−ｘＡｌｘＳｂ
であってもよい。真性領域は、５×１０１７ｃｍ−３より少ないドーパント濃度
、好ましくは１×１０１５ｃｍ−３から５×１０１６ｃｍ−３の範囲のドーパン
ト濃度を含む、πＩｎＳｂであってもよい。さらに、ソースおよびドレイン領域
は、少なくとも５×１０１７ｃｍ−３のドーパント濃度を含むｎ＋ＩｎＳｂであ
ってもよい。
【００１１】 ベース、障壁および真性領域は、好ましくは層構造中に連続して配置され、ソ
ースおよびドレイン領域は、イオン注入、拡散、合金化または損傷によって真性
領域に作成され、さらに真性領域は好ましくはゲート絶縁層およびゲートコンタ
クトを支持するほぼ平坦な表面部分を有する。
【００１２】 他の態様で、本発明のＦＥＴは、関連したチャネル領域を有するデプレッショ
ンモードＭＩＳＦＥＴである。そのＦＥＴは、真性領域かチャネル領域のいずれ
かの上に形成された高濃度にドープされたアウトグロースである、ソースおよび
ドレイン領域を組み込んでもよい。もしくは、これらの領域は、イオン注入、拡
散、合金化または損傷によって作成されてよい。それらは、ゲートコンタクトを
収容するゲート凹部をその間に画定してもよい。
【００１３】 真性領域はｐ型であってもよく、それ自体かチャネル領域のいずれかが、ソー
スおよびドレイン領域と抽出コンタクト手段を形成してもよい。
【００１４】 好ましい実施形態では、真性領域は、それ自体がベース領域との界面を有する
障壁領域との界面を有し、真性、障壁およびベース領域が同じ導電型であり、障
壁領域は、真性およびベース領域よりも比較的広いバンドギャップをもち、かつ
真性領域に対する排除コンタクトを提供する。この実施形態では、 ベース領域は、少なくとも５×１０１７ｃｍ−３のアクセプタを含むｐ＋Ｉｎ
Ｓｂであってもよく、 障壁領域は、０．０５から０．２５の範囲のｘを有するｐ ＋Ｉｎ１−ｘＡｌｘ Ｓｂであり、少なくとも５×１０１７ｃｍ−３のアクセプタを有してもよく、 真性領域は、５×１０１７ｃｍ−３より小さなアクセプタ、好ましくは１×１
０１５ｃｍ−３から５×１０１６ｃｍ−３の範囲のアクセプタを含むπＩｎＳｂ
であり、 ソースおよびドレイン領域は、少なくとも５×１０１７ｃｍ−３のドナーを含
むｎ＋ＩｎＳｂである。
【００１５】 真性領域は、チャネル領域を支持してもよく、ベース、障壁、真性およびチャ
ネル領域は層構造中に連続して配置され、ソースおよびドレイン領域はチャネル
領域上に成長され、さらにチャネル領域は、ゲート絶縁層およびゲートコンタク
トを支持するほぼ平坦な表面部分を有する。
【００１６】 ソースおよびドレイン領域は、その間にゲート凹部を画定してもよく、チャネ
ル領域は、ゲート絶縁層およびゲートコンタクトを支持する凹部の端部に表面部
分を有する。
【００１７】 チャネル領域は、真性領域の部分の間にあってもよく、真性領域は、ソースお
よびドレイン領域との組合せで抽出コンタクト手段を形成する。
【００１８】 ベース、障壁および真性領域は、好ましくは層構造中に連続して配置され、真
性領域はチャネル領域を含み、ソースおよびドレイン領域を支持する。
【００１９】 真性領域中の電荷キャリア濃度への真性の寄与を弱めるためのバイアス手段は
、基板バイアス電圧変化によるゲート閾値電圧の変化が最小となる無限大の差動
インピーダンスの点で、ＦＥＴをバイアスするように構成されるのが好ましい。
【００２０】 他の態様で、本発明は、その真性領域中の電荷キャリア濃度への真性の寄与を
弱めるためのバイアス手段を含む種類のＦＥＴを作成する方法であって、高い値
の電流利得遮断周波数を得ることができるのに適当なように、チャネルの直線性
からの介在するずれが限度において５０ｎｍより大きくないように、ソース領域
とドレイン領域の間に延びるチャネルを画定することを含むことを特徴とする方
法を提供する。チャネルの直線性からのそのようなずれは、限度において５ｎｍ
より大きくないことが好ましい。
【００２１】 本発明をより十分に理解するために、添付の図面を参照して単なる例として本
発明の実施形態を次に説明する。
【００２２】 次に図１を参照して、米国特許第５，３８２，８１４号に開示された種類の従
来技術ＭＩＳＦＥＴ１０が示されている。ＭＩＳＦＥＴ１０は、インジウムアン
チモン（ＩｎＳｂ）およびインジウムアルミニウムアンチモン（Ｉｎ１−ｘＡｌ ｘ Ｓｂ）の層から成る。ＭＩＳＦＥＴ１０は、次のような４層の半導体材料を支
持する基板（図示されない）を有する。すなわち、高濃度にドープされた狭いバ
ンドギャップｐ型（ｐ＋）ベース層１２、比較的広いバンドギャップで高濃度に
ドープされたｐ型（ｐ ＋）障壁層１４、低濃度にドープされたｐ型（π）活性層
１６および高濃度にドープされた狭いバンドギャップのｎ型（ｎ＋）ソース／ド
レイン層１８である。層１２、１６および１８はＩｎＳｂであり、層１４はＩｎ １−ｘ ＡｌｘＳｂである。π活性層１６は、２９５Ｋの室温で主に真性導電率を
もつが、一方でその他の層１２、１４および１８は、この温度で主に外因性導電
率をもつ。隣接する層の対１２／１４、１４／１６および１６／１８の間の界面
は、それぞれｐ＋ ｐ ＋、ｐ ＋π、およびπｎ＋接合であり、これらの最初の２つ
はヘテロ接合であり、最後のものはホモ接合である。ｐ ＋π接合１４／１６およ
びπｎ＋接合１６／１８は、それぞれ排除コンタクトと抽出コンタクトである。
【００２３】 ＭＩＳＦＥＴ１０には、それぞれコンタクト２４を有するソース領域２０とコ
ンタクト２６を有するドレイン領域２２があり、それらの領域は、ｎ＋層１８を
通り越してエッチングして形成された間にあるゲート凹部または溝２８を有する
。ゲート凹部の底および側面は、シリコン酸化膜ゲート絶縁物３０および金属ゲ
ートコンタクト３２で覆われている。ソース２０とドレイン２２の間に短絡がで
きないように、凹部２８がｎ＋層１８を完全に（または、ほぼ完全に）通り越し
て延びることが、ＭＩＳＦＥＴ１０の動作のために必要である。
【００２４】 通常の動作でバイアスが加えられた時に、キャリアの抽出および排除が、ＭＩ
ＳＦＥＴ１０で起きる。層１２から１８までで、ｐ＋ ｐ ＋πｎ＋ダイオードが形
成され、そのダイオードは動作状態では逆バイアスされる。すなわち、ベース層
１２がソース領域２０に対して負にバイアスされる。このバイアスの下で、πｎ ＋ 接合１６／１８は、抽出コンタクトとして作用してπ層１６から電子（少数キ
ャリア）を取り去る。そのような電子をｐ ＋障壁層１４から補充することはでき
ない。何故ならば、ｐ ＋障壁層１４は、ｐ＋ベース層１２と組み合わさって排除
コンタクトとして作用し、π層１６への電子の流れに対して電位障壁を形成する
からである。このようにして、ＭＩＳＦＥＴ１０がバイアスされたときに、π層
１６の電子濃度は減少し、それと共にπ層１６の正孔濃度は電荷中性の理由ため
に減少する。
【００２５】 このために層１６の導電率は非常に減少し、したがって、ソース２０とドレイ
ン２２の間の漏れ電流が減る。
【００２６】 述べたように、製造されたＭＩＳＦＥＴ１０の試験例は、期待を裏切る高周波
での性能を示した。これらのデバイスの電流利得遮断周波数ｆＴ（その周波数で
電流利得が１になる）の理論的な値は、５５ＧＨｚであったが、ゲート金属のオ
ーバラップに関連するデバイス容量を、ソースとドレイン領域上に制限するよう
にしたにもかかわらず、測定値は１０ＧＨｚ付近に過ぎなかった。この理由は理
解されていなかった。しかし、不満足な高周波性能の原因であるアーチファクト
候補を特定しようとして、かなりの数の仮説が提起され、理論的に研究された。
これらの仮説の１つが、ゲート凹部または溝の深さと関連付けられた。理論的な
計算により、ゲート凹部が深くエッチングされすぎると（それは制御し測定する
のが難しい）、高周波性能は劣化することが示された。理論的な状況を図２に示
す。ここでは、ゲート凹部２８を拡大して示す。
【００２７】 ＭＩＳＦＥＴ１０が成り立つためには、ゲート凹部２８は、ソースとドレイン
の間に短絡が生じないないようにｎ＋領域１８のほとんどを通り越して、好まし
くは完全に通り越して、延びなければならない。この凹部がオーバエッチングさ
れると、凹部はπ領域１６の中まで続き、試験デバイスでは深さが１００ｎｍ程
度の反転ステップ３４が形成されたと見なされている。そうなれば、ソース２０
とドレイン２２の間のＭＩＳＦＥＴチャネル（図示されない）は、意図した通り
の直線ではなくてＵ字状になるはずである（エンハンスメントモードＭＩＳＦＥ
Ｔでは、バイアスの印加に応じた動作状態でだけ、ゲート電極の下にチャネルが
形成される）。
【００２８】 ソースとドレインの間の電荷キャリアの走行時間を最小にするためには、ソー
ス−ドレイン電界は、チャネルの長手方向に向いているべきであるが、このこと
は、この電界と平行に延びるＵ字状チャネルの部分だけで可能になる。そのよう
なチャネルでは、チヤネルがソース−ドレイン方向に延びない領域があるはずで
あり、したがって、ソース−ドレイン電界は、チャネルの長手方向に対して傾い
ている。その結果、長手方向の電界成分は、電界がこの方向に平行である場合よ
りも弱くなる。それによって、電界が完全に長手方向にある場合に比べると、ソ
ースとドレインの間の電荷キャリアの走行時間は長くなる。このようにして、ｆ Ｔ はこの走行時間と関連するので、Ｕ字状チャネルでｆＴは下がると推定される
。正しければ、この理論的な解析は、エッチングされたゲート凹部を避けるべき
であることを示している。この仮説は、以下に述べる本発明の例の製造で検証し
た。
【００２９】 次に図３を参照して、本発明のエンハンスメントモードＭＩＳＦＥＴを、一般
的に１００で示す。それは弱くドープしたｐ型ＩｎＳｂ基板（図示されない）を
含み、そのｐ型ＩｎＳｂ基板の上に、下記の厚さと組成を有する第１の層１０２
、第２の層１０４、第３の層１０６および第４の層１０８を連続して成長させる
。すなわち、 第１の（ベース）層１０２、ｐ＋ＩｎＳｂ厚さ２μｍ、Ｂｅドーパント濃度３
×１０１８ｃｍ−３、 第２の（障壁）層１０４、ｐ ＋Ｉｎ０．８５Ａｌ０．１５Ｓｂ厚さ２０ｎｍ、
Ｂｅドーパント濃度３×１０１８ｃｍ−３、 第３の（真性）層１０６、πＩｎＳｂ厚さ０．５μｍ、Ｂｅドーパント濃度１
×１０１５ｃｍ−３、および 第４の（絶縁）層１０８、ＳｉＯ２厚さ７０ｎｍ、 である。
【００３０】 より一般的には、本発明のＩｎＳｂ／ＩｎＡｌＳｂＦＥＴの適当な組成は次の
ようである。すなわち、 ベース領域、少なくとも５×１０１７ｃｍ−３のアクセプタ濃度を有するｐ＋ ＩｎＳｂ、 障壁領域、０．０５から０．２５の範囲のｘを有するｐ ＋Ｉｎ１−ｘＡｌｘＳ
ｂであり、少なくとも５×１０１７ｃｍ−３のアクセプタ濃度を有する、および 真性領域、５×１０１７ｃｍ−３よりも小さなアクセプタ濃度、好ましくは１
×１０１５ｃｍ−３から５×１０１６ｃｍ−３の範囲のアクセプタ濃度をもつπ
ＩｎＳｂである。
【００３１】 ＭＩＳＦＥＴ１００は、絶縁層１０８近くの電荷キャリアの閉込めを向上させ
るために、チャネル層１０６の中に埋込みｐ型層１０９（鎖線で示されている）
を任意に含むことができる。ＭＩＳＦＥＴ１００は、それぞれが少なくとも５×
１０１７ｃｍ−３の中性アクセプタ濃度を有し厚さがほぼ０．２μｍである、ｎ ＋ のソース領域１１０およびドレイン領域１１２を含む。ＭＩＳＦＥＴ１００は
、連続したＣｒとＡｕの層（図示されない）から成る、ソースコンタクト１１４
、ゲートコンタクト１１６およびドレインコンタクト１１８を有する。ＭＩＳＦ
ＥＴ１００のメサ長は１２μｍであり、これが図面の面内で全幅となっている。
そのメサ（およびゲート）幅は５０μｍであり、これは図面の面に垂直に延びる
寸法である。ゲートコンタクト１１６（図面の面内の水平寸法）の長さは、公称
０．７μｍである。ここで、「公称」とは、必要な長さを作成するのに適当な寸
法のリソグラフィマスクが使用されたことを意味し、長さは測定しなかった。公
称ゲート長が０．７から２μｍの範囲で、メサ幅が１００μｍである、同様な構
造および種類の他のデバイスも製造した。層１０２から１０８は、分子線エピタ
キシで成長させた。ソース領域１１０およびドレイン領域１１２は、単位面積当
たり５×１０１３ｃｍ−２の線量の７０ｋｅＶＳ３２イオンを使用してイオン注
入で作った。イオンは、基板温度１００℃で、結晶の＜１１０＞方向に対する垂
線から１０゜の角度で自然陽極酸化マスクを通して注入した。これに続いて、ド
ーパントを活性化し損傷を取り除くために、Ｓｉ３Ｎ４キャップを付けた状態で
４２０℃で１０秒間の急速熱アニールを行った。次にサンプルを陽極酸化し、酸
化膜をはがして、コンタクトを付ける前に損傷を受けた材料を取り除いた。ＭＩ
ＳＦＥＴ１００を製造するプロセスにより、層１０６および１０８は少しばかり
の凹面となった。しかし、チャネルの中心領域（ゲートバイアス電圧に応じて形
成された）とソースおよびドレインに隣接するチャネルの外側領域との間に、５
０ｎｍよりも大きな高さの差は生じなかった。注入によって、ソース領域１１０
およびドレイン領域１１２へのコンタクトを可能にする伝導経路を形成した。
【００３２】 第４の層１０８は、３０ｎｍの陽極酸化膜の表面に堆積された４０ｎｍのスパ
ッタＳｉＯ２で構成された。層１０８全体としては、光分解ＳｉＯ２が好ましか
っただろうが、これは利用できなかった。
【００３３】 ゲートコンタクト１１６は、ソース領域１１０とドレイン領域１１２の間にあ
り、これらの領域と少しオーバラップしている第３の層すなわちπ層１０６の部
分の全体にわたって広がっている。理想的には、デバイス容量を最小にするため
に、オーバラップはゼロであるべきであるが、エンハンスメントモードデバイス
では、動作時にチャネル領域を要求されるように形成することができるように、
ゲートコンタクトは、これらの領域の間に十分に広がっていることが重要である
。
【００３４】 ＭＩＳＦＥＴ１００では、ソース領域１１０とドレイン領域１１２の間の直線
性が、ゲート１１６の形状で大きくぼかされることはなく、従来技術デバイス１
０で経験された１００ｎｍの程度まではないことは確かである。
【００３５】 図３は理想化された図である。実際には、本発明のＦＥＴは、製造プロセスで
の不正確さによって生じた理想的な形状寸法からのずれによる、平面でない層を
有してもよい。すなわち、チャネルのひどすぎる変形を引き起こさない限りは、
真性領域は、凹状でも、凸状でも、または起伏があってもよい。図４に凹面を示
す。ここでは、図３に関して記述されたものと同等な部分は、接尾文字Ｒを付け
て同じように参照する。図４は、実際のデバイスにより近いことを除いては、Ｍ
ＩＳＦＥＴ１００と同等のＦＥＴの中心領域１２０を示す。真性層１０６Ｒ、ゲ
ート絶縁層１０８Ｒおよびゲートコンタクト１１６Ｒが含まれ、それらは全て凹
状でＶ字形凹部１２２を画定している。凹部１２２の底は、絶縁層１０８Ｒの中
心にある頂点１２４で画定されている。凹部１２２の深さはＨで示され、それは
５０ｎｍよりも大きくない。ゲートバイアス電圧の印加に応じて、チャネル（図
示されない）が形成されたときに、頂点１２４の下のチャネル（図示されない）
の中心領域と、ソース１１０Ｒとドレイン１１２Ｒに隣接するチャネルの外側領
域との間に、図面内の上下方向に存在する５０ｎｍよりも大きな差が、凹部１２
２によって、もたらされることはない。言い換えると、ゲート領域が平面でない
ことで生じるチャネルの直線性からのずれは、５０ｎｍよりも小さい。ここで、
チャネルが形成され、チャネルの形状を決定するゲート領域は、ゲート絶縁層１
０８Ｒに隣接する真性層１０６Ｒの上部である。本発明の他の実施形態では、そ
れはチャネルの中心部分を収容するデバイスの活性領域である。
【００３６】 凹部深さＨおよび結果的なチャネルの直線性からのずれは、５ｎｍよりも大き
くないことが好ましい。その結果、形成されたチャネルは、ソース、ゲートおよ
びドレインの電圧で決定されるように、ほぼ延びることができる。後で説明する
ように、これによって、従来技術デバイス１０に比べて著しく改良された性能を
生じる。
【００３７】 図５は、ＭＩＳＦＥＴ１００で、第１の層１０２の下端から測定されたμｍ単
位の上下方向の距離ｘの関数として、バンド構造図および関連した電荷キャリア
密度を示す。この図面に示されるデータは、逆バイアスされたｐ＋ ｐ ＋πｎ＋構
造に関するものである。そのデータは、第１（ｐ＋）の層１０２、第２（ｐ ＋）
の層１０４および第３（π）の層１０６、さらに（ｎ＋）ソース領域１１０を通
って延びる、図３の線Ｖ−Ｖに沿ったＭＩＳＦＥＴ１００の垂直断面に関する。
右手の縦座標は、１０１２から１０１９ｃｍ−３を示す１Ｅ＋１２から１Ｅ＋１
９で目盛られている。図面は、次の変化を示している。すなわち、それぞれグラ
フ１４０は伝導帯のエネルギーおよびグラフ１４２は荷電子帯のエネルギー、グ
ラフ１４４は正味のドーパント濃度、およびグラフ１４６は正孔の濃度とグラフ
１４８は電子の濃度である。
【００３８】 ＩｎＳｂの２９５Ｋ（室温）での真性キャリア濃度は、２×１０１６ｃｍ−３ である。グラフ１４６および１４８は、動作時の実際のキャリア濃度が、第３の
層１０６の活性π領域のほぼ全体にわたって、この値よりも最高で２桁少ないこ
とを示している。これは、グラフ１４４のほぼ平坦な部分に対応する。このこと
は、ｐ ＋π接合１０４／１０６およびπｎ＋接合１０６／１１２でそれぞれ起き
るキャリアの排除と抽出によって、層１０６のπ領域中のキャリア濃度が低下し
ていることを実証している。
【００３９】 ＭＩＳＦＥＴ１００は、キャリア抽出を行うように、ベース層１０２がソース
１１４に対して約−０．３５Ｖにバイアスされる、共通ソース構成で試験した。
この電圧はＶｂｓと規定され、ベース層１０２とソース１１０またはドレイン１
１２で与えられる、ダイオード構造の最大動抵抗の位置に対応する。次に、通常
極性のドレイン電圧およびゲート電圧を加えた。すなわち、小さな負のゲート−
ソース電圧を使用した１つの場合を除いて、ドレインとゲートは、両方ともソー
ス１１０に対して正にバイアスした。
【００４０】 ＭＩＳＦＥＴ１００の出力特性を図６に示す。図６は、隣り合うグラフの間の
０．２Ｖのステップによる−０．２Ｖから１．４Ｖまでの一定ゲート電圧Ｖｇｓ で、ドレイン電圧Ｖｄｓによるドレイン電流Ｉｄの変化を示す、１６０および１
６２などの９つのグラフを含む。各グラフの僅かな屈曲部で示されるように、ド
レイン電流は、約０．１５Ｖのドレイン電圧で飽和し始めるのが理解できる。こ
れは飽和が始まる非常に低い電圧であり、それは一般的に言って、ＩｎＳｂでは
電子移動度が非常に大きいことによっている。それは、ＭＩＳＦＥＴ１００が小
さな電力を必要とすることを意味しているので有利である。出力特性は、一般に
ＭＩＳＦＥＴの伝統的な形のものであり、それはものになるＭＩＳＦＥＴが製造
された証拠である。０．３Ｖのドレイン電圧Ｖｄｓで、ゲート電圧Ｖｇｓを−０
．２から１．２Ｖに変えることで、約１０と１１０ｍＡｍｍ−１の間でドレイン
電流を切り換えることができる。
【００４１】 ＭＩＳＦＥＴ１００の伝達特性を図７に示す。図７は、一定ゲート電圧のとき
にゲート電圧Ｖｇｓによる相互コンダクタンスｇｍの変化を示す、１６０および
１６２などの５つのグラフを示す。ゲート電圧は、隣り合うグラフの間で、０．
１Ｖのステップで０．１Ｖから０．５Ｖまで変化する。ＭＩＳＦＥＴ１００の最
大直流相互コンダクタンスは、約１２０ｍＳｍｍ−１であり、閾値ゲート電圧は
約０．４Ｖであることが理解できる。
【００４２】 図６の電流軸上の交点で示されるように、ＭＩＳＦＥＴ１００の漏れペデスタ
ルは、約８ｍＡｍｍ−１である。最大ドレイン電流は約１２０ｍＡｍｍ−１であ
り、ゲート電圧とともに増加しなくなるドレイン電流で決定される。高いドレイ
ン電圧で、電流／電圧のグラフの上向きの湾曲で示されるように、デバイスは、
約０．５Ｖのドレイン電圧でゆっくりとブレークダウンし始める。これはバンド
間トンネリングおよび表面漏れ（多分、表面トンネリングの発生）によるが、こ
れらの両方を減らすことは可能である。ＭＩＳＦＥＴ１００は、チャネルと直列
に各々の側に、ベース−ソース／ドレインダイオードを順方向バイアスして測定
された、約２．５オームのかなり大きな抵抗を有する。これは主に、コンタクト
をとるプロセスによると考えられ、これによって理想的な値よりも相互コンダク
タンス（したがってｆＴ）は減少する。
【００４３】 異なるゲート長をもつかなりの数の本発明のエンハンスメントモードＭＩＳＦ
ＥＴの交流パラメータを、ドレイン電圧０．５ＶでＳパラメータ法で測定し、ゲ
ート電圧は最大のＳ２１に合せた。結果は、Ｋｏｏｌｎ法を用いて寄生ボンデイ
ングパッド容量から分離した。図８は、ゲート長の関数として測定された最大電
流利得遮断周波数ｆＴを示す。結果は、下の方の線１８０で示されるように、Ｌ Ｇ −２ 依存性にしたがっている。これは、ピンチオフで速度が飽和していない場
合に、理論的に期待される通りである。また、これらのＭＩＳＦＥＴについて、
ゲート長の関数としてｆＴの値を計算し（モデル化の結果）、上の方の線１８２
で示した。これらは、おそらく使用したチャネル移動度が比較的高かったために
、速度飽和の影響を確かに示しているが、実験値と見事に一致している。このこ
とは、ゲート長を減少させることで、更なる改良が可能であることを意味してい
る。
【００４４】 ＭＩＳＦＥＴ１００の交流パラメータを図９に示す。測定された電流利得遮断
周波数ｆＴは７４ＧＨｚである。現在知られている限りで、この値は、トランジ
スタの種類または材料に関係なく、ゲート長０．７μｍのどのＦＥＴに関しても
測定された最も高いｆＴである。この値は、研究目的で製造された従来技術のど
のデバイス１０で得られた最も優れた値（１７ＧＨｚ）よりも４倍以上大きく、
さらに、これらのデバイスの代表的な値（１０ＧＨｚ）よりも７倍以上大きい。
チャネルと直列になっている抵抗を減らすことで、さらにｆＴを大きくすること
が当然可能である。単方向電力利得が１になる周波数ｆｍａｘは８９ＧＨｚであ
る。この値は、チャネル直列抵抗と現在は比較的小さい出力コンダクタンスとで
制限されている。したがって、本発明のデバイスで、より大きなｆｍａｘを達成
することは当然可能である。ｆＴおよびｆｍａｘのこれらの値は、現在の従来技
術に優る大きな改良を表している。したがって、本発明のデバイスで、より大き
なｆｍａｘを達成することは当然可能である。ｆＴおよびｆｍａｘのこれらの値
は、従来技術に優る大きな改良を表し、さらに従来技術デバイスの性能にゲート
溝形成が有害な影響及ぼすという仮説の正しいことを確認するものと推測される
。
【００４５】 本発明のデバイスについて得られた結果は、非常に有望であり、高速低電力デ
バイスを実現する本発明の可能性を示した。デバイス特性のモデリング、すなわ
ち計算が、ＩｎＳｂ材料のパラメータについて発表された結果または測定された
結果を使用して、ＡＴＬＡＳ、Ｓｉｌｖａｃｏ Ｉｎｔｅｒｎａｔｉｏｎａｌか
らの２Ｄドリフト−拡散デバイスシュミレータを使用して行われた。モデル化さ
れた結果は、実験のｐ＋ ｐ ＋πｎ＋ダイオードおよび従来技術ＭＩＳＦＥＴに対
して試験し、漏れ電流、相互コンダクタンスおよびｆＴの点でよく一致している
ことが分かった。図３に示されるものに似ているが、ゲート長が１μｍおよび０
．２５μｍであるイオン注入エンハンスメントモードＭＩＳＦＥＴ構造のモデル
化の結果を、次の表２に示す。この表は、最大ｇｍ、ｆＴおよびｆｍａｘの理論
的に達成可能な値を示す。０．２５μｍゲート長についての値は、ゲート絶縁物
酸化膜厚さが、ゲート長と同じ係数で縮小されるものと仮定している。
【００４６】
【表２】 これらの最大相互コンダクタンス値は、米国特許第５，３８２，８１４号の従
来技術デバイスについて引用された２５ｍＳｍｍ−１の値に比べてかなりの改良
を表している。
【００４７】 格子整合する必要はない。より小さなバンドギャップは、十分に狭いはずなの
で、ＦＥＴの動作温度で真性導電率を支配的に示すのに十分なくらいに材料を精
製することは可能である（現在Ｓｉでは不可能である）。このことは、２９５Ｋ
の室温で動作するデバイスに関して、０．５ｅＶ付近またはそれよりも小さなバ
ンドギャップを意味するが、より高い動作温度のために、より大きなバンドギッ
プの材料を使用してもよい。
【００４８】 本発明のＦＥＴを製造するために使用できる材料の組合せには、ＰｂＳｅ／Ｐ
ｂＳ、Ｉｎ１−ｙＡｌｙＳｂ／Ｉｎ１−ｘＡｌｘＳｂ、ＩｎＡｓ／ＩｎＡｓ１− ｘ Ｐｘ、ＩｎＡｓ１−ｘＳｂｘ／Ｉｎ１−ｙＡｌｙＳｂ、ＩｎＡｓ１−ｘＳｂｘ ／ＩｎＡｓ１−ｙＰｙ、ＧａＡｓ／Ｇａ１−ｘＡｌｘＡｓ、Ｉｎ１−ｘＧａｘＳ
ｂ／Ｉｎ１−ｙＡｌｙＳｂ、およびＨｇ１−ｘＣｄｘＴｅ／Ｈｇ１−ｙＣｄｙＴ
ｅが含まれる。組成パラメータｘ、またはｘとｙの値は、適当に選ばなければな
らない。ゼロに等しいパラメータｙを有するこれらの第１番目の特殊な場合であ
る、ＩｎＳｂ／Ｉｎ１−ｘＡｌｘＳｂで、ＭＩＳＦＥＴは構成された。
【００４９】 次に、図１０を参照して、本発明のデプレッションモードＭＩＳＦＥＴが、一
般的に２００で示されている。そのデプレッションモードＭＩＳＦＥＴは、弱く
ドープされたｐ型ＩｎＳｂ基板（図示されない）を含み、その上に下記の厚さと
組成を有する５つの連続した層２０２、２０４、２０６、２０８および２１０が
成長される。すなわち、 第１の（ベース）層２０２、ｐ＋ＩｎＳｂ厚さ２μｍ、Ｂｅドーパント濃度３
×１０１８ｃｍ−３、 第２の（障壁）層２０４、ｐ ＋Ｉｎ０．８５Ａｌ０．１５Ｓｂ厚さ２０ｎｍ、
Ｂｅドーパント濃度３×１０１８ｃｍ−３、 第３の（真性）層２０６、πＩｎＳｂ厚さ０．５μｍ、Ｂｅドーパント濃度１
×１０１５ｃｍ−３、および 第４の（チャネル）層２０８、ｐＩｎＳｂ厚さ２０ｎｍ、Ｓｉドーパント濃度
３×１０１７ｃｍ−３、 第５の（ゲート絶縁）層２１０：ＳｉＯ２厚さ７０ｎｍ である。
【００５０】 ＭＩＳＦＥＴ２００は、ゲート絶縁層２１０近くの電荷キャリアの閉じ込めを
向上させるために、真性層２０６内に埋込みｐ型層２１１（鎖線で示される）を
任意に含むことができる。ＭＩＳＦＥＴ２００は、ｎ＋のソースおよびドレイン
領域２１２および２１４を含み、それぞれは厚さが約０．２μｍでＳｉドーパン
ト濃度が２×１０１８ｃｍ−３であり、チャネル層２０８に対して抽出コンタク
トを形成する。これらの領域が、チャネル層２０８を介して真性層２０６内でキ
ャリア抽出を実現する。ＭＩＳＦＥＴ２００は、連続したＣｒとＡｕの層（図示
されない）からなる、ソースコンタクト２１６、ゲートコンタクト２１８および
ドレインコンタクト２２０を有する。上に示した点を除けば、ＭＩＳＦＥＴ２０
０は、前に述べたエンハンスメントモードデバイスに似た寸法である。メサ長１
２μｍ、メサ（およびゲート）幅５０μｍおよびゲートコンタクト長公称０．７
μｍを有する。層２０２から２０８は、分子線エピタキシー（ＭＢＥ）で成長さ
せた。ソース領域２１２およびドレイン領域２１４は、チャネル層２０８の中心
領域をその上に成長しないようにマスクして、チャネル層２０８上にＭＢＥ成長
で作った。このマスクを取り除いた後で、ゲート絶縁層２１０および電極２１８
を堆積した。ソース領域２１２およびドレイン領域２１４は、その間にゲート凹
部２２２を画定し、そのゲート凹部２２２内に、ゲート絶縁層２１０およびゲー
トコンタクト２１８が、チャネル層２０８に支持されて位置付けられている。凹
部は、ゲート電極層２１８の高さよりも多少深くてもよい。ゲート凹部２２２が
従来技術のようにエッチングで作成された溝でなく、サイドを立ち上げる成長で
画定された凹部であること留意することが重要である。その結果、凹部２２２の
形成は、チャネル形状に影響を及ぼす深すぎる溝に関連した問題を含まない。
【００５１】 第５の層２１０は、３０ｎｍの陽極酸化膜の表面に堆積された、４０ｎｍのス
パッタＳｉＯ２からなる。ゲートコンタクト２１８は、チャネル層２０８のソー
ス領域２１２とドレイン領域２１４の間にある部分の大部分にわたって広がって
いる。エンハンスメントモードデバイスではソースとドレインの間に完成したチ
ャネルを形成することが必要とされるのに対して、ゲートコンタクト２１８は存
在するデバイスチャネルの変調／デプレッションに必要とされるだけであるから
、ゲートコンタクト２１８の広がりの程度は余り重要でない。
【００５２】 ＭＩＳＦＥＴ２００では、電子の利用可能な供給源を形成するためにチャネル
層２０８が使用される。一方で、この電子の供給源が、ゲート電極電位で電荷キ
ャリアを欠乏させることができるソース２１２からドレイン２１４までの伝導経
路を形成する。この経路は、チャネル層２０８または真性層２０６内に全部があ
ってもよいし、またはこれらの層の一方に一部がありまた他方に一部があっても
よい。ＭＩＳＦＥＴ２００の閾値電圧は、チャネル層２０８の単位面積当たりの
ドーピングで決定される。すなわち、その層の厚さとゲート電極電位による電荷
キャリアの欠乏可能度との積で決定される。この経路は、チャネル層２０８また
は真性層２０６内に全部があってもよいし、または、これらの層の一方に一部が
、他方に一部があってもよい。ＭＩＳＦＥＴ２００の閾値電圧は、チャネル層２
０８の単位面積当たりのドーピングで決定される。すなわち、その層の厚さと単
位体積当たりのドーピングの積で決定される。チャネル層２０８は、ゲート電圧
の無い状態で、ソースドレイン電圧で生成された電界の方向にほぼ沿って延びる
。この層は許容できないほどにＵ字形ではない。すなわち、この層内のどの凹部
も、または凸部も、限度において５０ｎｍより小さい。
【００５３】 ゲート絶縁酸化膜厚さがデバイス１００のそれに等しいと仮定して、デプレッ
ションモードＭＩＳＦＥＴ２００のモデル化された、すなわち理論的な、性能指
数を得た。これらの指数を次の表３に示す。
【００５４】
【表３】 次に図１１を参照して、次のような実際の、またはモデル化された様々なデバ
イス技術に関して、ゲート長（μｍ）の関数として電流利得遮断周波数ｆＴ（Ｇ
Ｈｚ）を示す。すなわち、理想的なＩｎＳｂ（ゲート長とキャリア速度だけから
計算された）、モデル化されたＩｎＳｂエンハンスメントモードおよびデプレッ
ションモードＭＩＳＦＥＴ、ＩｎＳｂエンハンスメントモードＭＩＳＦＥＴ１０
０、ＩｎＰおよびＧａＡｓをベースにしたＨＥＭＴ、およびシリコンＮＭＯＳで
ある。
【００５５】 ＭＩＳＦＥＴ１００のｆＴに関する表２の結果は、図１１の理想的な傾向線よ
りもほんの僅かに下にあり、オーバラップ容量による僅かな漸減を伴っており、
ＭＩＳＦＥＴ１００のようなエンハンスメントモードデバイスに見られる飽和作
用を受ける。これはＭＩＳＦＥＴ１００の入力容量が小さいことによる。
【００５６】 ＭＩＳＦＥＴ２００は、異なる形のチャネルをもつことができる。厚さ２０ｎ
ｍのチャネル層２０８は、ドーパント濃度が１×１０１５ｃｍ−３で厚さが２０
ｎｍのπＩｎＳｂ層で、ゲート酸化膜層２１０から分離されたＳｉドーパント濃
度２×１０１８ｃｍ−３厚さ３ｎｍのＩｎＳｂチャネル層と取り替えることがで
きる。これは、厚さを減少させ真性π層２０６の中に埋め込んだチャネル層と同
等であり、３０％の動作速度向上をもたらすと推定される。この場合に、ソース
領域２１２およびドレイン領域２１４は、真性層２０６と抽出コンタクトを形成
する。
【００５７】 次に図１２を参照して、排除と抽出によってキャリア濃度が低下した種類のＭ
ＩＳＦＥＴで、理論的に達成することができるベース電流／電圧ＩＢＶＢＳ特性
２５０を示す。ここで、ベース電流は、ベース層とソース領域の間を流れるもの
である。この電流は、ＭＩＳＦＥＴのソース、ゲートおよびドレインを相互にバ
イアスするためではない。そうではなくて、真性デバイス領域のキャリア濃度お
よび漏れ電流を減少させるためである。特性２５０は、現在達成可能なものより
もさらに低いショットキー／リードトラップ密度を含むデバイスに対応する。デ
バイスは、動作時に逆バイアスされるｐ＋ ｐ ＋πｎ＋ダイオード構造である。す
なわち、そのデバイスのベース層はそのソース領域に対して負にバイアスされる
。このバイアスのもとで、キャリアの抽出と排除が真性層で起り、抽出コンタク
トとして作用する関連したπｎ＋接合により、その真性層から電子（少数キャリ
ア）が取り去られる。
【００５８】 点２５２で、ＩＢＶＢＳ特性２５０の勾配はゼロになり、無限大の差動インピ
ーダンスを示す。この点で、「バックゲート」と呼ばれる、ベースバイアス電圧
ＶＢＳによるゲート閾値電圧の変化は最小になるので、この点はベースバイアス
の好ましい動作点である。
【００５９】 上で参照されたモデル化の結果は、ドリフト−拡散シミュレーションによって
得られ、約０．５μｍのゲート長では顕著になると思われる弾道効果を無視して
いる。この効果は、平均飽和速度を増加させ、したがって、より大きな性能向上
の可能性につながるｇｍおよびｆＴを大きくする。
【００６０】 本発明のトランジスタは、高速アナログデバイスの応用分野に潜在的に応用可
能である。半絶縁基板または仮想基板上に成長すると、マイクロ波集積回路で使
用できるだろう。ＩｎＳｂデバイスは、０．５Ｖよりも小さな低電圧で動作でき
るので、電池寿命を長くして、手持ち式の応用分野のために非常に有用な低電力
消費を特徴とする。また、ＩｎＳｂデバイスは高い電子移動度をもち、それによ
ってより高い最大の周波数を達成することを可能にし、あるいは、より丈夫な比
較的長いゲート長で必要とされる動作速度を実現する。また、本発明のトランジ
スタは、ディジタルデバイスとしても、特に複雑さの少ない回路で、使用するこ
とができる。潜在的にＰτ積が非常に小さいので、高速低電力の用途では非常に
魅力がある。ここで、Ｐはスイッチング動作で消費されるエネルギーであり、τ
はスイッチ時間である。
【００６１】 本発明は、高速で、低電力消費であり、ＩｎＳｂ／Ｉｎ１−ｘＡｌｘＳｂの固
有の高電子移動度および飽和速度を利用する、ＦＥＴを提供する。これらのＦＥ
Ｔは、高速低電力の性能を与え、キャリア排除と抽出の方法を組み込むことによ
り、ＩｎＳｂ／Ｉｎ１−ｘＡｌｘＳｂに通常関連したレベルよりも遥かに小さな
オフ状態漏れ電流を示す。ゲート長が０．７μｍの本発明のＭＩＳＦＥＴは、こ
のゲート長に関してこれまで報告された最も高いｆＴ値をもち、速度とオフ状態
漏れの両方のさらなる向上を得ることができるものと期待される。
【図面の簡単な説明】
【図１】 一定の縮尺で描かれていない従来技術ＭＩＳＦＥＴの模式的な断面図である。
【図２】 拡大して図１の従来技術ＭＩＳＦＥＴのゲートを示す図である。
【図３】 凹状でも凸状でもない層をもつ理想的な形で図示された、本発明のｎチャネル
エンハンスメントモードＭＩＳＦＥＴの模式的な断面図である（一定の縮尺で描
かれていない）。
【図４】 小程度のゲート領域凹面を示す、本発明のｎチャネルエンハンスメントモード
ＭＩＳＦＥＴの中心領域の模式的な断面図である。
【図５】 本発明の逆バイアスされたｐ＋ ｐ ＋πｎ＋ＭＩＳＦＥＴ構造のバンド構造図で
あり、図３の線Ｖ−Ｖの断面に対応する。
【図６】 図３のＭＩＳＦＥＴの出力特性を示す図である。
【図７】 図３のＭＩＳＦＥＴの伝達特性を示す図である。
【図８】 図３のＭＩＳＦＥＴおよび同様のモデル化されたデバイスについて、ゲート長
による電流利得遮断周波数の変化を示す図である。
【図９】 図３のＭＩＳＦＥＴについて、周波数による交流利得パラメータの変化を示す
図である。
【図１０】 本発明のｎチャネルデプレッションモードＭＩＳＦＥＴの模式的な断面図であ
る（一定の縮尺で描かれていない）。
【図１１】 様々なデバイス技術について、測定されたものとモデル化されたもの両方で、
ゲート長（μｍ）の関数として電流利得遮断周波数ｆＴ（ＧＨｚ）の変化を示す
図である。
【図１２】 キャリア濃度を排除と抽出で低減させた種類のＭＩＳＦＥＴについて、理論的
に達成できるベース電流／電圧特性を示す図である。
───────────────────────────────────────────────────── フロントページの続き (71)出願人 イギリス国 ＴＨＥ ＳＥＣＲＥＴＡＲＹ ＯＦ ＳＴ ＡＴＥ ＦＯＲ ＤＥＦＥＮＣＥ ＩＮ ＨＥＲ ＢＲＩＴＡＮＮＩＣ ＭＡＪＥＳ ＴＹ’Ｓ ＧＯＶＥＲＮＭＥＮＴ ＯＦ ＴＨＥ ＵＮＥＴＥＤ ＫＩＮＧＤＯＭ ＯＦ ＧＲＥＡＴ ＢＲＩＴＡＩＮ ＡＮ Ｄ ＮＯＲＴＨＥＲＮ ＩＲＥＬＡＮＤ イギリス国 ハンプシャー ジーユー14 ０エルエックス ファーンボロー アイヴ ェリー ロード（番地なし） ディフェン ス エヴァリュエイション アンド リサ ーチ エージェンシー (72)発明者 アシユレイ，テイモシー イギリス国、ウスターシヤー・ダブリユ・ アール・14・３・ピー・エス、モールバー ン、セント・アンドリユーズ・ロード、デ イ・イー・アール・エイ・モールバーン （番地なし) (72)発明者 デイーン，アンソニー・ブライアン イギリス国、ウスターシヤー・ダブリユ・ アール・14・３・ピー・エス、モールバー ン、セント・アンドリユーズ・ロード、デ イ・イー・アール・エイ・モールバーン （番地なし) (72)発明者 エリオツト，チヤールズ・トーマス イギリス国、ウスターシヤー・ダブリユ・ アール・14・３・ピー・エス、モールバー ン、セント・アンドリユーズ・ロード、デ イ・イー・アール・エイ・モールバーン （番地なし) (72)発明者 フイリツプス，テイモシー・ジヨナサン イギリス国、ウスターシヤー・ダブリユ・ アール・14・３・ピー・エス、モールバー ン、セント・アンドリユーズ・ロード、デ イ・イー・アール・エイ・モールバーン （番地なし) Ｆターム(参考） 5F040 DA01 DA02 DC03 EA04 EA05 EC20 EM01 EM02 FC00 FC01 FC05

Claims (21)

    【特許請求の範囲】
  1. 【請求項１】 電界効果トランジスタ（ＦＥＴ）の動作温度でバイアスされ
    ていない時に真性導電率を有する領域（１０６）と、真性領域（１０６）中の電
    荷キャリア濃度への真性の寄与を弱めるためのバイアス手段とを含む種類の電界
    効果トランジスタ（ＦＥＴ）であって、ＦＥＴ（１００）が、また、高い値の電
    流利得遮断周波数を得ることができるのに適当なように、チャネルの直線性から
    の介在するずれが限度において５０ｎｍよりも大きくない、ソース領域（１１０
    ）とドレイン領域（１１２）の間に延びるチャネルを画定するための手段を含む
    ことを特徴とする電界効果トランジスタ。
  2. 【請求項２】 チャネルの直線性からのずれが、限度において５ｎｍより大
    きくないことを特徴とする請求項１に記載のＦＥＴ。
  3. 【請求項３】 エンハンスメントモードＭＩＳＦＥＴ（１００）であること
    を特徴とする請求項１または２に記載のＦＥＴ。
  4. 【請求項４】 高濃度ｎ型であるソースおよびドレイン領域（１１０、１１
    ２）を組み込んでいることを特徴とする請求項１、２または３に記載のＦＥＴ。
  5. 【請求項５】 真性領域（１０６）がｐ型であり、ソースおよびドレイン領
    域（１１０、１１２）との組合せで抽出コンタクト手段を形成することを特徴と
    する請求項１から４のいずれか一項に記載のＦＥＴ。
  6. 【請求項６】 真性領域（１０６）が、それ自体がベース領域（１０２）と
    の界面を有する障壁領域（１０４）との界面を有し、真性、障壁およびベースの
    領域（１０６、１０４、１０２）が同じ導電型であり、障壁領域（１０４）が真
    性およびベースの領域（１０６、１０２）よりも比較的広いバンドギャップをも
    ち、かつ真性領域（１０６）に対する排除コンタクトを提供することを特徴とす
    る請求項１から５のいずれか一項に記載のＦＥＴ。
  7. 【請求項７】 動作時にエンハンスメントチャネルをソースとドレイン領域
    （１１０、１１２）の間に画定するように、ソースとドレイン領域（１１０、１
    １２）の間の真性領域（１０６）の部分から絶縁され、かつ少なくともその部分
    にわたって延びる、ゲートコンタクト（１１６）を含むことを特徴とする請求項
    ６に記載のＦＥＴ。
  8. 【請求項８】 ａ）ベース領域（１０２）が、ｐ＋ＩｎＳｂであり、かつ少
    なくとも５×１０１７ｃｍ−３のアクセプタ濃度を有し、 ｂ）障壁領域（１０４）が、０．０５から０．２５の範囲のｘをもつｐ ＋Ｉｎ １−ｘ ＡｌｘＳｂであり、かつ少なくとも５×１０１７ｃｍ−３のアクセプタ濃
    度を有し、 ｃ）真性領域（１０６）が、５×１０１７ｃｍ−３より少ないアクセプタ濃度
    、好ましくは１×１０１５ｃｍ−３から５×１０１６ｃｍ−３の範囲のアクセプ
    タ濃度をもつπＩｎＳｂであり、 ｄ）ソースおよびドレイン領域（１１０、１１２）が、少なくとも５×１０１ ７ ｃｍ−３のドーパント濃度をもつｎ＋ＩｎＳｂであることを特徴とする請求項
    ６または７に記載のＦＥＴ。
  9. 【請求項９】 ベース、障壁および真性領域（１０２、１０４、１０６）が
    、層構造中に連続して配置され、真性領域（１０６）が、ゲート絶縁層（１０８
    ）およびゲートコンタクト（１１６）を支持するほぼ平坦な表面部分を有するこ
    とを特徴とする請求項５、６、７または８に記載のＦＥＴ。
  10. 【請求項１０】 結合されたチャネル領域（２０８）を有するデプレッショ
    ンモードＭＩＳＦＥＴ（２００）であることを特徴とする請求項１または２に記
    載のＦＥＴ。
  11. 【請求項１１】 真性領域（２０６）かチャネル領域（２０８）のいずれか
    の上に形成された高濃度にドープされたアウトグロースであるソースおよびドレ
    イン領域（２１２、２１４）を組み込み、アウトグロースがゲートコンタクト（
    ２１８）を収容するゲート凹部（２２２）をその間に画定することを特徴とする
    請求項１０に記載のＦＥＴ。
  12. 【請求項１２】 真性領域（２０６）がｐ型であり、それ自体かチャネル領
    域（２０８）のいずれかが、ソースおよびドレイン領域（２１２、２１４）と抽
    出コンタクト手段を形成することを特徴とする請求項１０または１１に記載のＦ
    ＥＴ。
  13. 【請求項１３】 真性領域（２０６）が、それ自体がベース領域（１０２）
    との界面を有する障壁領域（２０４）との界面を有し、真性、障壁およびベース
    領域（２０６、２０４、２０２）が同じ導電型であり、障壁領域（２０４）が真
    性およびベース領域（２０６、２０２）よりも比較的広いバンドギャップをもち
    、かつ真性領域（２０６）に対する排除コンタクトを提供することを特徴とする
    請求項１０、１１または１２に記載のＦＥＴ。
  14. 【請求項１４】 ａ）ベース領域（１０２）が、ｐ＋ＩｎＳｂであり、かつ
    少なくとも５×１０１７ｃｍ−３のアクセプタ濃度を有し、 ｂ）障壁領域（１０４）が、０．０５から０．２５の範囲のｘをもつｐ ＋Ｉｎ １−ｘ ＡｌｘＳｂであり、かつ少なくとも５×１０１７ｃｍ−３のアクセプタ濃
    度を有し、 ｃ）真性領域（１０６）が、５×１０１７ｃｍ−３より小さなアクセプタ濃度
    、好ましくは１×１０１５ｃｍ−３から５×１０１６ｃｍ−３の範囲のアクセプ
    タ濃度を含むπＩｎＳｂであり、 ｄ）ソースおよびドレイン領域（１１０、１１２）が、少なくとも５×１０１ ７ ｃｍ−３のドナー濃度をもつｎ＋ＩｎＳｂであることを特徴とする請求項１３
    に記載のＦＥＴ。
  15. 【請求項１５】 真性領域（２０６）が、チャネル領域（２０８）を支持し
    、ベース、障壁、真性およびチャネル領域（２０２、２０４、２０６、２０８）
    が層構造中に連続して配置され、ソースおよびドレイン領域（２１２、２１４）
    がチャネル領域（２０８）上で成長され、チャネル領域（２０８）が、ゲート絶
    縁層（２１０）およびゲートコンタクト（２１８）を支持するほぼ平坦な表面部
    分を有することを特徴とする請求項１３または１４に記載のＦＥＴ。
  16. 【請求項１６】 ソースおよびドレイン領域（２１２、２１４）が、その間
    にゲート凹部（２２２）を画定し、チャネル領域（２０８）が、ゲート絶縁層（
    ２０８）およびゲートコンタクト（２１０）を支持する凹部（２２２）の端部に
    表面部分を有することを特徴とする請求項１５に記載のＦＥＴ。
  17. 【請求項１７】 チャネル領域が、真性領域の部分の間にあり、真性領域が
    、ソースおよびドレイン領域（２１２、２１４）との組合せで抽出コンタクト手
    段を形成することを特徴とする請求項１０、１１または１２に記載のＦＥＴ。
  18. 【請求項１８】 ベース、障壁および真性領域（２０２、２０４、２０６）
    が層構造中に連続して配置され、真性領域（２０６）がチャネル領域（２０８）
    を含み、ソースおよびドレイン領域（２１２、２１４）が真性領域（２０６）で
    支持され、その間にゲート凹部（２２２）を画定し、真性領域（２０６）が、ゲ
    ート絶縁層（２０８）およびゲートコンタクト（２１０）を支持する凹部（２２
    ２）の端部に表面部分を有することを特徴とする請求項１７に記載のＦＥＴ。
  19. 【請求項１９】 真性領域（１０６、２０６）中の電荷キャリア濃度への真
    性の寄与を弱めるためのバイアス手段が、基板バイアス電圧変化によるゲート閾
    値電圧の変化が最小となる無限大の差動インピーダンスの点で、ＦＥＴ（１００
    、２００）をバイアスするように構成されることを特徴とする請求項１から１８
    のいずれか一項に記載のＦＥＴ。
  20. 【請求項２０】 真性領域（１０６）中の電荷キャリア濃度への真性の寄与
    を弱めるためのバイアス手段を含む種類のＦＥＴを作成する方法であって、高い
    値の電流利得遮断周波数を得ることができるのに適当なように、チャネルの直線
    性からの介在するずれが限度において５０ｎｍより大きくないように、ソース領
    域（１１０）とドレイン領域（１１２）の間に延びるチャネルを画定することを
    含むことを特徴とする方法。
  21. 【請求項２１】 チャネルの直線性からのずれが、限度において５ｎｍより
    大きくないことを特徴とする請求項２０に記載のＦＥＴを作成する方法。
JP2000523711A 1997-11-28 1998-06-10 電界効果トランジスタ Pending JP2001525615A (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
GB9725189.6 1997-11-28
GB9725189A GB2331841A (en) 1997-11-28 1997-11-28 Field effect transistor
PCT/GB1998/001695 WO1999028975A1 (en) 1997-11-28 1998-06-10 Field effect transistor

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2009097671A Division JP2009194392A (ja) 1997-11-28 2009-04-14 電界効果トランジスタ

Publications (1)

Publication Number Publication Date
JP2001525615A true JP2001525615A (ja) 2001-12-11

Family

ID=10822789

Family Applications (3)

Application Number Title Priority Date Filing Date
JP2000523711A Pending JP2001525615A (ja) 1997-11-28 1998-06-10 電界効果トランジスタ
JP2009097671A Pending JP2009194392A (ja) 1997-11-28 2009-04-14 電界効果トランジスタ
JP2010269978A Expired - Lifetime JP5325198B2 (ja) 1997-11-28 2010-12-03 電界効果トランジスタ

Family Applications After (2)

Application Number Title Priority Date Filing Date
JP2009097671A Pending JP2009194392A (ja) 1997-11-28 2009-04-14 電界効果トランジスタ
JP2010269978A Expired - Lifetime JP5325198B2 (ja) 1997-11-28 2010-12-03 電界効果トランジスタ

Country Status (8)

Country Link
US (1) US6624451B2 (ja)
EP (1) EP1034568B1 (ja)
JP (3) JP2001525615A (ja)
KR (1) KR100542963B1 (ja)
CN (1) CN1284204A (ja)
CA (1) CA2311778C (ja)
GB (2) GB2331841A (ja)
WO (1) WO1999028975A1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011166138A (ja) * 2010-02-10 2011-08-25 Taiwan Semiconductor Manufacturing Co Ltd 状態密度が設計された電界効果トランジスタ

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2362506A (en) * 2000-05-19 2001-11-21 Secr Defence Field effect transistor with an InSb quantum well and minority carrier extraction
US7226843B2 (en) * 2002-09-30 2007-06-05 Intel Corporation Indium-boron dual halo MOSFET
CN100403549C (zh) * 2002-12-19 2008-07-16 松下电器产业株式会社 半导体器件及保持电路
US7288821B2 (en) * 2005-04-08 2007-10-30 International Business Machines Corporation Structure and method of three dimensional hybrid orientation technology
JP2007115971A (ja) * 2005-10-21 2007-05-10 Fujitsu Ltd 半導体装置とその製造方法
DE102006030631B4 (de) 2006-07-03 2011-01-05 Infineon Technologies Austria Ag Halbleiterbauelementanordnung mit einem Leistungsbauelement und einem Logikbauelement
KR100847827B1 (ko) * 2006-12-29 2008-07-23 동부일렉트로닉스 주식회사 고전압 트랜지스터의 제조 방법
US8017915B2 (en) 2008-03-14 2011-09-13 Reflexion Medical, Inc. Method and apparatus for emission guided radiation therapy
WO2013035843A1 (ja) * 2011-09-08 2013-03-14 株式会社タムラ製作所 Ｇａ2Ｏ3系半導体素子
US8803242B2 (en) * 2011-09-19 2014-08-12 Eta Semiconductor Inc. High mobility enhancement mode FET
US8891573B2 (en) 2012-05-14 2014-11-18 Arizona Board Of Regents 6.1 angstrom III-V and II-VI semiconductor platform
US10821434B2 (en) * 2014-11-18 2020-11-03 Avidien Technologies, Inc. Multichannel air displacement pipettor
EP3988017A1 (en) 2016-11-15 2022-04-27 RefleXion Medical, Inc. System for emission-guided high-energy photon delivery
WO2018183748A1 (en) 2017-03-30 2018-10-04 Reflexion Medical, Inc. Radiation therapy systems and methods with tumor tracking
CN111050849B (zh) 2017-07-11 2022-04-08 反射医疗公司 用于pet检测器余辉管理的方法
CN117085263A (zh) 2017-08-09 2023-11-21 反射医疗公司 用于发射引导放射治疗中的故障检测的系统和方法
US11369806B2 (en) 2017-11-14 2022-06-28 Reflexion Medical, Inc. Systems and methods for patient monitoring for radiotherapy
US11239802B2 (en) * 2019-10-02 2022-02-01 Wolfspeed, Inc. Radio frequency transistor amplifiers having engineered instrinsic capacitances for improved performance
US11798983B2 (en) 2021-07-19 2023-10-24 United Semiconductor Japan Co., Ltd. Semiconductor device with deeply depleted channel and manufacturing method thereof

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4080721A (en) * 1975-06-30 1978-03-28 International Business Machines Corporation Fabrication of semiconductor device
DE3018988A1 (de) * 1980-05-17 1981-11-26 Deutsche Itt Industries Gmbh, 7800 Freiburg Isolierschicht-feldeffekttransistor
JPS5710269A (en) * 1980-12-22 1982-01-19 Itt Insulated gate type field effect transistor
US4452646A (en) * 1981-09-28 1984-06-05 Mcdonnell Douglas Corporation Method of making planar III-V compound device by ion implantation
JP2515751B2 (ja) * 1986-08-13 1996-07-10 株式会社日立製作所 超伝導トランジスタ
EP0401356A1 (en) * 1988-12-09 1990-12-12 Hughes Aircraft Company Ultrathin submicron mosfet with intrinsic channel
US4927782A (en) * 1989-06-27 1990-05-22 The United States Of America As Represented By The Secretary Of The Navy Method of making self-aligned GaAs/AlGaAs FET's
GB9100351D0 (en) * 1991-01-08 1991-02-20 Secr Defence Semiconductor heterostructure device
US5329137A (en) * 1991-07-17 1994-07-12 The United States Of America As Represented By The Secretary Of The Air Force Integrated total internal reflection optical switch utilizing charge storage in a quantum well
TW215967B (en) * 1992-01-17 1993-11-11 Seiko Electron Co Ltd MOS Poly-Si thin film transistor with a flattened channel interface and method of producing same
JPH06267991A (ja) * 1993-03-12 1994-09-22 Hitachi Ltd 半導体装置およびその製造方法
KR970000538B1 (ko) * 1993-04-27 1997-01-13 엘지전자 주식회사 게이트 리세스 구조를 갖는 전계효과트랜지스터의 제조방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011166138A (ja) * 2010-02-10 2011-08-25 Taiwan Semiconductor Manufacturing Co Ltd 状態密度が設計された電界効果トランジスタ

Also Published As

Publication number Publication date
CA2311778A1 (en) 1999-06-10
GB9725189D0 (en) 1998-01-28
KR20010032538A (ko) 2001-04-25
GB2331841A (en) 1999-06-02
WO1999028975A1 (en) 1999-06-10
GB2346481B (en) 2002-11-20
EP1034568A1 (en) 2000-09-13
GB2346481A (en) 2000-08-09
GB2331841A9 (en)
CA2311778C (en) 2006-05-30
US20020014633A1 (en) 2002-02-07
US6624451B2 (en) 2003-09-23
GB0011379D0 (en) 2000-06-28
CN1284204A (zh) 2001-02-14
JP2011049599A (ja) 2011-03-10
KR100542963B1 (ko) 2006-01-20
JP5325198B2 (ja) 2013-10-23
JP2009194392A (ja) 2009-08-27
EP1034568B1 (en) 2013-03-13

Similar Documents

Publication Publication Date Title
JP5325198B2 (ja) 電界効果トランジスタ
US7211845B1 (en) Multiple doped channel in a multiple doped gate junction field effect transistor
US6617643B1 (en) Low power tunneling metal-oxide-semiconductor (MOS) device
JP6671371B2 (ja) トンネル電界効果トランジスタ及びその製造方法
US7839209B2 (en) Tunnel field effect transistor
Luong et al. Complementary strained Si GAA nanowire TFET inverter with suppressed ambipolarity
US20080303095A1 (en) Varying mugfet width to adjust device characteristics
US20080157117A1 (en) Insulated gate bipolar transistor with enhanced conductivity modulation
Passlack et al. Implant-free high-mobility flatband MOSFET: Principles of operation
KR101576267B1 (ko) 순방향 터널링에 의한 저전력 터널링 전계효과 트랜지스터
US10680088B2 (en) Tunnel field effect transistor having anisotropic effective mass channel
Saxena et al. SOI Schottky barrier nanowire MOSFET with reduced ambipolarity and enhanced electrostatic integrity
Das et al. Performance investigation of a vertical TFET with inverted-T channel for improved DC and analog/radio-frequency parameters
Khorramrouz et al. Analysis and study of geometrical variability on the performance of junctionless tunneling field effect transistors: Advantage or deficiency?
KR102273935B1 (ko) 음성 트랜스 컨덕턴스 기반의 터널링 트랜지스터
US4965645A (en) Saturable charge FET
JPH08255898A (ja) 半導体装置
US11393923B2 (en) Drain extended tunnel field effect transistor
Hu et al. Field-Effect Transistors 5: Vertical Ga 2 O 3 Fin-Channel Field-Effect Transistors and Trench Schottky Barrier Diodes
JPH0131314B2 (ja)
JPS59105365A (ja) ヘテロ接合を用いる反転モ−ド電界効果型トランジスタ−
Lin et al. P-type enhancement-mode SiGe doped-channel field-effect transistor
Chang et al. Characterization of in-plane gate transistors with different geometries
JPS6159877A (ja) 半導体集積回路
US20040094775A1 (en) Complementary couple-carry field transistor and the system formed on a substrate

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20050120

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20061228

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20081014

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20081125

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20081202

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20090414

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20090616