JP2009194392A - 電界効果トランジスタ - Google Patents
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Abstract
【解決手段】電界効果トランジスタ(FET)は、ベースバイアスを使用して伝導への真性の寄与を低減させ漏れ電流を減少させる種類のものであり、連続した4層102から108を含む。すなわち、p+InSbベース層102、p +InAlSb障壁層104、π真性層106および絶縁SiO2層108である。p+のソースおよびドレイン層110、112が、真性層106にイオン注入される。FETは、エンハンスメントモードMISFET100であり、バイアスによって真性層106にFETチャネルが形成される。絶縁層108の表面はほぼ平坦であり、ゲートコンタクト116を支持する。これによって、ゲート溝の侵入によって引き起こされるチャネルの直線性からのずれをなくし、または減少させ、高い値の電流利得遮断周波数を得ることができるようにする。
【選択図】図3
Description
ベース領域は、少なくとも5×1017cm−3のアクセプタを含むp+InSbであってもよく、
障壁領域は、0.05から0.25の範囲のxを有するp +In1−xAlxSbであり、少なくとも5×1017cm−3のアクセプタを有してもよく、
真性領域は、5×1017cm−3より小さなアクセプタ、好ましくは1×1015cm−3から5×1016cm−3の範囲のアクセプタを含むπInSbであり、
ソースおよびドレイン領域は、少なくとも5×1017cm−3のドナーを含むn+InSbである。
第1の(ベース)層102、p+InSb厚さ2μm、Beドーパント濃度3×1018cm−3、
第2の(障壁)層104、p +In0.85Al0.15Sb厚さ20nm、Beドーパント濃度3×1018cm−3、
第3の(真性)層106、πInSb厚さ0.5μm、Beドーパント濃度1×1015cm−3、および
第4の(絶縁)層108、SiO2厚さ70nm、
である。
ベース領域、少なくとも5×1017cm−3のアクセプタ濃度を有するp+InSb、
障壁領域、0.05から0.25の範囲のxを有するp +In1−xAlxSbであり、少なくとも5×1017cm−3のアクセプタ濃度を有する、および
真性領域、5×1017cm−3よりも小さなアクセプタ濃度、好ましくは1×1015cm−3から5×1016cm−3の範囲のアクセプタ濃度をもつπInSbである。
第1の(ベース)層202、p+InSb厚さ2μm、Beドーパント濃度3×1018cm−3、
第2の(障壁)層204、p +In0.85Al0.15Sb厚さ20nm、Beドーパント濃度3×1018cm−3、
第3の(真性)層206、πInSb厚さ0.5μm、Beドーパント濃度1×1015cm−3、および
第4の(チャネル)層208、pInSb厚さ20nm、Siドーパント濃度3×1017cm−3、
第5の(ゲート絶縁)層210:SiO2厚さ70nm
である。
Claims (21)
- 電界効果トランジスタ(FET)の動作温度でバイアスされていない時に真性導電率を有する領域(106)と、真性領域(106)中の電荷キャリア濃度への真性の寄与を弱めるためのバイアス手段とを含む種類の電界効果トランジスタ(FET)であって、FET(100)が、また、高い値の電流利得遮断周波数を得ることができるのに適当なように、チャネルの直線性からの介在するずれが限度において50nmよりも大きくない、ソース領域(110)とドレイン領域(112)の間に延びるチャネルを画定するための手段を含むことを特徴とする電界効果トランジスタ。
- チャネルの直線性からのずれが、限度において5nmより大きくないことを特徴とする請求項1に記載のFET。
- エンハンスメントモードMISFET(100)であることを特徴とする請求項1または2に記載のFET。
- 高濃度n型であるソースおよびドレイン領域(110、112)を組み込んでいることを特徴とする請求項1、2または3に記載のFET。
- 真性領域(106)がp型であり、ソースおよびドレイン領域(110、112)との組合せで抽出コンタクト手段を形成することを特徴とする請求項1から4のいずれか一項に記載のFET。
- 真性領域(106)が、それ自体がベース領域(102)との界面を有する障壁領域(104)との界面を有し、真性、障壁およびベースの領域(106、104、102)が同じ導電型であり、障壁領域(104)が真性およびベースの領域(106、102)よりも比較的広いバンドギャップをもち、かつ真性領域(106)に対する排除コンタクトを提供することを特徴とする請求項1から5のいずれか一項に記載のFET。
- 動作時にエンハンスメントチャネルをソースとドレイン領域(110、112)の間に画定するように、ソースとドレイン領域(110、112)の間の真性領域(106)の部分から絶縁され、かつ少なくともその部分にわたって延びる、ゲートコンタクト(116)を含むことを特徴とする請求項6に記載のFET。
- a)ベース領域(102)が、p+InSbであり、かつ少なくとも5×1017cm−3のアクセプタ濃度を有し、
b)障壁領域(104)が、0.05から0.25の範囲のxをもつp +In1−xAlxSbであり、かつ少なくとも5×1017cm−3のアクセプタ濃度を有し、
c)真性領域(106)が、5×1017cm−3より少ないアクセプタ濃度、好ましくは1×1015cm−3から5×1016cm−3の範囲のアクセプタ濃度をもつπInSbであり、
d)ソースおよびドレイン領域(110、112)が、少なくとも5×1017cm−3のドーパント濃度をもつn+InSbであることを特徴とする請求項6または7に記載のFET。 - ベース、障壁および真性領域(102、104、106)が、層構造中に連続して配置され、真性領域(106)が、ゲート絶縁層(108)およびゲートコンタクト(116)を支持するほぼ平坦な表面部分を有することを特徴とする請求項5、6、7または8に記載のFET。
- 結合されたチャネル領域(208)を有するデプレッションモードMISFET(200)であることを特徴とする請求項1または2に記載のFET。
- 真性領域(206)かチャネル領域(208)のいずれかの上に形成された高濃度にドープされたアウトグロースであるソースおよびドレイン領域(212、214)を組み込み、アウトグロースがゲートコンタクト(218)を収容するゲート凹部(222)をその間に画定することを特徴とする請求項10に記載のFET。
- 真性領域(206)がp型であり、それ自体かチャネル領域(208)のいずれかが、ソースおよびドレイン領域(212、214)と抽出コンタクト手段を形成することを特徴とする請求項10または11に記載のFET。
- 真性領域(206)が、それ自体がベース領域(102)との界面を有する障壁領域(204)との界面を有し、真性、障壁およびベース領域(206、204、202)が同じ導電型であり、障壁領域(204)が真性およびベース領域(206、202)よりも比較的広いバンドギャップをもち、かつ真性領域(206)に対する排除コンタクトを提供することを特徴とする請求項10、11または12に記載のFET。
- a)ベース領域(102)が、p+InSbであり、かつ少なくとも5×1017cm−3のアクセプタ濃度を有し、
b)障壁領域(104)が、0.05から0.25の範囲のxをもつp +In1−xAlxSbであり、かつ少なくとも5×1017cm−3のアクセプタ濃度を有し、
c)真性領域(106)が、5×1017cm−3より小さなアクセプタ濃度、好ましくは1×1015cm−3から5×1016cm−3の範囲のアクセプタ濃度を含むπInSbであり、
d)ソースおよびドレイン領域(110、112)が、少なくとも5×1017cm−3のドナー濃度をもつn+InSbであることを特徴とする請求項13に記載のFET。 - 真性領域(206)が、チャネル領域(208)を支持し、ベース、障壁、真性およびチャネル領域(202、204、206、208)が層構造中に連続して配置され、ソースおよびドレイン領域(212、214)がチャネル領域(208)上で成長され、チャネル領域(208)が、ゲート絶縁層(210)およびゲートコンタクト(218)を支持するほぼ平坦な表面部分を有することを特徴とする請求項13または14に記載のFET。
- ソースおよびドレイン領域(212、214)が、その間にゲート凹部(222)を画定し、チャネル領域(208)が、ゲート絶縁層(208)およびゲートコンタクト(210)を支持する凹部(222)の端部に表面部分を有することを特徴とする請求項15に記載のFET。
- チャネル領域が、真性領域の部分の間にあり、真性領域が、ソースおよびドレイン領域(212、214)との組合せで抽出コンタクト手段を形成することを特徴とする請求項10、11または12に記載のFET。
- ベース、障壁および真性領域(202、204、206)が層構造中に連続して配置され、真性領域(206)がチャネル領域(208)を含み、ソースおよびドレイン領域(212、214)が真性領域(206)で支持され、その間にゲート凹部(222)を画定し、真性領域(206)が、ゲート絶縁層(208)およびゲートコンタクト(210)を支持する凹部(222)の端部に表面部分を有することを特徴とする請求項17に記載のFET。
- 真性領域(106、206)中の電荷キャリア濃度への真性の寄与を弱めるためのバイアス手段が、基板バイアス電圧変化によるゲート閾値電圧の変化が最小となる無限大の差動インピーダンスの点で、FET(100、200)をバイアスするように構成されることを特徴とする請求項1から18のいずれか一項に記載のFET。
- 真性領域(106)中の電荷キャリア濃度への真性の寄与を弱めるためのバイアス手段を含む種類のFETを作成する方法であって、高い値の電流利得遮断周波数を得ることができるのに適当なように、チャネルの直線性からの介在するずれが限度において50nmより大きくないように、ソース領域(110)とドレイン領域(112)の間に延びるチャネルを画定することを含むことを特徴とする方法。
- チャネルの直線性からのずれが、限度において5nmより大きくないことを特徴とする請求項20に記載のFETを作成する方法。
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