JPH06506563A - 半導体素子 - Google Patents
半導体素子Info
- Publication number
- JPH06506563A JPH06506563A JP4501457A JP50145792A JPH06506563A JP H06506563 A JPH06506563 A JP H06506563A JP 4501457 A JP4501457 A JP 4501457A JP 50145792 A JP50145792 A JP 50145792A JP H06506563 A JPH06506563 A JP H06506563A
- Authority
- JP
- Japan
- Prior art keywords
- region
- regions
- atoms
- layer
- concentration
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims description 45
- 239000000969 carrier Substances 0.000 claims description 27
- 239000002019 doping agent Substances 0.000 claims description 22
- WPYVAWXEWQSOGY-UHFFFAOYSA-N indium antimonide Chemical compound [Sb]#[In] WPYVAWXEWQSOGY-UHFFFAOYSA-N 0.000 claims description 22
- 230000004888 barrier function Effects 0.000 claims description 17
- 239000000203 mixture Substances 0.000 claims description 12
- 230000007717 exclusion Effects 0.000 claims description 11
- 239000000758 substrate Substances 0.000 claims description 10
- 230000005669 field effect Effects 0.000 claims description 8
- 230000000694 effects Effects 0.000 claims description 6
- 230000015572 biosynthetic process Effects 0.000 claims description 5
- 230000005641 tunneling Effects 0.000 claims description 5
- 238000005381 potential energy Methods 0.000 claims description 3
- 239000000463 material Substances 0.000 description 31
- 125000004429 atom Chemical group 0.000 description 17
- 238000000605 extraction Methods 0.000 description 11
- 230000007423 decrease Effects 0.000 description 8
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical group [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- 230000008901 benefit Effects 0.000 description 5
- 229910052710 silicon Inorganic materials 0.000 description 5
- 239000010703 silicon Substances 0.000 description 5
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 4
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 4
- 230000008859 change Effects 0.000 description 4
- 230000005284 excitation Effects 0.000 description 4
- 238000005036 potential barrier Methods 0.000 description 4
- 238000009792 diffusion process Methods 0.000 description 3
- 238000006073 displacement reaction Methods 0.000 description 3
- 230000005684 electric field Effects 0.000 description 3
- 238000005530 etching Methods 0.000 description 3
- 239000012535 impurity Substances 0.000 description 3
- 239000012212 insulator Substances 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 230000037230 mobility Effects 0.000 description 3
- 230000009467 reduction Effects 0.000 description 3
- 229910000673 Indium arsenide Inorganic materials 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 229910052790 beryllium Inorganic materials 0.000 description 2
- ATBAMAFKBVZNFJ-UHFFFAOYSA-N beryllium atom Chemical compound [Be] ATBAMAFKBVZNFJ-UHFFFAOYSA-N 0.000 description 2
- 239000013078 crystal Substances 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- RPQDHPTXJYYUPQ-UHFFFAOYSA-N indium arsenide Chemical compound [In]#[As] RPQDHPTXJYYUPQ-UHFFFAOYSA-N 0.000 description 2
- 230000007246 mechanism Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000007935 neutral effect Effects 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- VHYFNPMBLIVWCW-UHFFFAOYSA-N 4-Dimethylaminopyridine Chemical compound CN(C)C1=CC=NC=C1 VHYFNPMBLIVWCW-UHFFFAOYSA-N 0.000 description 1
- 241000238413 Octopus Species 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 238000005452 bending Methods 0.000 description 1
- 210000000988 bone and bone Anatomy 0.000 description 1
- 229910052793 cadmium Inorganic materials 0.000 description 1
- BDOSMKKIYDKNTQ-UHFFFAOYSA-N cadmium atom Chemical compound [Cd] BDOSMKKIYDKNTQ-UHFFFAOYSA-N 0.000 description 1
- 230000003749 cleanliness Effects 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 230000014509 gene expression Effects 0.000 description 1
- -1 indium aluminum antimony Chemical compound 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 229940029329 intrinsic factor Drugs 0.000 description 1
- 238000005304 joining Methods 0.000 description 1
- 238000003754 machining Methods 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 229920006395 saturated elastomer Polymers 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 125000004434 sulfur atom Chemical group 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66522—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with an active layer made of a group 13/15 material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1025—Channel region of field-effect devices
- H01L29/1029—Channel region of field-effect devices of field-effect transistors
- H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1025—Channel region of field-effect devices
- H01L29/1029—Channel region of field-effect devices of field-effect transistors
- H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
- H01L29/1037—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure and non-planar channel
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/107—Substrate region of field-effect devices
- H01L29/1075—Substrate region of field-effect devices of field-effect transistors
- H01L29/1079—Substrate region of field-effect devices of field-effect transistors with insulated gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/107—Substrate region of field-effect devices
- H01L29/1075—Substrate region of field-effect devices of field-effect transistors
- H01L29/1079—Substrate region of field-effect devices of field-effect transistors with insulated gate
- H01L29/1087—Substrate region of field-effect devices of field-effect transistors with insulated gate characterised by the contact structure of the substrate region, e.g. for controlling or preventing bipolar effect
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
- H01L29/201—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds including two or more compounds, e.g. alloys
- H01L29/205—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds including two or more compounds, e.g. alloys in different semiconductor regions, e.g. heterojunctions
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/73—Bipolar junction transistors
- H01L29/737—Hetero-junction transistors
- H01L29/7371—Vertical transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/861—Diodes
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Bipolar Transistors (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。
Description
【発明の詳細な説明】
半導体素子
本発明は半導体素子に関する。特に本発明は、限定的ではないが、微小ギャップ
半導体材料(narrow bandgap semiconductor m
aterials)のへテロ構造体である素子に関する。
InSbのような微小ギャップ半導体は、電子有効質量が極めて小さい、電子移
動度が極めて高い、飽和速度が高いといった有利な特性を有する。かがる特性は
、高速素子に使用し得る可能性として極めて重要である。しがしながら残念なこ
とに、ががる材料の欠点を克服するのは困難であることが認められている。微小
ギャップ半導体材料のへテロ構造体である従来の3端子能動素子が、T 0ha
shiらによってJ Vac Sci Technol B4 622(198
’6)に記載されている。これは薄層空乏モード電界効果トランジスタ(FET
)素子であって、GaAs基板上のI nSbフィルムからなる。しがしながら
、0hashiらの素子は残念なことに性能が悪く、特に漏れ電流が大きい、ま
たこの素子は、僅が7dBのダイナミックレンジしかもたず、従ってON状態の
電流はOFF状態の約2倍(5””)でしがない、このことは、微小ギャップ半
導体の有利な特性を活用することの難しさを例証するものである。
欧州特許出願第8530405.1−2203号(同公開第016730ら号)
は、半導体材料のへテロ構造体として形成された、2つ以上の端子を有するホト
ダイオードを開示している。を界効果トランジスタまたはバイポーラトランジス
タについての開示はない。
本発明の目的は、別の形態の半導体素子を提供することである。
本発明は、それぞれ電流入力、電流制御及び電流出力のために直列に接続されて
おり且つ各々が個々のバイアス手段によってバイアスされるように構成されてい
る第1、第2及び第3の半導体領域を有する半導体素子であって、第2領域から
少数キャリヤを抽出するように構成されている抽出接点(extracting
contact)を備えており、第2領域はドーピング濃度が低く、且つ第4
半導体領域と共通界面を有しており、第4半導体領域自体は第5半導体領域と共
通界面を有しており、第4領域が、(a>第5領域と同じタイプの多数キャリヤ
を有しており、(b)第5領域を介してバイアス可能であり、少なくとも第3領
域に隣接する第2領域の部分から少数キャリヤを排除し、それによって第3領域
に達する電流に対する固有の影響を低減するための排除接点(excludin
g contact)として作用するように構成されており、(c)第5領域か
ら第2領域への少数キャリヤ流に対するポテンシャルエネルギ障壁を与えるのに
十分に大きいバンドギャップを有しており、
(d)第2領域から第5領域への多数キャリヤ流に対するポテンシャル障壁の妨
害に対抗すべく十分に高いドーピング濃度を有しており、
(e)転位形成に関係する臨界厚よりは狭いが、第5領域から第2領域への少数
キャリヤのトンネル効果を防止すべく十分な幅を有する
半導体素子を提供する。
“抽出接点”及び“排除接点”なる表現は半導体素子の分野では公知である。前
者は、拡散する少数キャリヤを収集する接合に係わり、後者は、多数キャリヤは
受け入れるが少数キャリヤは供給しない接合に係わる。
本発明は、従来製造されていない素子を製造し、優れたダイナミックレンジを得
ることができるという利点を与える。微小ギャップ半導体材料から形成される本
発明のエンハンスメントモード電界効果トランジスタの実施態様は23dBのダ
イナミックレンジを示した。このようなFET素子は従来は製造されていない、
この実施!B様は、微小ギャップ半導体材料から製造される従来の空乏モード素
子より16dB大きいダイナミックレンジを有する0本発明のかかる実施態様に
おいては、第1、第2及び第3領域がそれぞれソース、ゲート及びトレインであ
り、第1及び第3領域が、第2、第4及び第5領域とは反対の、同じタイプの多
数キャリヤを有する。
或いは本発明は、第1、第2及び第3領域が、第4及び第5領域とは反対の、同
じタイプの多数キャリヤのソース、ゲート及びドレインである空乏モード電界効
果トランジスタとして構成することもできる。
第2領域は、層厚だけ離れた第1側面及び第2側面を有する層とすることができ
、第1及び第3領域は第2領域の第1g!面に接続されており、第4領域は第2
領域の第2側面に接続されており、第5領域は、第1、第2及び第3領域とは反
対側の第4領域の側面に接続されている。第4領域は、第1及び第3領域に隣接
する第2領域の部分及びこれらの領域間にある第2領域の部分と同じ範囲に広が
り且つ対応して位置する領域において第2領域と接続することができる。第4領
域は、はとんどまたは全ての第2領域において少数キャリヤを排除するように構
成される。
本発明の素子は、微小ギャップ、即ちバンドギャップが0.5eV以下の半導体
材料構成部品を有することができる。
好ましい実施例においては、本発明は、以下の構成領域を有する増強モード電界
効果トランジスタである:(a>2 X 10 ”原子/ c m ’以上のn
型ドーパント濃度を有するI nSbの第1及び第3領域、(bHX 10”原
子/ c mコ以下のp型ドーパント濃度を有するI nsbの第2領域、
(c)5X10”原子/ c m3以上のp型ドーパント濃度を有するI n
+ −w A l * S b (但しXは範囲0.01〜0.7の組成パラメ
ータである〕の第4領域、及び(d)5X10”原子/ c m 3以上のp型
ドーパント濃度を有するI nSbの第5領域。
本発明は、共通基板上に連続的に配置された一連の層から形成することができ、
この場合、第5領域は基板によつて支持される第1層であり、第4領域は第5層
と接触する第2層であり、第2領域は第2層と接触する第3層であり、第1及び
第3領域は、第3層と接触する共通第4層がら形成される。
別の実施例においては、本発明は、第1、第2及び第3領域がそれぞれエミッタ
、ベース及びコレクタであり、第1及び第3領域が、第2、第4及び第5領域と
は反対の、同じタイプの多数キャリヤを有するバイポーラトランジスタである。
この実施例の好ましい態様においては、第2領域は、層厚だけ離れている第1側
面及び第2側面を有する層であり、第1及び第3領域はそれぞれ第2領域の第1
及び第2側面に接続されており、第4領域は、一方の側面で第2領域の第1側面
に、また他方の側面で第5領域に接続されている。第2領域は、第4領域が接続
されているところとは別の第2領域の部分に接続されている追加バイアス手段を
有することができる。この追加バイアス手段は、第4領域とは独立にバイアス可
能とすることができ、第4及び第5領域と同じ組成の半導体領域を備えることが
できる。
追加バイアス手段及び第4領域は環状とし、第1領域の周囲に配置することがで
きる。
本発明のバイポーラトランジスタは以下の領域を備えることができる:
(a)2 X I O”原子/ c m3以上のn型ドーパント濃度を有するI
nSbの第1及び第3領域、(bHX 10”原子/ c m ’以下のp型ド
ーパント濃度を有するI nSbの第2領域、
(c)5XIO”原子/ c m 3以上のp型ドーパント濃度を有するI n
l−MA 1 xs b C但しXは範囲0.01〜0.7の組成パラメータ
である〕の第4領域、及び(d)5 X 101’原子/ c m5以上のp型
ドーパント濃度を有するI nSbの第5領域。
本発明の素子は、第2領域または第5領域のいずれかよりも広い半導体バンドギ
ャップ、即ち(3kT/q)ボルト以上、好ましくは(5kT/Q)ボルト以上
〔ここでkはボルツマン定数であり、Tは絶対温度であり、qは電荷である〕の
バンドギャップの第4領域を備えることができる。
本発明がより十分に理解されるように、添付の図面を参照して実施例によって本
発明の実施態様を説明する。
図1は、半導体へテロ構造体の概略図である。
図2は、抽出ダイオードの形態の半導体へテロ構造体の概略図である。
図3は、図2のダイオードに沿った伝導帯及び価電子帯のエツジエネルギの変化
を示すグラフである。
図4は、それぞれ少数キャリア障壁層がある場合とない場合のダイオードの温度
に伴なうゼロバイアス抵抗と面積の積の変化を示すグラフである。
図5は、本発明のI nSbダイオードの70℃における逆バイアス電流−電圧
特性及び微分コンダクタンス−電圧特性を示すグラフである。
図6は、本発明のMISFETを製造するために成長させた半導体へテロ構造体
の概略図である。
図7は、図6のへテロ構造体から本発明のMISFETを製造する種々の段階を
示す概略図である。
図8は、本発明のMISFETの出力特性を示すグラフである。
図9は、本発明のバイポーラトランジスタの概略断面図である。
図10は、本発明のバイポーラトランジスタの別の実施例の概略断面図である。
図1を参照すると、本発明の素子を構築するのに適した半導体多層へテロ構造体
1oが概略的に示されている。ペテロ構造体10は、インジウムアンチモン(I
nSb)及びインジウムアルミニウムアンチモン(I n l−11A I *
S b )合金からなる。ペテロ構造体10は4つの半導体材料領域、即ち、高
濃度にドーピングされた微小ギャップp型(p”″)領域12と、比較的広いバ
ンドギャップの高濃度にドーピングされた微小ギャップp型(P4)領域14と
、低濃度にドーピングされたp型(p−)領域16と、高濃度にドーピングされ
た微小ギャップn型(n4)領域18とを有する。
上記定義において、上付きのマイナス(−)またはプラス(+)符号はそれぞれ
ドーピングが低濃度または高濃度であることを示しており、上付き符号がない場
合は中間のドーピングレベルであることを示している。下線(−)は、下線なし
で表されている材料のバンドギャップと比較してバンドギャップが広い材料であ
ることを示している。領域12.14.16及び18の隣り合った対は、それぞ
れライン20.22及び24で示された中間領域を有しており、これらはそれぞ
れp″P゛、P″p−及びp−n”接合である。領域20及び22はへテロ接合
であり、領、域24はホモ接合であるが、これら3つの接合を以降は接合と称す
る。
VG V80HMBEシステムにおいて、(カドミウムを3X 10”cm−”
までドーピングした)p型(001)I nSb基板26上にヘテロ構造体10
0を成長させる。
基板26に隣接して電衝及び温度傾斜領域28を成長させ、一方でMBEシステ
ムを、ヘテロ構造体10を成長させるよう正しく設定した。成長温度は約420
℃であり、成長速度は0.5ミクロン時間−1であった。化学的にエツチングさ
れた構造体を規定するためにヘテロ構造体10上に標準写真平板技術を使用して
メサ形ダイ1−ドを製造する。
p°領域12、p−領域16及びn4領域18はそれぞれ幅2.15ミクロン、
3.15ミクロン及び3.0ミクロンのI nSbからなる。I nSbは室温
で0.18eVのバンドギャップを有する。P゛領域14は幅0.02ミクロン
のr n o、sA l o、+ S bからなる。 I n o、sA 1
o、+s bは室温で0.36eVのバンドギャップを有し、これはInSbの
2倍のバンドギャップである。ドーパントは、n型においてはシリコン(S i
)、p型においてはベリリウム(Be)である、領域12及び14におけるド
ーピングは5×10”原子cm−’であり、領域16においては1×101S原
子cm−’、及び領域18においてはlXl0”原子cm−3である。
次に図2を参照すると、ダイオードの形態の半導体素子30が概略的に示されて
いる。ダイオード3oは、本発明の素子に使用される排除接点、抽出接点及びポ
テンシャル障壁の役割を明確化するために説明する6図1と共通の部品は同じ参
照番号で示しである。ダイオード3oは、図1を参照して記載したような接合2
o、22及び24を問に挟む領域12.14.16及び18からなる。後述する
ように、P′p−接合22は排除接点を形成し、p−n’接合24は抽出接点を
形成している。バイアス電圧印加のためにダイオード30の電極が32及び34
に与えられている。
領域12は、電極32を取り付けることができる微小ギャップ領域を提供してお
り、この領域の幅は限定的ではない。
この実施例においては領域12は、電極32と接合22との間で2.15ミクロ
ンの幅を有する。領域14は、少数キャリヤが領域12から領域16ヘトンネリ
ングするのを実質的に防止するのに十分な幅を有する必要があり、従って約2n
mより広い、これについては後で詳述する。しかしながら、領域14の幅は、歪
緩和(strain relief)のための臨界幅よりも狭い必要がある。こ
の臨界幅は、これを超えると層がその基板結晶格子との整合に伴なう歪を受け入
れられなくなる層の厚さを示す専門用語である。臨界幅以上の幅を有する層は、
素子の動作に対立する不利なエネルギ状態を生じる転位を有する。In、、。
AI、、、Sbにおいては臨界幅は50nmと推定されている(J W Mat
tews及びA E BlakesleeによるJ Crystal Grow
th 27,118 (1975)におけるモデルによる〕、領域14は接合2
0及び22間で幅20nmを有し、これは推定臨界幅の半分以下である。領域1
6の幅は、接合22及び24間で、これらの接合によって領域16内に生成され
る少数キャリヤ排除及び抽出効果がその厚さ全体に行きわたるように、少数キャ
リヤ拡散長以下であるべきである。領域16への少数キャリヤ源がない、即ち少
数キャリヤがこの領域内に注入される電気的接続がないことも重要である。少数
キャリヤ源があると、排除及び抽出効果が無効になる。
ダイオード30において領域16は接合22及び24間で3.15ミクロンの幅
を有する。領域18はキャリヤ抽出のために備えられており、その幅は少数キャ
リヤ拡散長より大きい必要があり、例えば接合24と電極34との間で3,0ミ
クロンである。
次に図3を参照すると、ダイオード30に沿ったゼロバイアスにおける伝導帯エ
ツジエネルギEC及び価電子帯エツジエネルギE、の変化を示す曲線40及び4
2が与えられている。一点破線44.46及び48はそれぞれ接合20.22及
び24の位置を示す、破線50はダイオード30のフェルミレベルを示す、2゛
領域は、少数キャリヤ(電子)がp゛領域12からp−領域16に進入するのを
防ぐポテンシャル障壁52を伝導帯内に生成している。更に、2°領域14のバ
ンドギャップは他の領域よりも広いので、この領域内での熱励起による電子生成
は比較的少ない、H”p”接合22は、電子(少数キャリヤ)が領域16にその
左側から到達するのを排除する排除接点を形成している。しかしながらP゛領域
14は、実質的な量の少数キャリヤがポテンシャル障壁52を通る量子のメカニ
カルトンネル効果によって領域12から領域16に輸送されるのを防ぐのに十分
な幅である必要がある。
領域14に要求される幅は、ポテンシャルエネルギ障壁52の形態及びキャリヤ
有効質量の関数である。RASm1thによって“Wave Mechanic
s ofCrystalline 5olids”第2版、chapman a
nd Hall(1969>pp56に、障壁の両側における伝導帯エツジエネ
ルギEc及び価電子帯エツジエネルギEvが等しい長方形障壁について近似分析
が行われている。更に、障壁52を横切って生成される電場は、多数キャリヤ流
に対する抵抗がわずかしかないように小さいべきである。電子流に対する伝導帯
障壁の場合には、障壁を通過する電子の割合Pは、〔ここで、Eは電子エネルギ
であって、Ecはゼロと定義され、N(E)は伝導帯中の状態密度であり、F(
E)はフェルミ関数であり、t(E)は電子1個当たりのトンネリングの確率で
ある〕
によって与えられる。電子1個当たりのトンネリングの確〔ここで、Wは障壁の
高さであり、aは障壁の幅(即ち領域14の幅)であり、bは、
b=2π(2m (W−E)l”’h (3)(ここでmは電子有効質量であり
、hはブランク定数である)
によって与えられる〕
によって与えられる。
価電子帯オフセットの結果、54または56のような不連続スパイクができる。
これは、多数キャリヤ(正孔)流に対する障壁を惹起し得、望ましくない、従っ
て、旦3領域14におけるドーピングは、スパイク54.56を通してトンネリ
ングが起こるのに十分に高く、正孔流に対する障壁を効果的に除去するように行
なう、或いは、ヘテロ接合20及び22において組成を成る程度段階的に変化さ
せて不連続スパイク54及び56の形成を防止することもできる。これには、I
n l−m’ A lっ′Sbにおける組成パラメータX°を、かかるヘテロ
接合の10nm程度の距離にわたってそれぞれ0〜X°及びX′〜0と次第に変
化させることが含まれる。かかる組成変化は当分骨においてよく知られており、
ここでは説明しない。
ダイオード30は以下のように動作する。電極32が電極34に関して負にバイ
アスされる。p−n′″ホモ接合24はダイオード30の整流特性を与え、逆バ
イアスされる。
先に述べたように、2°p−ヘテロ接合22は排除接点を与え、正孔(多数キャ
リヤ)は領域16から領域14へ自由に流れるが、領域14から領域16への逆
方向には僅かな電子(少数キャリヤ)流が流れるのみである。更に接合24は、
領域18内の伝導帯エツジエネルギがより低が故に電子が領域16から領域18
へと拡散することから、抽出接点を与える。その結果、領域16内の電子は逆バ
イアスされているp−n”接合24に向かって拡散して領域18に抽出されるが
、接合22の排除接点特性の故に領域14から電子が充填されることはない、従
って領域16内の電子(少数キャリヤ)濃度は、ダイオード30が逆バイアスさ
れていると低下し、電荷中性条件から、これに伴って正孔(多数キャリヤ)濃度
も低下する。これら2つの効果の組合せによって、ダイオード30を逆バイアス
すると領域16内の伝導性の固有要因が低減される。固有要因は、不純物状態の
励起から生じる外因性要因とは反対に、価電子の励起から生じるものである。バ
イアスがない場合は、領域16はダイオード作動温度において固有であり、伝導
性は価電子の熱イオン化に起因するものが支配的である。バイアス下では、キャ
リヤ濃度が著しく低下し、領域16が作動温度において外因的に作用する、即ち
不純物状態の熱イオン化に起因する伝導性が支配的となる動的状態が生起される
。
従来技術に記載されているタイプの素子の逆バイアス電流−電圧特性における負
の微分抵抗の存在は、例えばAMWhiteによってInfrared Phy
sics、Vol 27.No 6 (1987)pp3614:記載されてい
る。この負の微分抵抗は、逆バイアスを印加することにより自由キャリヤが除去
されるためにダイオード30の固有領域16においてオージェ生起機構が抑圧さ
れることから生じものであって、これはダイオードの漏れ電流の低下をもたらす
0本発明の素子においてこの作用は著しく強く、漏れ電流が低下し、性能が向上
するという利点を与える。
ヘテロ構造体10の一般形態を基礎とする本発明の素子は、領域12.14.1
6及び18と等価であるが異なる幅の領域を有することもできる。上述の領域幅
の基準は、かかる幅が以下の範囲内にあることを示す、領域12は0゜1ミクロ
ン以上の幅を有し、領域14は2nmがら歪緩和に伴なう臨界厚までの幅を有し
、領域16は約3ミクロン以下の幅を有し、領域18は0.1ミクロン以上の幅
を有する。
使用するドーピングレベル及びドーパントは、素子動作の正確な必要粂件に伴な
って変化し得る。p゛領域12におけるドーピングは、伝導性が外因性である、
即ち作動温度において主として多数キャリヤ(正孔)輸送に起因するものである
ように十分に高くなくてはならない、領域12におけるドーピング濃度を高くし
て、この領域によって与えられる直列抵抗を最小化する。5×1017原子cm
−3以上、好ましくは1×1011原子cm−’以上の値が適当である。
[゛領域14におけるドーピングは、接合20及び22における価電子帯不連続
スパイクを通して多数キャリヤがトンネリングするのに十分に高いことが好まし
い、領域14におけるアクセプタ濃度NAは5X10”原子cm−’以上、好ま
しくはlXl0”原子Cm−3以上であるべきである。
P−領域16におけるドーピングは、ダイオード作動温度においてゼロバイアス
で固有要因が支配的であるのに十分に低いべきであり、従ってNAは周囲温度動
作に対しては1×10′7原子cm6’以下である。n゛領域18におけるドー
ピングは、強力な縮退を生起し、p−領域16における正孔注入を最小化するの
に十分に高くあるべきである。
即ち領域18は2X10”原子cm−’以上、好ましくは1x l Q I I
原子cm−’以上のドナー濃度N0を有するべきである。上述のドーピングレベ
ルは電気的に能動のレベルである。領域12及び領域14は、領域18とは反対
の、同じタイプの多数キャリヤを有する。しかしながら領域16はp型でもn型
でもよい、従って整流接合は接合22または24となり得る。接合22が整流接
合であるならば、接合24は排除接点として機能する。
本発明の素子を提供するために使用されるI n S b / In +−−A
I IS bへテロ構造体においては、領域16の材料は、0.01〜0.7
、好ましくは0.1〜0,3のパラメータXの値を有し得る。しかしながら、本
発明はI nSb/InAlSbヘテロ構造体に制限されることはなく、種々の
異なる半導体材料から構築することができる。
ダイオードの1つの示性数は、ゼロバイアス抵抗R0にダイオード接合面積Aを
乗じた値、即ちRoAである1図4を参照すると、I nSbダイオード3o及
び52に等価の障壁を持たない2つのダイオードにおける温度の逆数(×100
0)に伴なうR9Aの変化がグラフで示されている。
正方形の記号でプロットされているデータはダイオード30に対応しており、他
の2つのダイオードに対するデータはそれぞれ十字形及び円で表されている。R
,Aの値が高いほどダイオードの性能は優れている0図4から、130に以上の
全ての温度においてダイオード30は他の2つのダイオードよりも著しく優れて
いることが判る。
図5を参照すると、70℃で動作するダイオードについて、逆バイアス電流−電
圧特性及び微分コンダクタンス−電圧特性がそれぞれ曲!70及び72で表され
ている。を流軸は図5の右側に単位mAで示されている。コンダクタンス軸は図
5の左側に単位mSで示されている0図5の結果を得るのに使用したダイオード
を30′として参照する。
ダイオード30’は、ダイオード30について上述したしのと同様であるが、但
し、領域14は組成I n o、HA 1 o、zsbを有する材料からなった
0曲線72は、点74及び76閏で負のコンダクタンスを示している。即ちダイ
オード30°は、上述の種類の負の微分抵抗と示した。
次に図6を参照すると、本発明のMISFETを製造するために成長させた半導
体へテロ構造体100が概略的に示されている。ここでMISFETは、Met
al−Insulator−8omiconductor Field Eff
ect Transistor(金属−絶縁体−半導体電界効果トランジスタ)
の頭字語である。ヘテロ構造体100は、ダイオード30を構築するのに使用し
たヘテロ構造体10と類似であり、ヘテロ構造体10と同様に成長させる1図1
及び図2と共通の部品には同じ参照番号の頭に1を付は足して表しである。
p゛領域112、[”領域114、p−領域116及びn゛領域118はそれぞ
れへテロ構造体10の領域12〜18に関連して記述したように上向きに連続し
て配置されている。p゛領域112は傾斜領域128に隣接している。領域11
2.116及び118はそれぞれ幅が2.0ミクロン、0.25ミクロン及び0
.75ミクロンの適当にドーピングされたI nSbで形成されている。領域1
14は、幅が20nmの適当にドーピングされたIno、tAlo、+Sbで形
成されている。p型頭域112及び114におけるドーパントはベリリウムであ
り、n型領域118におけるド−バントはシリコンである。ドーピングレベルは
、領域112及び114においては3×10目原千cm−”であり、領域116
においては1×10目原子cm−’であり、領域118においては2X10”原
子cm−’である。かかるドーピングレベルは電気的に能動なレベルであると推
定されており、ドーパントの化学的レベルは各ケースで僅かにより高い、p−領
域116におけるドーピングは一般に、機械加工不純物バックグラウンドによっ
て行われる。しかしながら、より高いドーピングレベルが所望であれば、他の領
域112.114及び118と同様に通常の方法でドーピングすることもできる
。領域112及び114が同様のドーピングレベルを有することが好都合である
が、必須ではない。
次に図7を参照すると、図6に示したヘテロ構造体100からMISFET20
0を製造するプロセスの各ステップが、図7(a)〜図7(d)に概略的に示さ
れている。先に記載した部品には同じ参照番号を付けである。MISFETは、
I nSb基板126上に数百側のトランジスタ200をアレー状に与えるマス
クセットを使用して製造される。
前述のごとく成長させたヘテロ構造体100を6mmX6mmの正方形チップに
切断する1次いで1つのチップをエツチングしてそれぞれ面積100μ2内に多
数のトランジスタを形成する。更に各チップは、端子及び共通結線が形成される
トランジスのない領域をも有する0図7(a)に示したように、各トランジス2
00においてチップをエツチングしてそれぞれソースメサ202及びドレインメ
サ204を形成する0次いでソースメサ202とドレインメサ2゜4の間にゲー
ト凹部205を形成する。凹部205は深さ1.0ミクロン、長さ20ミクロン
、及び図7の平面と垂直な方向の幅40ミクロンを有する1図7(b)に示した
ように、更にエツチングを実施して各トランジスタ200の範囲を規定する。こ
れは、領域114〜118と領域112の一部とを含む残存突出部206の一部
としてソースメサ202及びドレインメサ204を残すように、p1領域112
半ばまでエツチングすることを含む、更にこのエツチングによってp0半導体領
域112の露出表面208も残す、突出部206及び表面領域208をアノード
化し、次いでシリコン酸化物(Sin、)をその上にスパッタリングし、図7(
c)に示したように、優先的にエツチングしてゲート絶縁体210、ソース接点
絶縁体212及びドレイン接点絶縁体214を形成する。スパッタリングの間、
表面領域208の領域221にシリコン酸化物が付着しないようにそれをマスク
する(図示なし)1次いで図7(d)に示したように、ゲート216、ソース2
18、ドレイン220及び共通部222といった金属接点を堆積する。
正常動作においてバイアスされると、MISFET内ではキャリヤ抽出及び排除
が行われる。ダイオード3oの場合のごとく、ドレインメサ204内のn +
p−接合124は、領域116から電子(少数キャリヤ)を除去する抽出接点と
して作用する。領域114は領域112と一緒になって排除接点及び電子に対す
るポテンシャル障壁として作用するが故に、領域114から電子が補充されるこ
とはない、従って、MISFETがバイアスされているときは領域116内の電
子濃度は低下し、それに伴なってその領域の正孔濃度も低下する。これで領域1
16内の伝導率は大幅に低下し、ソース202とドレイン204の間の漏れ電流
は減少する。
図7に示したように、排除接点領域112/114はMISFET200の全幅
にわたって広がっている。実際これは、増強モードMISFETにおいては必須
ではない。
この素子は、ドレインメサ204内のn”p−接合124の近傍で領域116内
のキャリヤを排除するよう要求されているが、これは領域116内の他の場所で
は必ずしも必要ではない。しかしながら、後述する実施例にはこれは当てはまら
ない。
次に図8を参照すると、室温におけるMISFET200の出力特性がグラフで
表されている0図8には、9つの異なるゲート電圧値v0におけるドレイン−ソ
ース電圧V0Bに対するドレイン電流■。の変化を表わす曲線250〜266が
示されている。■。はソース接点に関して測定される0曲線250はV、1.5
Vに対応しており、曲線266はVa5.5Vに対応している0曲線252〜2
64は、先の2つの値の間で0.5vずつ段階的に増加する■。の値に対応して
いる。即ち曲線250+2NはVO=1.5+0゜5NにこでN=O〜8である
〕に対応している。出力特性は一般にMISFETにおける古典的形態を呈して
おり、これは、可変MISFETが製造されたことを立証している。矢印270
で示された350mVの典型的なトレイン−ソース作動電圧V。aにおいて、ゲ
ート電圧■。を5.5Vから1.5■まで変化させることによりドレイン電流を
2゜5mA(曲線266)から0.16mA以下(曲線250)まで切換えるこ
とができる。上記出力特性はダイナミックレンジ23dB、最大トランスコンダ
クタンス(g−)25mSmm−に相当する。これは、微小ギヤ・ツブ半導体材
料(E、<0.7eV)でできたエンハンスメントモードMISFETの最初に
公知となる例と考えられる。従来の空乏モード素子は、上述したように7dBの
ダイナミ・ンクレンジしか有していないことが知られている。
領域幅、ドーピングレベル及び材料組成Xのようなノくラメータは、特定の用途
に対して素子の特性を最適化するように変更することができるlMISFETに
お11)ては領域幅は次の範囲内とすることができる:p゛領域112番よ0゜
1ミクロ以上、P゛領域114は2nmから歪緩和の臨界厚まで、p−領域11
6は0.1ミクロン以上、n°領域118は0.1ミクロン以上、臨界厚は成長
条件に伴って変化するが、I nSb/I nl−mA iSbへテロ構造体心
二対しては約50nmである。
MISFET200はI nSb/I nl−++A+、sbへテロ構造体であ
る0本発明の素子を横築するのに適した多数の他の半導体材料の組合せがある。
かかる材料の組合せを選択する上での基準を述べる。第1及び第2の微小ギャッ
プ半導体材料が必要である。第2材料には第1材料よりも広いバンドギャップが
要求される。2つの半導体材料の格子は整合している必要はない、より広いバン
ドギャップの第2材料は、少数キャリヤバンド内のポテンシャル準位■2.に指
数関数的に依存し、また障壁幅及び少数キャリヤ拡散長に双曲線関数的に依存す
る割合で漏れ電流を低減するエネルギ障壁を少数キャリヤバンド内に生成する必
要がある。要求される漏れ電流の低減は、問題にしている特定の素子の用途に従
う、しかしながら例えば、InAlSbMISFET素子200において漏れ電
流を10%低減するためには、■2.は約kT/qであるべきである〔ここで、
qは電荷であり、kはボルツマン定数であり、Tは作動温度である〕、漏れ電流
を50%以上低減するためには、■、、は3 k T / q以上であるべきで
ある。5kT/q及び8kT/qのv、、値はそれぞれ約90%及び99%の漏
れ電流低減に相当する。
組成パラメータXまたはX及びyを適当に選択して上記V2.基準に従い得る材
料の組合せとしては、I n 1−FA 1 ySb/I nl−、A 1.s
b、Pb5e/PbS、I nAs/I nAs1−iP*、 I nAs、−
wsby/ I nl−yA IySb、I nA s +−*S b、/ I
nA s 1−FP F、GaAs/Ga+−xA IXAS、I nl−*
GaxSb/I n、−yA 1rSb及びHg + −w Cd x T e
/ Hg + −y Cd y T eを挙げることができる。
上述の実施態様を製造したInSb/InAlSbは、1番目に挙げた材料のパ
ラメータyがゼロの特定のケースである。
前述の比較的狭いバンドギャップの材料がシリコンまたはガリウムヒ素よりも著
しく小さいバンドギャップを有する、即ちバンドギャップE1が約0.5eV以
下である半導体系においては、キャリヤ流速に起因する利点がある。微小ギャッ
プ材料は高キャリヤ移動度を特徴とすることが多い、微小ギャップ材料のキャリ
ヤの熱励起は室温では容認し得ないために、それらは通常の信号処理系において
は無視されている0本発明は、シリコンまたはガリウムヒ素のいずれかにおいて
可能なよりも高速で動作する素子を製造し得る可能性を提供する0例えばI n
Sb中のキャリヤの最大流速はシリコン中よりも約5倍速い、更に、微小ギャッ
プ材料中での電力消失に関する利点もある1例えばバイポーラトランジスタにお
いては、電力−遅延時間積(pt)の示性数は、基本的に、エミッターベース接
合キャパシタンスを充電及び放電する間に消失するエネルギCV”/2(ここで
、Cはキャパシタンスであり、■は充電される電圧である〕によって決定される
0両パラメータC及び■は微小ギャップ材料において実質的に低減され得る。
順方向にバイアスされたエミッターベース接合を流れる電流Iは、
I = I 、(eqv”” −1) (4)で与えられる。IOの値は、半導
体ごとに何桁も変えることができる。しかしながら、Ioの最も重要な項は固有
キャリヤ濃度n、の2乗n+”である、即ち、■は、n 、2(e qv/k”
−1) (5)におおよそ比例する。順方向バイアスが大きいと■は1、4−
/kT qV/kT (q/kT) (V−E−/q ) (6)e −e
におおよそ比例する。
従って所与の電流を得るためには、印加電圧はおおよそ(E、/(1)+C(こ
こでCは半導体の型に僅かに依存する関数である〕である、トランジスタから最
大電流を得るためには、エミッターベース接合を実質的にフラットバンド(f
I at−band)条件にバイアスする、即ち■、□を約Ew/qとする。■
、6゜は全ての半導体において一定、即ちバンドギャップには無関係となり、必
要な印加電圧はおおよそバンドギャップに等しく、例えばV 5nshは約■8
,15である。スイッチング回路における電力は25分の1まで低減することが
できる。
論理回路においてトランジスタが状態を切り換える時間は、基本的に、エミッタ
の中性領域からコレクタの中性領域へのキャリヤの移動時間によって決定される
。限度内ではこれはd map/ V * (ここでd6.、は、エミッターベ
ース及びベース−コレクタ空乏域を含む距離であり、■、は飽和キャリヤ速度で
ある〕に等しい、各空乏域のキャパシタンスCはその幅に反比例する。所与のス
イッチング時間に対して、Cは1/v、におおよそ比例する。更に、例えば、C
20,はおおよそC□15に等しい〔ここで、CIn5b及びC□はそれぞれI
nSb及びSiにおけるCの値である〕。
従って電力Pもまた5分の1に低減される。
本発明は上述の素子に制限されることはない、MISFETのほかに11例えば
接合FET、空乏モードFET、増強モードFET及びヘテロ接合バイポーラト
ランジスタといった他の形態のトランジスタを構築することもできる。
より一般的には、上述のへテロ構造体は、バンドギャップの広いp型材料への接
点を形成する上で困難が存在する任意のへテロ構造素子に使用することができる
。
図9を参照すると、全体が番号300で示されたバイポーラトランジスタの形態
の本発明の別の実施例が示されている。トランジスタ300は全体的には円盤形
構造をしており、この図は、直径及び破線302で示された円盤の対称軸を通る
断面図である。トランジスタ300は、n9エミツタ304と、p”ベース30
6と、n9コレクタ308とを有している。P0下層312とp゛上層314と
を備えた環状の排除接点310がベース306に接続されている。
トランジスタ300は、エミッタ304、ベース306及びコレクタ308に対
してそれぞれ電気バイアス電極316.318及び320を有する。
トランジスタ300は、前述のごとき種及び濃度のドーパントを含むI nsb
及びI n o、@A1 o、+ S bで形成されている。即ち、領域304
.308.312及び314は図6のへテロ構造体100における領域118.
116、(もう一度)118.114及び112とそれぞれ同じ組成を有する。
トランジスタ300の動作は以下の通りである。バイアス電圧が電極316.3
18及び320に印加されると、ベース電流がベースコレクタ318に流れてト
ランジスタが動作する。抽出接点であるエミッタ316とベース306の間、及
びコレクタ308とベース306の間のn″p−界面によって少数キャリヤがベ
ース306から抽出される。
層312及び314によって形成されているp1ビ排排除点からキャリヤは充填
されない、従ってベース306において少数キャリヤ濃度は低下し、これに伴っ
て、電荷中性条件から多数キャリヤ濃度も低下する。これによってベースの伝導
率は低下する。エミッタ304とコレクタ308の間のベースを介しての伝導度
は、エミッタ/ベース接合及びベース/コレクタ接合におけるバイアス電圧に加
えてベースバイアス電流の間数である。これによって、トランジスタの“ON”
状態と”OFF”状態の間のコレクタ電流の比に、比較的高いダイナミックレン
ジを得ることができる。従ってトランジスタ300はディジタルスイッチング用
途に適している。
MISFET200とは違い、優れたトランジスタ性能を得るために、キャリヤ
抽出及び排除が実質的に全てのベース306で行われることは重要である。何故
ならば、エミッタとコレクタの間に非抽出領域が広がっているとそれが短絡回路
として作用するためである。
次に図10を参照すると、全体が番号400で示された本発明の別のバイポーラ
トランジスタの実施例が示されている。トランジスタ400はトランジスタ30
0と類似であって、同じ部品には同じ参照番号の頭に3の代わりに4を付けて表
わしである。以下、異なる点について説明する。
トランジスタ300と比較して、トランジスタ400は、エレメントに添字“a
”を付けて示した追加の環状ベース接点アセンブリを有している。これらのエレ
メントは、下層412a及び上層414aを有する排除接点410a並びにベー
スバイアス端子418aである。
追加のベース接点410aはA、C,信号入力であり、D。
C,バイアス電流ベース接点410とエミッタ404との間に設置されている。
トランジスタ400は、先の実施例300において説明したように、バイアス電
極416.418及び420を使用してり、C,バイアスされる0次いでA、C
,信号が信号ベース電極418aに与えられると、この信号によってトランジス
タ電流は変調され、増幅される結果となる。トランジスタ400は、比較的大き
0ベースバイアス電流に伴なう電気的ノイズが、極めてノ1翫さu)A。
C1入力信号上に出現しないという利点を有する。従って、この実施例は小信号
アナログ増幅器に適して11)る。
1QQQ/ 7 (11(I
V(mVl
国際調査報告
国際調査報告
PCT/GB 91102270
フロントページの続き
(72)発明者 ホワイトハウス、コリン・ラルフイギリス国、ウスターシャー
・ダブリュ・アール・14・3・ビイ・エイチ、マルバーン、クライストチャー
チ・ロード・3
Claims (1)
- 【特許請求の範囲】 1.それぞれ電流入力、電流制御及び電流出力のために直列に接続されており且 つ各々が個々のバイアス手段(218,216,220)によってバイアスされ るように構成されている第1、第2及び第3の半導体領域(118/202,1 16/205,118/204)を有する半導体素子であって、 前記第2領域(118/205)から少数キャリヤを抽出するように構成されて いる抽出接点(124)を備えており、前記第2領域(118/205)はドー ピング濃度が低く、且つ第4半導体領域(114)と共通界面を有しており、更 に前記第4領域(114)が、 (a)第5領域(112)と同じタイプの多数キャリヤを有しており、 (b)前記第5領域(112)を介してバイアス可能であり、少なくとも前記第 3領域(204)に隣接する第2領域(116)の部分から少数キャリヤを排除 し、それによって前記第3領域(204)に達する電流の固有要因を低減するた めの排除接点として作用するように構成されており、(c)前記第5領域(11 2)から前記第2領域(116)への少数キャリヤ流に対するポテンシャルエネ ルギ障壁を与えるべく十分に大きいバンドギャップを有しており、(d)前記第 2領域(202)から前記第5領域(112)への多数キャリヤ流に対するポテ ンシャル障壁の妨害に対抗すべく十分に高いドーピング濃度を有しており、(e )転位形成に関係する臨界厚よりは狭いが、前記第5領域(112)から第2領 域(116)への少数キャリヤのトンネル効果を防止するには十分な幅を有する ことを特徴とする半導体素子。 2.前記第1、第2及び第3領域がそれぞれソース、ゲート及びドレイン領域( 118/202,116/205,118/204)であり、前記第1及び第3 領域(118/202,118/204)が、前記第4及び第5領域(114, 112)とは反対の、同じタイプの少数キャリヤを有する電界効果トランジスタ (200)であることを特徴とする請求項1に記載の素子。 3.前記第2領域(116/205)が、前記第4及び第5領域(114,11 2)と同じタイプの多数キャリヤを有するエンハンスメントモード電界効果トラ ンジスタ(200)であることを特徴とする請求項2に記載の素子。 4.前記第2領域(116)が、層厚だけ離れた第1側面及び第2側面を有する 層であり、前記第1及び第3領域(118/202,118/204)が前記第 2領域(116)の第1側面に接続されており、前記第4領域(114)が前記 第2領域(116)の第2側面に接続されており、前記第5領域(112)が、 前記第1、第2及び第3領域(118/202,116/205,118/20 4)とは反対側の前記第4領域(114)の側面に接続されていることを特徴と する請求項3に記載の素子。 5.前記第4領域(114)が、前記第1及び第3領域(118/202,11 8/204)に隣接する前記第2領域(116)の部分及びこれらの領域間にあ る前記第2領域(116)の部分と同じ範囲に広がり且つ対応して位置する領域 において前記第2領域と接続されていることを特徴とする請求項4に記載の素子 。 6.前記第4領域のバンドギャップが、前記第2領域(116)または前記第5 領域(112)のいずれよりも広い3kT/q以上〔ここで、qは電荷であり、 kはボルツマン定数であり、Tは素子作動温度である〕であることを特徴とする 請求項1から5のいずれか一項に記載の素子。 7.(a)前記第1及び第3領域(118/202,118/204)が、2× 1017原子/cm3以上のn型ドーパント濃度を有するInSbであり、 b)前記第2領域(116)が、1×1017原子/cm3以下のp型ドーパン ト濃度を有するInSbであり、(c)前記第4領域(114)が、5×101 7原子/cm3以上のp型ドーパント濃度を有するIn1−xA1xSb〔但し xは範囲0.01〜0.7の組成パラメータである〕であり、且つ (d)前記第5領域(112)が、5×1017原子/cm3以上のp型ドーパ ント濃度を有するInSbであることを特徴とする請求項1から6のいずれか一 項に記載の素子。 8.前記第4領域のバンドギャップが、前記第2領域(116)または前記第5 領域(112)のいずれよりも広い5kT/qボルト以上〔ここで、qは電荷で あり、kはボルツマン定数であり、Tは素子作動温度である〕であることを特徴 とする請求項7に記載の素子。 9.共通基板上に連続的に配置された一連の層から形成されており、前記第5領 域(112)が前記基板によって支持されている第1層であり、前記第4領域( 114)が前記第5層と接触している第2層であり、前記第2領域(116)が 前記2層と接触している第3層であり、前記第1及び第3領域(118/202 ,118/204)が、前記第3層と接触している共通第4層から形成されてい ることを特徴とする請求項1から6のいずれか一項に記載の素子。 10.第1、第2及び第3領域(304,306,308)がそれぞれエミッタ 、ベース及びコレクタであり、前記第1及び第3領域(304,308)が、第 2、第4及び第5領域(306,312,314)とは反対の、同じタイプの多 数キャリヤを有しており、前記第4領域(312)が、実質的に全ての前記第2 領域(306)において少数キャリヤ排除効果を与えるように構成されているこ とを特徴とする請求項1に記載のデバイス。 11.前記第2領域(306)が、層厚だけ離れている第1側面及び第2側面を 有する層であり、第1及び第3領域(304,308)がそれぞれ前記第2領域 (306)の第1及び第2側面に接続されており、前記第4領域(312)が、 一方の側面で前記第2領域(306)の第1側面に、また他方の側面で前記第5 領域(314)に接続されていることを特徴とする請求項10に記載の素子。 12.第2領域(406)が、第4領域(412)が接続されているところとは 別の前記第2領域(406)の部分に接続されている追加バイアス手段(410 a)を有しており、前記追加バイアス手段(410a)が、前記第4及び第5領 域(412,414)と同じ組成の半導体領域(412a,414a)を備えて いることを特徴とする請求項11に記載の素子。 13.前記追加バイアス手段(410a)及び第4領域(412)が環状であり 、且つ、両方が前記第1領域(404)の周囲に配置されていることを特徴とす る請求項12に記載の素子。 14.前記第4領域のバンドギャップが、前記第2領域(116,306,41 6)または前記第5領域(112,314,414)のいずれよりも広い3kT /qボルト以上〔ここで、qは電荷であり、kはボルツマン定数であり、Tは素 子作動温度である〕であることを特徴とする請求項10から13のいずれか一項 に記載の素子。 15.(a)前記第1領域(304,404)及び前記第3領域(308,40 8)が、2×1017原子/cm3以上のn型ドーパント濃度を有するInSb であり、(b)前記第2領域(306,406)が、1×1017原子/cm3 以下のp型ドーパント濃度を有するInSbであり、 (c)前記第4領域(312,412)が、5×1017原子/cm3以上のp 型ドーパント濃度を有するIn1−xAlxSb〔但しxは範囲0.01〜0. 7の組成パラメータである〕であり、且つ (d)前記第5領域(312,412)が、5×1017原子/cm3以上のp 型ドーパント濃度を有するInSbであることを特徴とする請求項10から14 のいずれか一項に記載の素子。 16.前記第4領域のバンドギャップが、前記第2領域(116,306,41 6)または前記第5領域(112,314,414)のいずれよりも広い5kT /qボルト以上〔ここでqは電荷であり、kはボルツマン定数であり、Tは素子 作動温度である〕であることを特徴とする請求項15に記載の素子。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
GB9100351.7 | 1991-01-08 | ||
GB919100351A GB9100351D0 (en) | 1991-01-08 | 1991-01-08 | Semiconductor heterostructure device |
PCT/GB1991/002270 WO1992012540A1 (en) | 1991-01-08 | 1991-12-19 | Semiconductor device |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH06506563A true JPH06506563A (ja) | 1994-07-21 |
JP3058345B2 JP3058345B2 (ja) | 2000-07-04 |
Family
ID=10688111
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4501457A Expired - Lifetime JP3058345B2 (ja) | 1991-01-08 | 1991-12-19 | 半導体素子 |
Country Status (8)
Country | Link |
---|---|
US (1) | US5382814A (ja) |
EP (1) | EP0566591B1 (ja) |
JP (1) | JP3058345B2 (ja) |
CA (1) | CA2098919C (ja) |
DE (1) | DE69124399T2 (ja) |
ES (1) | ES2097312T3 (ja) |
GB (2) | GB9100351D0 (ja) |
WO (1) | WO1992012540A1 (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009194392A (ja) * | 1997-11-28 | 2009-08-27 | Qinetiq Ltd | 電界効果トランジスタ |
JP2012508973A (ja) * | 2008-11-13 | 2012-04-12 | エプコス アクチエンゲゼルシャフト | P型電界効果トランジスタ及びその製造方法 |
Families Citing this family (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
USRE38582E1 (en) | 1995-10-05 | 2004-09-14 | Qinetiq Limited | Semiconductor diode with suppression of auger generation processes |
GB9520324D0 (en) * | 1995-10-05 | 1995-12-06 | Secr Defence | Improved auger suppressed device |
GB9524414D0 (en) | 1995-11-29 | 1996-01-31 | Secr Defence | Low resistance contact semiconductor device |
WO2001086726A1 (en) * | 2000-05-10 | 2001-11-15 | Koninklijke Philips Electronics N.V. | A semiconductor device |
GB2362506A (en) * | 2000-05-19 | 2001-11-21 | Secr Defence | Field effect transistor with an InSb quantum well and minority carrier extraction |
GB0012925D0 (en) | 2000-05-30 | 2000-07-19 | Secr Defence | Bipolar transistor |
US6865407B2 (en) * | 2002-07-11 | 2005-03-08 | Optical Sensors, Inc. | Calibration technique for non-invasive medical devices |
US6888200B2 (en) * | 2002-08-30 | 2005-05-03 | Micron Technology Inc. | One transistor SOI non-volatile random access memory cell |
US6917078B2 (en) * | 2002-08-30 | 2005-07-12 | Micron Technology Inc. | One transistor SOI non-volatile random access memory cell |
US8125003B2 (en) * | 2003-07-02 | 2012-02-28 | Micron Technology, Inc. | High-performance one-transistor memory cell |
US7145186B2 (en) * | 2004-08-24 | 2006-12-05 | Micron Technology, Inc. | Memory cell with trenched gated thyristor |
US8891573B2 (en) | 2012-05-14 | 2014-11-18 | Arizona Board Of Regents | 6.1 angstrom III-V and II-VI semiconductor platform |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5517180A (en) * | 1978-07-24 | 1980-02-06 | Handotai Kenkyu Shinkokai | Light emitting diode display |
US4926228A (en) * | 1981-03-30 | 1990-05-15 | Secretary Of State For Defence (G.B.) | Photoconductive detector arranged for bias field concentration at the output bias contact |
GB8417303D0 (en) * | 1984-07-06 | 1984-08-08 | Secr Defence | Infra-red detector |
GB8828348D0 (en) * | 1988-12-05 | 1989-01-05 | Secr Defence | Photodetector |
-
1991
- 1991-01-08 GB GB919100351A patent/GB9100351D0/en active Pending
- 1991-12-19 CA CA002098919A patent/CA2098919C/en not_active Expired - Lifetime
- 1991-12-19 DE DE69124399T patent/DE69124399T2/de not_active Expired - Lifetime
- 1991-12-19 JP JP4501457A patent/JP3058345B2/ja not_active Expired - Lifetime
- 1991-12-19 WO PCT/GB1991/002270 patent/WO1992012540A1/en active IP Right Grant
- 1991-12-19 ES ES92901459T patent/ES2097312T3/es not_active Expired - Lifetime
- 1991-12-19 US US08/084,280 patent/US5382814A/en not_active Expired - Lifetime
- 1991-12-19 EP EP92901459A patent/EP0566591B1/en not_active Expired - Lifetime
-
1993
- 1993-06-17 GB GB9312549A patent/GB2266183B/en not_active Expired - Fee Related
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009194392A (ja) * | 1997-11-28 | 2009-08-27 | Qinetiq Ltd | 電界効果トランジスタ |
JP2011049599A (ja) * | 1997-11-28 | 2011-03-10 | Qinetiq Ltd | 電界効果トランジスタ |
JP2012508973A (ja) * | 2008-11-13 | 2012-04-12 | エプコス アクチエンゲゼルシャフト | P型電界効果トランジスタ及びその製造方法 |
Also Published As
Publication number | Publication date |
---|---|
CA2098919C (en) | 2001-10-30 |
GB9100351D0 (en) | 1991-02-20 |
EP0566591A1 (en) | 1993-10-27 |
JP3058345B2 (ja) | 2000-07-04 |
GB2266183B (en) | 1994-12-07 |
ES2097312T3 (es) | 1997-04-01 |
DE69124399D1 (de) | 1997-03-06 |
DE69124399T2 (de) | 1997-05-28 |
US5382814A (en) | 1995-01-17 |
EP0566591B1 (en) | 1997-01-22 |
CA2098919A1 (en) | 1992-07-09 |
GB2266183A (en) | 1993-10-20 |
GB9312549D0 (en) | 1993-08-18 |
WO1992012540A1 (en) | 1992-07-23 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US5179037A (en) | Integration of lateral and vertical quantum well transistors in the same epitaxial stack | |
JPS5938742B2 (ja) | トランジスタ | |
JPH0541520A (ja) | 半導体装置 | |
JPH06506563A (ja) | 半導体素子 | |
JPH0470787B2 (ja) | ||
KR890004972B1 (ko) | 이질접합 바이폴라 트랜지스터 및 그의 제조방법 | |
US3445734A (en) | Single diffused surface transistor and method of making same | |
US4716445A (en) | Heterojunction bipolar transistor having a base region of germanium | |
US5561306A (en) | Hetero-bipolar transistor having a plurality of emitters | |
KR100576009B1 (ko) | 바이폴라 트랜지스터, 전자 회로 및 집적 회로 | |
US4910562A (en) | Field induced base transistor | |
US3500141A (en) | Transistor structure | |
JPH0249025B2 (ja) | ||
EP0229672B1 (en) | A heterojunction bipolar transistor having a base region of germanium | |
US5461245A (en) | Article comprising a bipolar transistor with floating base | |
GB995700A (en) | Double epitaxial layer semiconductor structures | |
WO1987000692A1 (en) | Semiconductor device | |
CA1237538A (en) | Lateral bipolar transistor | |
Suemasu et al. | Theoretical and measured characteristics of metal (CoSi/sub 2/)-insulator (CaF/sub 2/) resonant tunneling transistors and the influence of parasitic elements | |
JP2576173B2 (ja) | 絶縁ゲート型半導体装置 | |
JPS6247157A (ja) | 半導体装置 | |
JP2530806B2 (ja) | 相補型論理構造 | |
JP3129586B2 (ja) | 縦型バイポーラトランジスタ | |
JP2803147B2 (ja) | バイポーラトランジスタ | |
JPH0864612A (ja) | 半導体装置及びその製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080421 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090421 Year of fee payment: 9 |
|
EXPY | Cancellation because of completion of term |