JP3058345B2 - 半導体素子 - Google Patents
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- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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- H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
- H01L29/201—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds including two or more compounds, e.g. alloys
- H01L29/205—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds including two or more compounds, e.g. alloys in different semiconductor regions, e.g. heterojunctions
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- H01L29/73—Bipolar junction transistors
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- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
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Description
【発明の詳細な説明】 本発明は半導体素子に関する。特に本発明は、限定的
ではないが、微小ギャップ半導体材料（narrow bandga
p semiconductor materials）のヘテロ構造体である
素子に関する。
ではないが、微小ギャップ半導体材料（narrow bandga
p semiconductor materials）のヘテロ構造体である
素子に関する。
InSbのような微小ギャップ半導体は、電子有効質量が
極めて小さい、電子移動度が極めて高い、飽和速度が高
いといった有利な特性を有する。かかる特性は、高速素
子に使用し得る可能性として極めて重要である。しかし
ながら残念なことに、かかる材料の欠点を克服するのは
困難であることが認められている。微小ギャップ半導体
材料のヘテロ構造体である従来の３端子能動素子が、Ｔ
OhashiらによってＪ Vac Sci Technol B4 622
（1986）に記載されている。これは薄層空乏モード電界
効果トランジスタ（FET）素子であって、GaAs基板上のI
nSbフィルムからなる。しかしながら、Ohashiらの素子
は残念なことに性能が悪く、特に漏れ電流が大きい。ま
たこの素子は、僅か7dBのダイナミックレンジしかもた
ず、従ってON状態の電流はOFF状態の約２倍（５1/2）で
しかない。このことは、微小ギャップ半導体の有利な特
性を活性することの難しさを例証するものである。
極めて小さい、電子移動度が極めて高い、飽和速度が高
いといった有利な特性を有する。かかる特性は、高速素
子に使用し得る可能性として極めて重要である。しかし
ながら残念なことに、かかる材料の欠点を克服するのは
困難であることが認められている。微小ギャップ半導体
材料のヘテロ構造体である従来の３端子能動素子が、Ｔ
OhashiらによってＪ Vac Sci Technol B4 622
（1986）に記載されている。これは薄層空乏モード電界
効果トランジスタ（FET）素子であって、GaAs基板上のI
nSbフィルムからなる。しかしながら、Ohashiらの素子
は残念なことに性能が悪く、特に漏れ電流が大きい。ま
たこの素子は、僅か7dBのダイナミックレンジしかもた
ず、従ってON状態の電流はOFF状態の約２倍（５1/2）で
しかない。このことは、微小ギャップ半導体の有利な特
性を活性することの難しさを例証するものである。
欧州特許出願第8530405.1−2203号（同公開第0 167 3
05号）は、半導体材料のヘテロ構造体として形成され
た、２つ以上の端子を有するホトダイオードを開示して
いる。電界効果トランジスタまたはバイポーラトランジ
スタについての開示はない。
05号）は、半導体材料のヘテロ構造体として形成され
た、２つ以上の端子を有するホトダイオードを開示して
いる。電界効果トランジスタまたはバイポーラトランジ
スタについての開示はない。
本発明の目的は、別の形態の半導体素子を提供するこ
とである。
とである。
本発明は、それぞれ電流入力、電流制御及び電流出力
のために直列に接続されており且つ各々が個々のバイア
ス手段によってバイアスされるように構成されている第
１、第２及び第３の半導体領域を有する半導体素子であ
って、第２領域から少数キャリヤを抽出するように構成
されている抽出接点（extracting contact）を備えて
おり、第２領域はドーピング濃度が低く、且つ第４半導
体領域と共通界面を有しており、第４半導体領域自体は
第５半導体領域と共通界面を有しており、第４領域が、 （ａ）第５領域と同じタイプの多数キャリヤを有してお
り、 （ｂ）第５領域を介してバイアス可能であり、少なくと
も第３領域に隣接する第２領域の部分から少数キャリヤ
を排除し、それによって第３領域に達する電流に対する
固有の影響を低減するための排除接点（excluding con
tact）として作用するように構成されており、 （ｃ）第５領域から第２領域への少数キャリヤ流に対す
るポテンシャルエネルギ障壁を与えるのに十分に大きい
バンドギャップを有しており、 （ｄ）第２領域から第５領域への多数キャリヤ流に対す
るポテンシャル障壁の妨害に対抗すべく十分に高いドー
ピング濃度を有しており、 （ｅ）転位形成に関係する臨界厚よりは狭いが、第５領
域から第２領域への少数キャリヤのトンネル効果を防止
すべく十分な幅を有する 半導体素子を提供する。
のために直列に接続されており且つ各々が個々のバイア
ス手段によってバイアスされるように構成されている第
１、第２及び第３の半導体領域を有する半導体素子であ
って、第２領域から少数キャリヤを抽出するように構成
されている抽出接点（extracting contact）を備えて
おり、第２領域はドーピング濃度が低く、且つ第４半導
体領域と共通界面を有しており、第４半導体領域自体は
第５半導体領域と共通界面を有しており、第４領域が、 （ａ）第５領域と同じタイプの多数キャリヤを有してお
り、 （ｂ）第５領域を介してバイアス可能であり、少なくと
も第３領域に隣接する第２領域の部分から少数キャリヤ
を排除し、それによって第３領域に達する電流に対する
固有の影響を低減するための排除接点（excluding con
tact）として作用するように構成されており、 （ｃ）第５領域から第２領域への少数キャリヤ流に対す
るポテンシャルエネルギ障壁を与えるのに十分に大きい
バンドギャップを有しており、 （ｄ）第２領域から第５領域への多数キャリヤ流に対す
るポテンシャル障壁の妨害に対抗すべく十分に高いドー
ピング濃度を有しており、 （ｅ）転位形成に関係する臨界厚よりは狭いが、第５領
域から第２領域への少数キャリヤのトンネル効果を防止
すべく十分な幅を有する 半導体素子を提供する。
“抽出接点”及び“排除接点”なる表現は半導体素子
の分野では公知である。前者は、拡散する少数キャリヤ
を収集する接合に係わり、後者は、多数キャリヤは受け
入れるが少数キャリヤは供給しない接合に係わる。
の分野では公知である。前者は、拡散する少数キャリヤ
を収集する接合に係わり、後者は、多数キャリヤは受け
入れるが少数キャリヤは供給しない接合に係わる。
本発明は、従来製造されていない素子を製造し、優れ
たダイナミックレンジを得ることができるという利点を
与える。微小ギャップ半導体材料から形成される本発明
のエンハンスメントモード電界効果トランジスタの実施
態様は23dBのダイナミックレンジを示した。このような
FET素子は従来は製造されていない。この実施態様は、
微小ギャップ半導体材料から製造される従来の空乏モー
ド素子より16dB大きいダイナミックレンジを有する。本
発明のかかる実施態様においては、第１、第２及び第３
領域がそれぞれソース、ゲート及びドレインであり、第
１及び第３領域が、第２、第４及び第５領域とは反対
の、同じタイプの多数キャリヤを有する。
たダイナミックレンジを得ることができるという利点を
与える。微小ギャップ半導体材料から形成される本発明
のエンハンスメントモード電界効果トランジスタの実施
態様は23dBのダイナミックレンジを示した。このような
FET素子は従来は製造されていない。この実施態様は、
微小ギャップ半導体材料から製造される従来の空乏モー
ド素子より16dB大きいダイナミックレンジを有する。本
発明のかかる実施態様においては、第１、第２及び第３
領域がそれぞれソース、ゲート及びドレインであり、第
１及び第３領域が、第２、第４及び第５領域とは反対
の、同じタイプの多数キャリヤを有する。
或いは本発明は、第１、第２及び第３領域が、第４及
び第５領域とは反対の、同じタイプの多数キャリヤのソ
ース、ゲート及びドレインである空乏モード電界効果ト
ランジスタとして構成することもできる。
び第５領域とは反対の、同じタイプの多数キャリヤのソ
ース、ゲート及びドレインである空乏モード電界効果ト
ランジスタとして構成することもできる。
第２領域は、層厚だけ離れた第１側面及び第２側面を
有する層とすることができ、第１及び第３領域は第２領
域の第１側面に接続されており、第４領域は第２領域の
第２側面に接続されており、第５領域は、第１、第２及
び第３領域とは反対側の第４領域の側面に接続されてい
る。第４領域は、第１及び第３領域に隣接する第２領域
の部分及びこれらの領域間にある第２領域の部分と同じ
範囲に広がり且つ対応して位置する領域において第２領
域と接続することができる。第４領域は、ほとんどまた
は全ての第２領域において少数キャリヤを排除するよう
に構成される。
有する層とすることができ、第１及び第３領域は第２領
域の第１側面に接続されており、第４領域は第２領域の
第２側面に接続されており、第５領域は、第１、第２及
び第３領域とは反対側の第４領域の側面に接続されてい
る。第４領域は、第１及び第３領域に隣接する第２領域
の部分及びこれらの領域間にある第２領域の部分と同じ
範囲に広がり且つ対応して位置する領域において第２領
域と接続することができる。第４領域は、ほとんどまた
は全ての第２領域において少数キャリヤを排除するよう
に構成される。
本発明の素子は、微小ギャップ、即ちバンドギャップ
が0.5eV以下の半導体材料構成部品を有することができ
る。
が0.5eV以下の半導体材料構成部品を有することができ
る。
好ましい実施例においては、本発明は、以下の構成領
域を有する増強モード電界効果トランジスタである： （ａ）２×1017原子/cm3以上のｎ型ドーパント濃度を有
するInSbの第１及び第３領域、 （ｂ）１×1017原子/cm3以下のｐ型ドーパント濃度を有
するInSbの第２領域、 （ｃ）５×1017原子/cm3以上のｐ型ドーパント濃度を有
するIn1-xAlxSb〔但しｘは範囲0.01〜0.7の組成パラメ
ータである〕の第４領域、及び （ｄ）５×1017原子/cm3以上のｐ型ドーパント濃度を有
するInSbの第５領域。
域を有する増強モード電界効果トランジスタである： （ａ）２×1017原子/cm3以上のｎ型ドーパント濃度を有
するInSbの第１及び第３領域、 （ｂ）１×1017原子/cm3以下のｐ型ドーパント濃度を有
するInSbの第２領域、 （ｃ）５×1017原子/cm3以上のｐ型ドーパント濃度を有
するIn1-xAlxSb〔但しｘは範囲0.01〜0.7の組成パラメ
ータである〕の第４領域、及び （ｄ）５×1017原子/cm3以上のｐ型ドーパント濃度を有
するInSbの第５領域。
本発明は、共通基板上に連続的に配置された一連の層
から形成することができ、この場合、第５領域は基板に
よって支持される第１層であり、第４領域は第５層と接
触する第２層であり、第２領域は第２層と接触する第３
層であり、第１及び第３領域は、第３層と接触する共通
第４層から形成される。
から形成することができ、この場合、第５領域は基板に
よって支持される第１層であり、第４領域は第５層と接
触する第２層であり、第２領域は第２層と接触する第３
層であり、第１及び第３領域は、第３層と接触する共通
第４層から形成される。
別の実施例においては、本発明は、第１、第２及び第
３領域がそれぞれエミッタ、ベース及びコレクタであ
り、第１及び第３領域が、第２、第４及び第５領域とは
反対の、同じタイプの多数キャリヤを有するバイポーラ
トランジスタである。この実施例の好ましい態様におい
ては、第２領域は、層厚だけ離れている第１側面及び第
２側面を有する層であり、第１及び第３領域はそれぞれ
第２領域の第１及び第２側面に接続されており、第４領
域は、一方の側面で第２領域の第１側面に、また他方の
側面で第５領域に接続されている。第２領域は、第４領
域が接続されているところとは別の第２領域の部分に接
続されている追加バイアス手段を有することができる。
この追加バイアス手段は、第４領域とは独立にバイアス
可能とすることができ、第４及び第５領域と同じ組成の
半導体領域を備えることができる。追加バイアス手段及
び第４領域は環状とし、第１領域の周囲に配置すること
ができる。
３領域がそれぞれエミッタ、ベース及びコレクタであ
り、第１及び第３領域が、第２、第４及び第５領域とは
反対の、同じタイプの多数キャリヤを有するバイポーラ
トランジスタである。この実施例の好ましい態様におい
ては、第２領域は、層厚だけ離れている第１側面及び第
２側面を有する層であり、第１及び第３領域はそれぞれ
第２領域の第１及び第２側面に接続されており、第４領
域は、一方の側面で第２領域の第１側面に、また他方の
側面で第５領域に接続されている。第２領域は、第４領
域が接続されているところとは別の第２領域の部分に接
続されている追加バイアス手段を有することができる。
この追加バイアス手段は、第４領域とは独立にバイアス
可能とすることができ、第４及び第５領域と同じ組成の
半導体領域を備えることができる。追加バイアス手段及
び第４領域は環状とし、第１領域の周囲に配置すること
ができる。
本発明のバイポーラトランジスタは以下の領域を備え
ることができる： （ａ）２×1017原子/cm3以上のｎ型ドーパント濃度を有
するInSbの第１及び第３領域、 （ｂ）１×1017原子/cm3以下のｐ型ドーパント濃度を有
するInSbの第２領域、 （ｃ）５×1017原子/cm3以上のｐ型ドーパント濃度を有
するIn1-xAlxSb〔但しｘは範囲0.01〜0.7の組成パラメ
ータである〕の第４領域、及び （ｄ）５×1017原子/cm3以上のｐ型ドーパント濃度を有
するInSbの第５領域。
ることができる： （ａ）２×1017原子/cm3以上のｎ型ドーパント濃度を有
するInSbの第１及び第３領域、 （ｂ）１×1017原子/cm3以下のｐ型ドーパント濃度を有
するInSbの第２領域、 （ｃ）５×1017原子/cm3以上のｐ型ドーパント濃度を有
するIn1-xAlxSb〔但しｘは範囲0.01〜0.7の組成パラメ
ータである〕の第４領域、及び （ｄ）５×1017原子/cm3以上のｐ型ドーパント濃度を有
するInSbの第５領域。
本発明の素子は、第２領域または第５領域のいずれか
よりも広い半導体バンドギャップ、即ち（3kT/q）ボル
ト以上、好ましくは（5kT/q）ボルト以上〔ここでｋは
ボルツマン定数であり、Ｔは絶対温度であり、ｑは電荷
である〕のバンドギャップの第４領域を備えることがで
きる。
よりも広い半導体バンドギャップ、即ち（3kT/q）ボル
ト以上、好ましくは（5kT/q）ボルト以上〔ここでｋは
ボルツマン定数であり、Ｔは絶対温度であり、ｑは電荷
である〕のバンドギャップの第４領域を備えることがで
きる。
本発明がより十分に理解されるように、添付の図面を
参照して実施例によって本発明の実施態様を説明する。
参照して実施例によって本発明の実施態様を説明する。
図１は、半導体ヘテロ構造体の概略図である。
図２は、抽出ダイオードの形態の半導体ヘテロ構造体
の概略図である。
の概略図である。
図３は、図２のダイオードに沿った伝導帯及び価電子
帯のエッジエネルギの変化を示すグラフである。
帯のエッジエネルギの変化を示すグラフである。
図４は、それぞれ少数キャリヤ障壁層がある場合とな
い場合のダイオードの温度に伴なうゼロバイアス抵抗と
面積の積の変化を示すグラフである。
い場合のダイオードの温度に伴なうゼロバイアス抵抗と
面積の積の変化を示すグラフである。
図５は、本発明のInSbダイオードの70℃における逆バ
イアス電流−電圧特性及び微分コンダクタンス−電圧特
性を示すグラフである。
イアス電流−電圧特性及び微分コンダクタンス−電圧特
性を示すグラフである。
図６は、本発明のMISFETを製造するために成長させた
半導体ヘテロ構造体の概略図である。
半導体ヘテロ構造体の概略図である。
図７は、図６のヘテロ構造体から本発明のMISFETを製
造する種々の段階を示す概略図である。
造する種々の段階を示す概略図である。
図８は、本発明のMISFETの出力特性を示すグラフであ
る。
る。
図９は、本発明のバイポーラトランジスタの概略断面
図である。
図である。
図10は、本発明のバイポーラトランジスタの別の実施
例の概略断面図である。
例の概略断面図である。
図１は参照すると、本発明の素子を構築するのに適し
た半導体多層ヘテロ構造体10が概略的に示されている。
ヘテロ構造体10は、インジウムアンチモン（InSb）及び
インジウムアルミニウムアンチモン（In1-xAlxSb）合金
からなる。ヘテロ構造体10は４つの半導体材料領域、即
ち、高濃度にドーピングされた微小ギャップｐ型（p+）
領域12と、比較的広いバンドギャップの高濃度にドーピ
ングされた微小ギャップｐ型（p+）領域14と、低濃度に
ドーピングされたｐ型（p-）領域16と、高濃度にドーピ
ングされた微小ギャップｎ型（n+）領域18とを有する。
上記定義において、上付きのマイナス（−）またはプラ
ス（＋）符号はそれぞれドーピングが低濃度または高濃
度であることを示しており、上付き符号がない場合は中
間のドーピングレベルであることを示している。下線
（＿）は、下線なしで表されている材料のバンドギャッ
プと比較してバンドギャップが広い材料であることを示
している。領域12、14、16及び18の隣り合った対は、そ
れぞれライン20、22及び24で示された中間領域を有して
おり、これらはそれぞれp+p+、p+p-及びp-n+接合であ
る。領域20及び22はヘテロ接合であり、領域24はホモ接
合であるが、これら３つの接合を以降は接合と称する。
た半導体多層ヘテロ構造体10が概略的に示されている。
ヘテロ構造体10は、インジウムアンチモン（InSb）及び
インジウムアルミニウムアンチモン（In1-xAlxSb）合金
からなる。ヘテロ構造体10は４つの半導体材料領域、即
ち、高濃度にドーピングされた微小ギャップｐ型（p+）
領域12と、比較的広いバンドギャップの高濃度にドーピ
ングされた微小ギャップｐ型（p+）領域14と、低濃度に
ドーピングされたｐ型（p-）領域16と、高濃度にドーピ
ングされた微小ギャップｎ型（n+）領域18とを有する。
上記定義において、上付きのマイナス（−）またはプラ
ス（＋）符号はそれぞれドーピングが低濃度または高濃
度であることを示しており、上付き符号がない場合は中
間のドーピングレベルであることを示している。下線
（＿）は、下線なしで表されている材料のバンドギャッ
プと比較してバンドギャップが広い材料であることを示
している。領域12、14、16及び18の隣り合った対は、そ
れぞれライン20、22及び24で示された中間領域を有して
おり、これらはそれぞれp+p+、p+p-及びp-n+接合であ
る。領域20及び22はヘテロ接合であり、領域24はホモ接
合であるが、これら３つの接合を以降は接合と称する。
VG V80H MBEシステムにおいて、（カドミウムを３
×1014cm-3までドーピングした）ｐ型（001）InSb基板2
6上にヘテロ構造体100を成長させる。基板26に隣接して
緩衝及び温度傾斜領域28を成長させ、一方でMBEシステ
ムを、ヘテロ構造体10を成長させるよう正しく設定し
た。成長温度は約420℃であり、成長速度は0.5ミクロン
時間-1であった。化学的にエッチングされた構造体を規
定するためにヘテロ構造体10上に標準写真平板技術を使
用してメサ形ダイオードを製造する。
×1014cm-3までドーピングした）ｐ型（001）InSb基板2
6上にヘテロ構造体100を成長させる。基板26に隣接して
緩衝及び温度傾斜領域28を成長させ、一方でMBEシステ
ムを、ヘテロ構造体10を成長させるよう正しく設定し
た。成長温度は約420℃であり、成長速度は0.5ミクロン
時間-1であった。化学的にエッチングされた構造体を規
定するためにヘテロ構造体10上に標準写真平板技術を使
用してメサ形ダイオードを製造する。
p+領域12、p-領域16及びn+領域18はそれぞれ幅2.15ミ
クロン、3.15ミクロン及び3.0ミクロンのInSbからな
る。InSbは室温で0.18eVのバンドギャップを有する。p+
領域14は幅0.02ミクロンのIn0.9Al0.1Sbからなる。In
0.9Al0.1Sbは室温で0.36eVのバンドギャップを有し、こ
れはInSbの２倍のバンドギャップである。ドーパント
は、ｎ型においてはシリコン（Si）、ｐ型においてはベ
リリウム（Be）である。領域12及び14におけるドーピン
グは５×1018原子cm-3であり、領域16においては１×10
15原子cm-3、及び領域18においては１×1018原子cm-3で
ある。
クロン、3.15ミクロン及び3.0ミクロンのInSbからな
る。InSbは室温で0.18eVのバンドギャップを有する。p+
領域14は幅0.02ミクロンのIn0.9Al0.1Sbからなる。In
0.9Al0.1Sbは室温で0.36eVのバンドギャップを有し、こ
れはInSbの２倍のバンドギャップである。ドーパント
は、ｎ型においてはシリコン（Si）、ｐ型においてはベ
リリウム（Be）である。領域12及び14におけるドーピン
グは５×1018原子cm-3であり、領域16においては１×10
15原子cm-3、及び領域18においては１×1018原子cm-3で
ある。
次に図２を参照すると、ダイオードの形態の半導体素
子30が概略的に示されている。ダイオード30は、本発明
の素子に使用される排除接点、抽出接点及びポテンシャ
ル障壁の役割を明確化するために説明する。図１と共通
の部品は同じ参照番号で示してある。ダイオード30は、
図１を参照して記載したような接合20、22及び24を間に
挟む領域12、14、16及び18からなる。後述するように、
p+p-接合22は排除接点を形成し、p-n+接合24は抽出接点
を形成している。バイアス電圧印加のためにダイオード
30の電極が32及び34に与えられている。
子30が概略的に示されている。ダイオード30は、本発明
の素子に使用される排除接点、抽出接点及びポテンシャ
ル障壁の役割を明確化するために説明する。図１と共通
の部品は同じ参照番号で示してある。ダイオード30は、
図１を参照して記載したような接合20、22及び24を間に
挟む領域12、14、16及び18からなる。後述するように、
p+p-接合22は排除接点を形成し、p-n+接合24は抽出接点
を形成している。バイアス電圧印加のためにダイオード
30の電極が32及び34に与えられている。
領域12は、電極32を取り付けることができる微小ギャ
ップ領域を提供しており、この領域の幅は限定的ではな
い。この実施例においては領域12は、電極32と接合22と
の間で2.15ミクロンの幅を有する。領域14は、少数キャ
リヤが領域12から領域16へトンネリングするのを実質的
に防止するのに十分な幅を有する必要があり、従って約
2nmより広い。これについては後で詳述する。しかしな
がら、領域14の幅は、歪緩和（strain relief）のため
の臨界幅よりも狭い必要がある。この臨界幅は、これを
超えると層がその基板結晶格子との整合に伴なう歪を受
け入れられなくなる層の厚さを示す専門用語である。臨
界幅以上の幅を有する層は、素子の動作に対立する不利
なエネルギ状態を生じる転位を有する。In0.9Al0.1Sbに
おいては臨界幅は50nmと推定されている〔Ｊ Ｗ Matt
ews及びＡ Ｅ BlakesleeによるＪ Crystal Growth
27,118（1975）におけるモデルによる〕。領域14は接
合20及び22間で幅20nmを有し、これは推定臨界幅の半分
以下である。領域16の幅は、接合22及び24間で、これら
の接合によって領域16内に生成される少数キャリヤ排除
及び抽出効果がその厚さ全体に行きわたるように、少数
キャリヤ拡散長以下であるべきである。領域16への少数
キャリヤ源がない、即ち少数キャリヤがこの領域内に注
入される電気的接続がないことも重要である。少数キャ
リヤ源があると、排除及び抽出効果が無効になる。
ップ領域を提供しており、この領域の幅は限定的ではな
い。この実施例においては領域12は、電極32と接合22と
の間で2.15ミクロンの幅を有する。領域14は、少数キャ
リヤが領域12から領域16へトンネリングするのを実質的
に防止するのに十分な幅を有する必要があり、従って約
2nmより広い。これについては後で詳述する。しかしな
がら、領域14の幅は、歪緩和（strain relief）のため
の臨界幅よりも狭い必要がある。この臨界幅は、これを
超えると層がその基板結晶格子との整合に伴なう歪を受
け入れられなくなる層の厚さを示す専門用語である。臨
界幅以上の幅を有する層は、素子の動作に対立する不利
なエネルギ状態を生じる転位を有する。In0.9Al0.1Sbに
おいては臨界幅は50nmと推定されている〔Ｊ Ｗ Matt
ews及びＡ Ｅ BlakesleeによるＪ Crystal Growth
27,118（1975）におけるモデルによる〕。領域14は接
合20及び22間で幅20nmを有し、これは推定臨界幅の半分
以下である。領域16の幅は、接合22及び24間で、これら
の接合によって領域16内に生成される少数キャリヤ排除
及び抽出効果がその厚さ全体に行きわたるように、少数
キャリヤ拡散長以下であるべきである。領域16への少数
キャリヤ源がない、即ち少数キャリヤがこの領域内に注
入される電気的接続がないことも重要である。少数キャ
リヤ源があると、排除及び抽出効果が無効になる。
ダイオード30において領域16は接合22及び24間で3.15
ミクロンの幅を有する。領域18はキャリヤ抽出のために
備えられており、その幅は少数キャリヤ拡散長より大き
い必要があり、例えば接合24と電極34との間で3.0ミク
ロンである。
ミクロンの幅を有する。領域18はキャリヤ抽出のために
備えられており、その幅は少数キャリヤ拡散長より大き
い必要があり、例えば接合24と電極34との間で3.0ミク
ロンである。
次に図３を参照すると、ダイオード30に沿ったゼロバ
イアスにおける伝導帯エッジエネルギEc及び価電子帯エ
ッジエネルギEvの変化を示す曲線40及び42が与えられて
いる。一点破線44、46及び48はそれぞれ接合20、22及び
24の位置を示す。破線50はダイオード30のフェルミレベ
ルを示す。p+領域は、少数キャリヤ（電子）がp+領域12
からp-領域16に進入するのを防ぐポテンシャル障壁52を
伝導帯内に生成している。更に、p+領域14のバンドギャ
ップは他の領域よりも広いので、この領域内での熱励起
による電子生成は比較的少ない。p+p-接合22は、電子
（少数キャリヤ）が領域16にその左側から到達するのを
排除する排除接点を形成している。しかしながらp+領域
14は、実質的な量の少数キャリヤがポテンシャル障壁52
を通る量子のメカニカルトンネル効果によって領域12か
ら領域16に輸送されるのを防ぐのに十分な幅である必要
がある。
イアスにおける伝導帯エッジエネルギEc及び価電子帯エ
ッジエネルギEvの変化を示す曲線40及び42が与えられて
いる。一点破線44、46及び48はそれぞれ接合20、22及び
24の位置を示す。破線50はダイオード30のフェルミレベ
ルを示す。p+領域は、少数キャリヤ（電子）がp+領域12
からp-領域16に進入するのを防ぐポテンシャル障壁52を
伝導帯内に生成している。更に、p+領域14のバンドギャ
ップは他の領域よりも広いので、この領域内での熱励起
による電子生成は比較的少ない。p+p-接合22は、電子
（少数キャリヤ）が領域16にその左側から到達するのを
排除する排除接点を形成している。しかしながらp+領域
14は、実質的な量の少数キャリヤがポテンシャル障壁52
を通る量子のメカニカルトンネル効果によって領域12か
ら領域16に輸送されるのを防ぐのに十分な幅である必要
がある。
領域14に要求される幅は、ポテンシャルエネルギ障壁
52の形態及びキャリヤ有効質量の関数である。R A Smit
hによって“Wave Mechanics of Crystalline Solli
ds"第２版,Chapman and Hall（1969）pp56に、障壁の
両側における伝導帯エッジエネルギEc及び価電子帯エッ
ジエネルギEvが等しい長方形障壁について近似分析が行
われている。更に、障壁52を横切って生成される電場
は、多数キャリヤ流に対する抵抗がわずかしかないよう
に小さいべきである。電子流に対する伝導帯障壁の場合
には、障壁を通過する電子の割合Ｐは、 〔ここで,Eは電子エネルギであって、Ecはゼロと定義さ
れ、Ｎ（Ｅ）は伝導帯中の状態密度であり、Ｆ（Ｅ）は
フェルミ関数であり、ｔ（Ｅ）は電子１個当たりのトン
ネリングの確率である〕 によって与えられる。電子１個当たりのトンネリングの
確率は、 〔ここで、Ｗは障壁の高さであり、ａは障壁の幅（即ち
領域14の幅）であり、ｂは、 ｂ＝２π｛2m＊（Ｗ−Ｅ）｝1/2ｈ （３） （ここでｍ＊は電子有効質量であり、ｈはプランク定数
である） によって与えられる〕 によって与えられる。
52の形態及びキャリヤ有効質量の関数である。R A Smit
hによって“Wave Mechanics of Crystalline Solli
ds"第２版,Chapman and Hall（1969）pp56に、障壁の
両側における伝導帯エッジエネルギEc及び価電子帯エッ
ジエネルギEvが等しい長方形障壁について近似分析が行
われている。更に、障壁52を横切って生成される電場
は、多数キャリヤ流に対する抵抗がわずかしかないよう
に小さいべきである。電子流に対する伝導帯障壁の場合
には、障壁を通過する電子の割合Ｐは、 〔ここで,Eは電子エネルギであって、Ecはゼロと定義さ
れ、Ｎ（Ｅ）は伝導帯中の状態密度であり、Ｆ（Ｅ）は
フェルミ関数であり、ｔ（Ｅ）は電子１個当たりのトン
ネリングの確率である〕 によって与えられる。電子１個当たりのトンネリングの
確率は、 〔ここで、Ｗは障壁の高さであり、ａは障壁の幅（即ち
領域14の幅）であり、ｂは、 ｂ＝２π｛2m＊（Ｗ−Ｅ）｝1/2ｈ （３） （ここでｍ＊は電子有効質量であり、ｈはプランク定数
である） によって与えられる〕 によって与えられる。
価電子帯オフセットの結果、54または56のような不連
続スパイクができる。これは、多数キャリヤ（正孔）流
に対する障壁を惹起し得、望ましくない。従って、P+領
域14におけるドーピングは、スパイク54、56を通してト
ンネリングが起こるのに十分に高く、正孔流に対する障
壁を効果的に除去するように行なう。或いは、ヘテロ接
合20及び22において組成を或る程度段階的に変化させて
不連続スパイク54及び56の形成を防止することもでき
る。これには、In1-x′Alx′Sbにおける組成パラメータ
ｘ′を、かかるヘテロ接合の10nm程度の距離にわたって
それぞれ０〜ｘ′及びｘ′〜０と次第に変化させること
が含まれる。かかる組成変化は当分野においてよく知ら
れており、ここでは説明しない。
続スパイクができる。これは、多数キャリヤ（正孔）流
に対する障壁を惹起し得、望ましくない。従って、P+領
域14におけるドーピングは、スパイク54、56を通してト
ンネリングが起こるのに十分に高く、正孔流に対する障
壁を効果的に除去するように行なう。或いは、ヘテロ接
合20及び22において組成を或る程度段階的に変化させて
不連続スパイク54及び56の形成を防止することもでき
る。これには、In1-x′Alx′Sbにおける組成パラメータ
ｘ′を、かかるヘテロ接合の10nm程度の距離にわたって
それぞれ０〜ｘ′及びｘ′〜０と次第に変化させること
が含まれる。かかる組成変化は当分野においてよく知ら
れており、ここでは説明しない。
ダイオード30は以下のように動作する。電極32が電極
34に関して負にバイアスされる。p-n+ホモ接合24はダイ
オード30の整流特性を与え、逆バイアスされる。先に述
べたように、p+p-ヘテロ接合22は排除接点を与え、正孔
（多数キャリヤ）は領域16から領域14へ自由に流れる
が、領域14から領域16への逆方向には僅かな電子（少数
キャリヤ）流が流れるのみである。更に接合24は、領域
18内の伝導帯エッジエネルギがより低が故に電子が領域
16から領域18へと拡散することから、抽出接点を与え
る。その結果、領域16内の電子は逆バイアスされている
p-n+接合24に向かって拡散して領域18に抽出されるが、
接合22の排除接点特性の故に領域14から電子が充填され
ることはない。従って領域16内の電子（少数キャリヤ）
濃度は、ダイオード30が逆バイアスされていると低下
し、電荷中性条件から、これに伴って正孔（多数キャリ
ヤ）濃度も低下する。これら２つの効果の組合せによっ
て、ダイオード30を逆バイアスすると領域16内の伝導性
の固有要因が低減される。固有要因は、不純物状態の励
起から生じる外因性要因とは反対に、価電子の励起から
生じるものである。バイアスがない場合は、領域16はダ
イオード作動温度において固有であり、伝導性は価電子
の熱イオン化に起因するものが支配的である。バイアス
下では、キャリヤ濃度が著しく低下し、領域16が作動温
度において外因的に作用する、即ち不純物状態の熱イオ
ン化に起因する伝導性が支配的となる動的状態が生起さ
れる。
34に関して負にバイアスされる。p-n+ホモ接合24はダイ
オード30の整流特性を与え、逆バイアスされる。先に述
べたように、p+p-ヘテロ接合22は排除接点を与え、正孔
（多数キャリヤ）は領域16から領域14へ自由に流れる
が、領域14から領域16への逆方向には僅かな電子（少数
キャリヤ）流が流れるのみである。更に接合24は、領域
18内の伝導帯エッジエネルギがより低が故に電子が領域
16から領域18へと拡散することから、抽出接点を与え
る。その結果、領域16内の電子は逆バイアスされている
p-n+接合24に向かって拡散して領域18に抽出されるが、
接合22の排除接点特性の故に領域14から電子が充填され
ることはない。従って領域16内の電子（少数キャリヤ）
濃度は、ダイオード30が逆バイアスされていると低下
し、電荷中性条件から、これに伴って正孔（多数キャリ
ヤ）濃度も低下する。これら２つの効果の組合せによっ
て、ダイオード30を逆バイアスすると領域16内の伝導性
の固有要因が低減される。固有要因は、不純物状態の励
起から生じる外因性要因とは反対に、価電子の励起から
生じるものである。バイアスがない場合は、領域16はダ
イオード作動温度において固有であり、伝導性は価電子
の熱イオン化に起因するものが支配的である。バイアス
下では、キャリヤ濃度が著しく低下し、領域16が作動温
度において外因的に作用する、即ち不純物状態の熱イオ
ン化に起因する伝導性が支配的となる動的状態が生起さ
れる。
従来技術の記載されているタイプの素子の逆バイアス
電流−電圧特性における負の微分抵抗の存在は、例えば
Ａ Ｍ WhiteによってInfrared Physics,Vol 27,No
６（1987）pp361に記載されている。この負の微分抵
抗は、逆バイアスを印加することにより自由キャリヤが
除去されるためにダイオード30の固有領域16においてオ
ージェ生起機構が抑圧されることから生じものであっ
て、これはダイオードの漏れ電流の低下をもたらす。本
発明の素子においてこの作用は著しく強く、漏れ電流が
低下し、性能が向上するという利点を与える。
電流−電圧特性における負の微分抵抗の存在は、例えば
Ａ Ｍ WhiteによってInfrared Physics,Vol 27,No
６（1987）pp361に記載されている。この負の微分抵
抗は、逆バイアスを印加することにより自由キャリヤが
除去されるためにダイオード30の固有領域16においてオ
ージェ生起機構が抑圧されることから生じものであっ
て、これはダイオードの漏れ電流の低下をもたらす。本
発明の素子においてこの作用は著しく強く、漏れ電流が
低下し、性能が向上するという利点を与える。
ヘテロ構造体10の一般形態を基礎とする本発明の素子
は、領域12、14、16及び18と等価であるが異なる幅の領
域を有することもできる。上述の領域幅の基準は、かか
る幅が以下の範囲内にあることを示す。領域12は0.1ミ
クロン以上の幅を有し、領域14は2nmから歪緩和に伴な
う臨界厚までの幅を有し、領域16は約３ミクロン以下の
幅を有し、領域18は0.1ミクロン以上の幅を有する。
は、領域12、14、16及び18と等価であるが異なる幅の領
域を有することもできる。上述の領域幅の基準は、かか
る幅が以下の範囲内にあることを示す。領域12は0.1ミ
クロン以上の幅を有し、領域14は2nmから歪緩和に伴な
う臨界厚までの幅を有し、領域16は約３ミクロン以下の
幅を有し、領域18は0.1ミクロン以上の幅を有する。
使用するドーピングレベル及びドーパントは、素子動
作の正確な必要条件に伴なって変化し得る。p+領域12に
おけるドーピングは、伝導性が外因性である、即ち作動
温度において主として多数キャリヤ（正孔）輸送に起因
するものであるように十分に高くなくてはならない。領
域12におけるドーピング濃度を高くして、この領域によ
って与えられる直列抵抗を最小化する。５×1017原子cm
-3以上、好ましくは１×1018原子cm-3以上の値が適当で
ある。p+領域14におけるドーピングは、接合20及び22に
おける価電子帯不連続スパイクを通して多数キャリヤが
トンネリングするのに十分に高いことが好ましい。領域
14におけるアクセプタ濃度NAは５×1017原子cm-3以上、
好ましくは１×1018原子cm-3以上であるべきである。p-
領域16におけるドーピングは、ダイオード作動温度にお
いてゼロバイアスで固有要因が支配的であるのに十分に
低いべきであり、従ってNAは周囲温度動作に対しては１
×1017原子cm-3以下である。n+領域18におけるドーピン
グは、強力な縮退を生起し、p-領域16における正孔注入
を最小化するのに十分に高くあるべきである。即ち領域
18は２×1017原子cm-3以上、好ましくは１×1018原子cm
-3以上のドナー濃度NDを有するべきである。上述のドー
ピングレベルは電気的に能動のレベルである。領域12及
び領域14は、領域18とは反対の、同じタイプの多数キャ
リヤを有する。しかしながら領域16はｐ型でもｎ型でも
よい。従って整流接合は接合22または24となり得る。接
合22が整流接合であるならば、接合24は排除接点として
機能する。
作の正確な必要条件に伴なって変化し得る。p+領域12に
おけるドーピングは、伝導性が外因性である、即ち作動
温度において主として多数キャリヤ（正孔）輸送に起因
するものであるように十分に高くなくてはならない。領
域12におけるドーピング濃度を高くして、この領域によ
って与えられる直列抵抗を最小化する。５×1017原子cm
-3以上、好ましくは１×1018原子cm-3以上の値が適当で
ある。p+領域14におけるドーピングは、接合20及び22に
おける価電子帯不連続スパイクを通して多数キャリヤが
トンネリングするのに十分に高いことが好ましい。領域
14におけるアクセプタ濃度NAは５×1017原子cm-3以上、
好ましくは１×1018原子cm-3以上であるべきである。p-
領域16におけるドーピングは、ダイオード作動温度にお
いてゼロバイアスで固有要因が支配的であるのに十分に
低いべきであり、従ってNAは周囲温度動作に対しては１
×1017原子cm-3以下である。n+領域18におけるドーピン
グは、強力な縮退を生起し、p-領域16における正孔注入
を最小化するのに十分に高くあるべきである。即ち領域
18は２×1017原子cm-3以上、好ましくは１×1018原子cm
-3以上のドナー濃度NDを有するべきである。上述のドー
ピングレベルは電気的に能動のレベルである。領域12及
び領域14は、領域18とは反対の、同じタイプの多数キャ
リヤを有する。しかしながら領域16はｐ型でもｎ型でも
よい。従って整流接合は接合22または24となり得る。接
合22が整流接合であるならば、接合24は排除接点として
機能する。
本発明の素子を提供するために使用されるInSb/In1-x
AlxSbヘテロ構造体においては、領域16の材料は、0.01
〜0.7、好ましくは0.1〜0.3のパラメータｘの値を有し
得る。しかしながら、本発明はInSb/InAlSbヘテロ構造
体に制限されることはなく、種々の異なる半導体材料か
ら構築することができる。
AlxSbヘテロ構造体においては、領域16の材料は、0.01
〜0.7、好ましくは0.1〜0.3のパラメータｘの値を有し
得る。しかしながら、本発明はInSb/InAlSbヘテロ構造
体に制限されることはなく、種々の異なる半導体材料か
ら構築することができる。
ダイオードの１つの示性数は、ゼロバイアス抵抗R0に
ダイオード接合面積Ａを乗じた値、即ちR0Aである。図
４を参照すると、InSbダイオード30及び52に等価の障壁
を持たない２つのダイオードにおける温度の逆数（×10
00）に伴なうR0Aの変化がグラフで示されている。正方
形の記号でプロットされているデータはダイオード30に
対応しており、他の２つのダイオードに対するデータは
それぞれ十字形及び円で表されている。R0Aの値が高い
ほどダイオードの性能は優れている。図４から、130K以
上の全ての温度においてダイオード30は他の２つのダイ
オードよりも著しく優れていることが判る。
ダイオード接合面積Ａを乗じた値、即ちR0Aである。図
４を参照すると、InSbダイオード30及び52に等価の障壁
を持たない２つのダイオードにおける温度の逆数（×10
00）に伴なうR0Aの変化がグラフで示されている。正方
形の記号でプロットされているデータはダイオード30に
対応しており、他の２つのダイオードに対するデータは
それぞれ十字形及び円で表されている。R0Aの値が高い
ほどダイオードの性能は優れている。図４から、130K以
上の全ての温度においてダイオード30は他の２つのダイ
オードよりも著しく優れていることが判る。
図５を参照すると、70℃で動作するダイオードについ
て、逆バイアス電流−電圧特性及び微分コンダクタンス
−電圧特性がそれぞれ曲線70及び72で表されている。電
流軸は図５の右側に単位mAで示されている。コンダクタ
ンス軸は図５の左側に単位mSで示されている。図５の結
果を得るのに使用したダイオードを30′として参照す
る。ダイオード30′は、ダイオード30について上述した
ものと同様であるが、但し、領域14は組成In0.8Al0.2Sb
を有する材料からなった。曲線72は、点74及び76間で負
のコンダクタンスを示している。即ちダイオード30′
は、上述の種類の負の微分抵抗を示した。
て、逆バイアス電流−電圧特性及び微分コンダクタンス
−電圧特性がそれぞれ曲線70及び72で表されている。電
流軸は図５の右側に単位mAで示されている。コンダクタ
ンス軸は図５の左側に単位mSで示されている。図５の結
果を得るのに使用したダイオードを30′として参照す
る。ダイオード30′は、ダイオード30について上述した
ものと同様であるが、但し、領域14は組成In0.8Al0.2Sb
を有する材料からなった。曲線72は、点74及び76間で負
のコンダクタンスを示している。即ちダイオード30′
は、上述の種類の負の微分抵抗を示した。
次に図６を参照すると、本発明のMISFETを製造するた
めに成長させた半導体ヘテロ構造体100が概略的に示さ
れている。ここでMISFETは、Metal−Insulator−Semico
nductor Field Effect Transistor（金属−絶縁体−
半導体電界効果トランジスタ）の頭字語である。ヘテロ
構造体100は、ダイオード30を構築するのに使用したヘ
テロ構造体10と類似であり、ヘテロ構造体10と同様に成
長させる。図１及び図２と共通の部品には同じ参照番号
の頭に１を付け足して表してある。
めに成長させた半導体ヘテロ構造体100が概略的に示さ
れている。ここでMISFETは、Metal−Insulator−Semico
nductor Field Effect Transistor（金属−絶縁体−
半導体電界効果トランジスタ）の頭字語である。ヘテロ
構造体100は、ダイオード30を構築するのに使用したヘ
テロ構造体10と類似であり、ヘテロ構造体10と同様に成
長させる。図１及び図２と共通の部品には同じ参照番号
の頭に１を付け足して表してある。
p+領域112、p+領域114、p-領域116及びn+領域118はそ
れぞれヘテロ構造体10の領域12〜18に関連して記述した
ように上向きに連続して配置されている。p+領域112は
傾斜領域128に隣接している。領域112、116及び118はそ
れぞれ幅が2.0ミクロン、0.25ミクロン及び0.75ミクロ
ンの適当にドーピングされたInSbで形成されている。領
域114は、幅が20nmの適当にドーピングされたIn0.9Al
0.1Sbで形成されている。ｐ型領域112及び114における
ドーパントはベリリウムであり、ｎ型領域118における
ドーパントはシリコンである。ドーピングレベルは、領
域112及び114においては３×1018原子cm-3であり、領域
116においては１×1015原子cm-3であり、領域118におい
ては２×1018原子cm-3である。かかるドーピングレベル
は電気的に能動なレベルであると推定されており、ドー
パントの化学的レベルは各ケースで僅かにより高い。p-
領域116におけるドーピングは一般に、機械加工不純物
バックグラウンドによって行われる。しかしながら、よ
り高いドーピングレベルが所望であれば、他の領域11
2、114及び118と同様に通常の方法でドーピングするこ
ともできる。領域112及び114が同様のドーピングレベル
を有することが好都合であるが、必須ではない。
れぞれヘテロ構造体10の領域12〜18に関連して記述した
ように上向きに連続して配置されている。p+領域112は
傾斜領域128に隣接している。領域112、116及び118はそ
れぞれ幅が2.0ミクロン、0.25ミクロン及び0.75ミクロ
ンの適当にドーピングされたInSbで形成されている。領
域114は、幅が20nmの適当にドーピングされたIn0.9Al
0.1Sbで形成されている。ｐ型領域112及び114における
ドーパントはベリリウムであり、ｎ型領域118における
ドーパントはシリコンである。ドーピングレベルは、領
域112及び114においては３×1018原子cm-3であり、領域
116においては１×1015原子cm-3であり、領域118におい
ては２×1018原子cm-3である。かかるドーピングレベル
は電気的に能動なレベルであると推定されており、ドー
パントの化学的レベルは各ケースで僅かにより高い。p-
領域116におけるドーピングは一般に、機械加工不純物
バックグラウンドによって行われる。しかしながら、よ
り高いドーピングレベルが所望であれば、他の領域11
2、114及び118と同様に通常の方法でドーピングするこ
ともできる。領域112及び114が同様のドーピングレベル
を有することが好都合であるが、必須ではない。
次に図７を参照すると、図６に示したヘテロ構造体10
0からMISFET200を製造するプロセスの各ステップが、図
７（ａ）〜図７（ｄ）に概略的に示されている。先に記
載した部品には同じ参照番号を付けてある。MISFETは、
InSb基板126上に数百個のトランジスタ200をアレー状に
与えるマスクセットを使用して製造される。前述のごと
く成長させたヘテロ構造体100を6mm×6mmの正方形チッ
プに切断する。次いで１つのチップをエッチングしてそ
れぞれ面積100μ２内に多数のトランジスタを形成す
る。更に各チップは、端子及び共通結線が形成されるト
ランジスのない領域をも有する。図７（ａ）に示したよ
うに、各トランジス200においてチップをエッチングし
てそれぞれソースメサ202及びドレインメサ204を形成す
る。次いでソースメサ202とドレインメサ204の間にゲー
ト凹部205を形成する。凹部205は深さ1.0ミクロン、長
さ20ミクロン、及び図７の平面と垂直な方向の幅40ミク
ロンを有する。図７（ｂ）に示したように、更にエッチ
ングを実施して各トランジスタ200の範囲を規定する。
これは、領域114〜118と領域112と一部とを含む残存突
出部206の一部としてソースメサ202及びドレインメサ20
4を残すように、p+領域112半ばまでエッチングすること
を含む。更にこのエッチングによってp+半導体領域112
の露出表面208も残す。突出部206及び表面領域208をア
ノード化し、次いでシリコン酸化物（SiOx）をその上に
スパッタリングし、図７（ｃ）に示したように、優先的
にエッチングしてゲート絶縁体210、ソース接点絶縁体2
12及びドレイン接点絶縁体214を形成する。スパッタリ
ングの間、表面領域208の領域221にシリコン酸化物が付
着しないようにそれをマスクする（図示なし）。次いで
図７（ｄ）に示したように、ゲート216、ソース218、ド
レイン220及び共通部222といった金属接点を堆積する。
0からMISFET200を製造するプロセスの各ステップが、図
７（ａ）〜図７（ｄ）に概略的に示されている。先に記
載した部品には同じ参照番号を付けてある。MISFETは、
InSb基板126上に数百個のトランジスタ200をアレー状に
与えるマスクセットを使用して製造される。前述のごと
く成長させたヘテロ構造体100を6mm×6mmの正方形チッ
プに切断する。次いで１つのチップをエッチングしてそ
れぞれ面積100μ２内に多数のトランジスタを形成す
る。更に各チップは、端子及び共通結線が形成されるト
ランジスのない領域をも有する。図７（ａ）に示したよ
うに、各トランジス200においてチップをエッチングし
てそれぞれソースメサ202及びドレインメサ204を形成す
る。次いでソースメサ202とドレインメサ204の間にゲー
ト凹部205を形成する。凹部205は深さ1.0ミクロン、長
さ20ミクロン、及び図７の平面と垂直な方向の幅40ミク
ロンを有する。図７（ｂ）に示したように、更にエッチ
ングを実施して各トランジスタ200の範囲を規定する。
これは、領域114〜118と領域112と一部とを含む残存突
出部206の一部としてソースメサ202及びドレインメサ20
4を残すように、p+領域112半ばまでエッチングすること
を含む。更にこのエッチングによってp+半導体領域112
の露出表面208も残す。突出部206及び表面領域208をア
ノード化し、次いでシリコン酸化物（SiOx）をその上に
スパッタリングし、図７（ｃ）に示したように、優先的
にエッチングしてゲート絶縁体210、ソース接点絶縁体2
12及びドレイン接点絶縁体214を形成する。スパッタリ
ングの間、表面領域208の領域221にシリコン酸化物が付
着しないようにそれをマスクする（図示なし）。次いで
図７（ｄ）に示したように、ゲート216、ソース218、ド
レイン220及び共通部222といった金属接点を堆積する。
正常動作においてバイアスされると、MISFET内ではキ
ャリヤ抽出及び排除が行われる。ダイオード30の場合の
ごとく、ドレインメサ204内のn+p-接合124は、領域116
から電子（少数キャリヤ）を除去する抽出接点として作
用する。領域114は領域112と一緒になって排除接点及び
電子に対するポテンシャル障壁として作用するが故に、
領域114から電子が補充されることはない。従って、MIS
FETがバイアスされているときは領域116内の電子濃度は
低下し、それに伴なってその領域の正孔濃度も低下す
る。これで領域116内の伝導率は大幅に低下し、ソース2
02とドレイン204の間の漏れ電流は減少する。
ャリヤ抽出及び排除が行われる。ダイオード30の場合の
ごとく、ドレインメサ204内のn+p-接合124は、領域116
から電子（少数キャリヤ）を除去する抽出接点として作
用する。領域114は領域112と一緒になって排除接点及び
電子に対するポテンシャル障壁として作用するが故に、
領域114から電子が補充されることはない。従って、MIS
FETがバイアスされているときは領域116内の電子濃度は
低下し、それに伴なってその領域の正孔濃度も低下す
る。これで領域116内の伝導率は大幅に低下し、ソース2
02とドレイン204の間の漏れ電流は減少する。
図７に示したように、排除接点領域112/114はMISFET2
00の全幅にわたって広がっている。実際これは、増強モ
ードMISFETにおいては必須ではない。この素子は、ドレ
インメサ204内のn+p-接合124の近傍で領域116内のキャ
リヤを排除するよう要求されているが、これは領域116
内の他の場所では必ずしも必要ではない。しかしなが
ら、後述する実施例にはこれは当てはまらない。
00の全幅にわたって広がっている。実際これは、増強モ
ードMISFETにおいては必須ではない。この素子は、ドレ
インメサ204内のn+p-接合124の近傍で領域116内のキャ
リヤを排除するよう要求されているが、これは領域116
内の他の場所では必ずしも必要ではない。しかしなが
ら、後述する実施例にはこれは当てはまらない。
次に図８を参照すると、室温におけるMISFET200の出
力特性がグラフで表されている。図８には、９つの異な
るゲート電圧値VGにおけるドレイン−ソース電圧VDSに
対するドレイン電流IDの変化を表わす曲線250〜266が示
されている。VGはソース接点に関して測定される。曲線
250はVG1.5Vに対応しており、曲線266はVG5.5Vに対応し
ている。曲線252〜264は、先の２つの値の間で0.5Vずつ
段階的に増加するVGの値に対応している。即ち曲線250
＋2NはVG＝1.5＋0.5N〔ここでＮ＝０〜８である〕に対
応している。出力特性は一般にMISFETにおける古典的形
態を呈しており、これは、可変MISFETが製造されたこと
を立証している。矢印270で示された350mVの典型的なド
レイン−ソース作動電圧VDSにおいて、ゲート電圧VGを
5.5Vから1.5Vまで変化させることによりドレイン電流を
2.5mA（曲線266）から0.16mA以下（曲線250）まで切換
えることができる。上記出力特性はダイナミックレンジ
23dB、最大トランスコンダクタンス（gm）25mSmm-1に相
当する。これは、微小ギャップ半導体材料（Eg＜0.7e
V）でできたエンハンスメントモードMISFETの最初に公
知となる例と考えられる。従来の空乏モード素子は、上
述したように7dBのダイナミックレンジしか有していな
いことが知られている。
力特性がグラフで表されている。図８には、９つの異な
るゲート電圧値VGにおけるドレイン−ソース電圧VDSに
対するドレイン電流IDの変化を表わす曲線250〜266が示
されている。VGはソース接点に関して測定される。曲線
250はVG1.5Vに対応しており、曲線266はVG5.5Vに対応し
ている。曲線252〜264は、先の２つの値の間で0.5Vずつ
段階的に増加するVGの値に対応している。即ち曲線250
＋2NはVG＝1.5＋0.5N〔ここでＮ＝０〜８である〕に対
応している。出力特性は一般にMISFETにおける古典的形
態を呈しており、これは、可変MISFETが製造されたこと
を立証している。矢印270で示された350mVの典型的なド
レイン−ソース作動電圧VDSにおいて、ゲート電圧VGを
5.5Vから1.5Vまで変化させることによりドレイン電流を
2.5mA（曲線266）から0.16mA以下（曲線250）まで切換
えることができる。上記出力特性はダイナミックレンジ
23dB、最大トランスコンダクタンス（gm）25mSmm-1に相
当する。これは、微小ギャップ半導体材料（Eg＜0.7e
V）でできたエンハンスメントモードMISFETの最初に公
知となる例と考えられる。従来の空乏モード素子は、上
述したように7dBのダイナミックレンジしか有していな
いことが知られている。
領域幅、ドーピングレベル及び材料組成ｘのようなパ
ラメータは、特定の用途に対して素子の特性を最適化す
るように変更することができる。MISFETにおいては領域
幅は次の範囲内とすることができる;p+領域112は0.1ミ
クロ以上、p+領域114は2nmから歪緩和の臨界厚まで、p-
領域116は0.1ミクロン以上、n+領域118は0.1ミクロン以
上。臨界厚は成長条件に伴って変化するが、InSb/In1-x
AlxSbヘテロ構造体に対しては約50nmである。
ラメータは、特定の用途に対して素子の特性を最適化す
るように変更することができる。MISFETにおいては領域
幅は次の範囲内とすることができる;p+領域112は0.1ミ
クロ以上、p+領域114は2nmから歪緩和の臨界厚まで、p-
領域116は0.1ミクロン以上、n+領域118は0.1ミクロン以
上。臨界厚は成長条件に伴って変化するが、InSb/In1-x
AlxSbヘテロ構造体に対しては約50nmである。
MISFET200はInSb/In1-xAlxSbヘテロ構造体である。本
発明の素子を構築するのに適した多数の他の半導体材料
の組合せがある。かかる材料の組合せを選択する上での
基準を述べる。第１及び第２の微小ギャップ半導体材料
が必要である。第２材料には第１材料よりも広いバンド
ギャップが要求される。２つの半導体材料の格子は整合
している必要はない。より広いバンドギャップの第２材
料は、少数キャリヤバンド内のポテンシャル準位Vpsに
指数関数的に依存し、また障壁幅及び少数キャリヤ拡散
長に双曲線関数的に依存する割合で漏れ電流を低減する
エネルギ障壁を少数キャリヤバンド内に生成する必要が
ある。要求される漏れ電流の低減は、問題にしている特
定の素子の用途に従う。しかしながら例えば、InAlSb
MISFET素子200において漏れ電流を10％低減するために
は、Vpsは約kT/qであるべきである〔ここで、ｑは電荷
であり、ｋはボルツマン定数であり、Ｔは作動温度であ
る〕。漏れ電流を50％以上低減するためには、Vpsは3kT
/q以上であるべきである。5kT/q及び8kT/qのVps値はそ
れぞれ約90％及び99％の漏れ電流低減に相当する。
発明の素子を構築するのに適した多数の他の半導体材料
の組合せがある。かかる材料の組合せを選択する上での
基準を述べる。第１及び第２の微小ギャップ半導体材料
が必要である。第２材料には第１材料よりも広いバンド
ギャップが要求される。２つの半導体材料の格子は整合
している必要はない。より広いバンドギャップの第２材
料は、少数キャリヤバンド内のポテンシャル準位Vpsに
指数関数的に依存し、また障壁幅及び少数キャリヤ拡散
長に双曲線関数的に依存する割合で漏れ電流を低減する
エネルギ障壁を少数キャリヤバンド内に生成する必要が
ある。要求される漏れ電流の低減は、問題にしている特
定の素子の用途に従う。しかしながら例えば、InAlSb
MISFET素子200において漏れ電流を10％低減するために
は、Vpsは約kT/qであるべきである〔ここで、ｑは電荷
であり、ｋはボルツマン定数であり、Ｔは作動温度であ
る〕。漏れ電流を50％以上低減するためには、Vpsは3kT
/q以上であるべきである。5kT/q及び8kT/qのVps値はそ
れぞれ約90％及び99％の漏れ電流低減に相当する。
組成パラメータｘまたはｘ及びｙを適当に選択して上
記Vps基準に従い得る材料の組合せとしては、In1-yAlyS
b/In1-xAlxSb、PbSe/PbS、InAs/InAs1-xPx、inAs1-xSbx
/In1-yAlySb、InAs1-xSbx/InAs1-yPy、GaAs/Ga1-xAlxA
s、In1-xGaxSb/In1-yAlySb及びHg1-xCdxTe/Hg1-yCdyTe
を挙げることができる。上述の実施態様を製造したInSb
/InAlSbは、１番目に挙げた材料のパラメータｙがゼロ
の特定のケースである。
記Vps基準に従い得る材料の組合せとしては、In1-yAlyS
b/In1-xAlxSb、PbSe/PbS、InAs/InAs1-xPx、inAs1-xSbx
/In1-yAlySb、InAs1-xSbx/InAs1-yPy、GaAs/Ga1-xAlxA
s、In1-xGaxSb/In1-yAlySb及びHg1-xCdxTe/Hg1-yCdyTe
を挙げることができる。上述の実施態様を製造したInSb
/InAlSbは、１番目に挙げた材料のパラメータｙがゼロ
の特定のケースである。
前述の比較的狭いバンドギャップの材料がシリコンま
たはガリウムヒ素よりも著しく小さいバンドギャップを
有する、即ちバンドギャップEgが約0.5eV以下である半
導体系においては、キャリヤ流速に起因する利点があ
る。微小ギャップ材料は高キャリヤ移動度を特徴とする
ことが多い。微小ギャップ材料のキャリヤの熱励起は室
温では容認し得ないために、それらは通常の信号処理系
においては無視されている。本発明は、シリコンまたは
ガリウムヒ素のいずれかにおいて可能なよりも高速で動
作する素子を製造し得る可能性を提供する。例えばInSb
中のキャリヤの最大流速はシリコン中よりも約５倍速
い。更に、微小ギャップ材料中での電力消失に関する利
点もある。例えばバイポーラトランジスタにおいては、
電力−遅延時間積（Pt）の示性数は、基本的に、エミッ
タ−ベース接合キャパシタンスを充電及び放電する間に
消失するエネルギCV2/2〔ここで、Ｃはキャパシタンス
であり、Ｖは充電される電圧である〕によって決定され
る。両パラメータＣ及びＶは微小ギャップ材料において
実質的に低減され得る。
たはガリウムヒ素よりも著しく小さいバンドギャップを
有する、即ちバンドギャップEgが約0.5eV以下である半
導体系においては、キャリヤ流速に起因する利点があ
る。微小ギャップ材料は高キャリヤ移動度を特徴とする
ことが多い。微小ギャップ材料のキャリヤの熱励起は室
温では容認し得ないために、それらは通常の信号処理系
においては無視されている。本発明は、シリコンまたは
ガリウムヒ素のいずれかにおいて可能なよりも高速で動
作する素子を製造し得る可能性を提供する。例えばInSb
中のキャリヤの最大流速はシリコン中よりも約５倍速
い。更に、微小ギャップ材料中での電力消失に関する利
点もある。例えばバイポーラトランジスタにおいては、
電力−遅延時間積（Pt）の示性数は、基本的に、エミッ
タ−ベース接合キャパシタンスを充電及び放電する間に
消失するエネルギCV2/2〔ここで、Ｃはキャパシタンス
であり、Ｖは充電される電圧である〕によって決定され
る。両パラメータＣ及びＶは微小ギャップ材料において
実質的に低減され得る。
順方向にバイアスされたエミッタ−ベース接合を流れ
る電流Ｉは、 Ｉ＝I0（ｅqV/kT−１） （４） で与えられる。I0の値は、半導体ごとに何桁も変えるこ
とができる。しかしながら、I0の最も重要な項は固有キ
ャリヤ濃度niの２乗ni 2である。即ち、Ｉは、 ni 2（ｅqV/kT−１） （５） におおよそ比例する。順方向バイアスが大きいとＩは、 におおよそ比例する。
る電流Ｉは、 Ｉ＝I0（ｅqV/kT−１） （４） で与えられる。I0の値は、半導体ごとに何桁も変えるこ
とができる。しかしながら、I0の最も重要な項は固有キ
ャリヤ濃度niの２乗ni 2である。即ち、Ｉは、 ni 2（ｅqV/kT−１） （５） におおよそ比例する。順方向バイアスが大きいとＩは、 におおよそ比例する。
従って所与の電流を得るためには、印加電圧はおおよ
そ（Eg/q）＋Ｃ〔ここでＣは半導体の型に僅かに依存す
る関数である〕である。トランジスタから最大電流を得
るためには、エミッタ−ベース接合を実質的にフラット
バンド（flat−band）条件にバイアスする、即ちVmaxを
約Eg/qとする。Imaxは全ての半導体において一定、即ち
バンドギャップには無関係となり、必要な印加電圧はお
およそバンドギャップに等しく、例えばVInSbは約VSi/5
である。スイッチング回路における電力は25分の１まで
低減することができる。
そ（Eg/q）＋Ｃ〔ここでＣは半導体の型に僅かに依存す
る関数である〕である。トランジスタから最大電流を得
るためには、エミッタ−ベース接合を実質的にフラット
バンド（flat−band）条件にバイアスする、即ちVmaxを
約Eg/qとする。Imaxは全ての半導体において一定、即ち
バンドギャップには無関係となり、必要な印加電圧はお
およそバンドギャップに等しく、例えばVInSbは約VSi/5
である。スイッチング回路における電力は25分の１まで
低減することができる。
論理回路においてトランジスタが状態を切り換える時
間は、基本的に、エミッタの中性領域からコレクタの中
性領域へのキャリヤの移動時間によって決定される。限
度内ではこれはddep/vs〔ここでddepは、エミッタ−ベ
ース及びベース−コレクタ空乏域を含む距離であり、vs
は飽和キャリヤ速度である〕に等しい。各空乏域のキャ
パシタンスＣはその幅に反比例する。所与のスイッチン
グ時間に対して、Ｃは1/vsにおおよそ比例する。更に、
例えば、CInSbはおおよそCSi/5に等しい〔ここで、C
InSb及びCSiはそれぞれInSb及びSiにおけるＣの値であ
る〕。従って電力Ｐもまた５分の１に低減される。
間は、基本的に、エミッタの中性領域からコレクタの中
性領域へのキャリヤの移動時間によって決定される。限
度内ではこれはddep/vs〔ここでddepは、エミッタ−ベ
ース及びベース−コレクタ空乏域を含む距離であり、vs
は飽和キャリヤ速度である〕に等しい。各空乏域のキャ
パシタンスＣはその幅に反比例する。所与のスイッチン
グ時間に対して、Ｃは1/vsにおおよそ比例する。更に、
例えば、CInSbはおおよそCSi/5に等しい〔ここで、C
InSb及びCSiはそれぞれInSb及びSiにおけるＣの値であ
る〕。従って電力Ｐもまた５分の１に低減される。
本発明は上述の素子に制限されることはない。MISFET
のほかに、例えば接合FET、空乏モードFET、増強モード
FET及びヘテロ接合バイポーラトランジスタといった他
の形態のトランジスタを構築することもできる。より一
般的には、上述のヘテロ構造体は、バンドギャップの広
いｐ型材料への接点を形成する上で困難が存在する任意
のヘテロ構造素子に使用することができる。
のほかに、例えば接合FET、空乏モードFET、増強モード
FET及びヘテロ接合バイポーラトランジスタといった他
の形態のトランジスタを構築することもできる。より一
般的には、上述のヘテロ構造体は、バンドギャップの広
いｐ型材料への接点を形成する上で困難が存在する任意
のヘテロ構造素子に使用することができる。
図９を参照すると、全体が番号300で示されたバイポ
ーラトランジスタの形態の本発明の別の実施例が示され
ている。トランジスタ300は全体的には円盤形構造をし
ており、この図は、直径及び破線302で示された円盤の
対称軸を通る断面図である。トランジスタ300は、n+エ
ミッタ304と、p-ベース306と、n+コレクタ308とを有し
ている。p+下層312とp+上層314とを備えた環状の排除接
点310がベース306に接続されている。トランジスタ300
は、エミッタ304、ベース306及びコレクタ308に対して
それぞれ電気バイアス電極316、318及び320を有する。
ーラトランジスタの形態の本発明の別の実施例が示され
ている。トランジスタ300は全体的には円盤形構造をし
ており、この図は、直径及び破線302で示された円盤の
対称軸を通る断面図である。トランジスタ300は、n+エ
ミッタ304と、p-ベース306と、n+コレクタ308とを有し
ている。p+下層312とp+上層314とを備えた環状の排除接
点310がベース306に接続されている。トランジスタ300
は、エミッタ304、ベース306及びコレクタ308に対して
それぞれ電気バイアス電極316、318及び320を有する。
トランジスタ300は、前述のごとき種及び濃度のドー
パントを含むInSb及びIn0.9Al0.1Sbで形成されている。
即ち、領域304、308、312及び314は図６のヘテロ構造体
100における領域118、116、（もう一度）118、114及び1
12とそれぞれ同じ組成を有する。
パントを含むInSb及びIn0.9Al0.1Sbで形成されている。
即ち、領域304、308、312及び314は図６のヘテロ構造体
100における領域118、116、（もう一度）118、114及び1
12とそれぞれ同じ組成を有する。
トランジスタ300の動作は以下の通りである。バイア
ス電圧が電極316、318及び320に印加されると、ベース
電流がベースコレクタ318に流れてトランジスタが動作
する。抽出接点であるエミッタ316とベース306の間、及
びコレクタ308とベース306の間のn+p-界面によって少数
キャリヤがベース306から抽出される。層312及び314に
よって形成されているp+p+排除接点からキャリヤは充填
されない。従ってベース306において少数キャリヤ濃度
は低下し、これに伴って、電荷中性条件から多数キャリ
ヤ濃度も低下する。これによってベースの伝導率は低下
する。エミッタ304とコレクタ308の間のベースを介して
の伝導度は、エミッタ／ベース接合及びベース／コレク
タ接合におけるバイアス電圧に加えてベースバイアス電
流の関数である。これによって、トランジスタの“ON"
状態と“OFF"状態の間のコレクタ電流の比に、比較的高
いダイナミックレンジを得ることができる。従ってトラ
ンジスタ300はディジタルスイッチング用途に適してい
る。
ス電圧が電極316、318及び320に印加されると、ベース
電流がベースコレクタ318に流れてトランジスタが動作
する。抽出接点であるエミッタ316とベース306の間、及
びコレクタ308とベース306の間のn+p-界面によって少数
キャリヤがベース306から抽出される。層312及び314に
よって形成されているp+p+排除接点からキャリヤは充填
されない。従ってベース306において少数キャリヤ濃度
は低下し、これに伴って、電荷中性条件から多数キャリ
ヤ濃度も低下する。これによってベースの伝導率は低下
する。エミッタ304とコレクタ308の間のベースを介して
の伝導度は、エミッタ／ベース接合及びベース／コレク
タ接合におけるバイアス電圧に加えてベースバイアス電
流の関数である。これによって、トランジスタの“ON"
状態と“OFF"状態の間のコレクタ電流の比に、比較的高
いダイナミックレンジを得ることができる。従ってトラ
ンジスタ300はディジタルスイッチング用途に適してい
る。
MISFET200とは違い、優れたトランジスタ性能を得る
ために、キャリヤ抽出及び排除が実質的に全てのベース
306で行われることは重要である。何故ならば、エミッ
タとコレクタの間に非抽出領域が広がっているとそれが
短絡回路として作用するためである。
ために、キャリヤ抽出及び排除が実質的に全てのベース
306で行われることは重要である。何故ならば、エミッ
タとコレクタの間に非抽出領域が広がっているとそれが
短絡回路として作用するためである。
次に図10を参照すると、全体が番号400で示された本
発明の別のバイポーラトランジスタの実施例が示されて
いる。トランジスタ400はトランジスタ300と類似であっ
て、同じ部品には同じ参照番号の頭に３の代わりに４を
付けて表わしてある。以下、異なる点について説明す
る。トランジスタ300と比較して、トランジスタ400は、
エレメントに添字“a"を付けて示した追加の環状ベース
接点アセンブリを有している。これらのエレメントは、
下層412a及び上層414aを有する排除接点410a並びにベー
スバイアス端子418aである。
発明の別のバイポーラトランジスタの実施例が示されて
いる。トランジスタ400はトランジスタ300と類似であっ
て、同じ部品には同じ参照番号の頭に３の代わりに４を
付けて表わしてある。以下、異なる点について説明す
る。トランジスタ300と比較して、トランジスタ400は、
エレメントに添字“a"を付けて示した追加の環状ベース
接点アセンブリを有している。これらのエレメントは、
下層412a及び上層414aを有する排除接点410a並びにベー
スバイアス端子418aである。
追加のベース接点410aはA.C.信号入力であり、D.C.バ
イアス電流ベース接点410とエミッタ404との間に設置さ
れている。トランジスタ400は、先の実施例300において
説明したように、バイアス電極416、418及び420を使用
してD.C.バイアスされる。次いでA.C.信号が信号ベース
電極418aに与えられると、この信号によってトランジス
タ電流は変調され、増幅される結果となる。トランジス
タ400は、比較的大きいベースバイアス電流に伴なう電
気的ノイズが、極めて小さいA.C.入力信号上に出現しな
いという利点を有する。従って、この実施例は小信号ア
ナログ増幅器に適している。
イアス電流ベース接点410とエミッタ404との間に設置さ
れている。トランジスタ400は、先の実施例300において
説明したように、バイアス電極416、418及び420を使用
してD.C.バイアスされる。次いでA.C.信号が信号ベース
電極418aに与えられると、この信号によってトランジス
タ電流は変調され、増幅される結果となる。トランジス
タ400は、比較的大きいベースバイアス電流に伴なう電
気的ノイズが、極めて小さいA.C.入力信号上に出現しな
いという利点を有する。従って、この実施例は小信号ア
ナログ増幅器に適している。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ホワイトハウス，コリン・ラルフ イギリス国、ウスターシヤー・ダブリ ユ・アール・14・３・ビイ・エイチ、マ ルバーン、クライストチヤーチ・ロー ド・３ (56)参考文献 特開 昭63−219162（ＪＰ，Ａ) 特開 昭63−132484（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/78 H01L 21/336 H01L 21/331 H01L 29/73 H01L 21/338 H01L 29/812
Claims (16)
- 【請求項１】それぞれ電流入力、電流制御及び電流出力
のために直列に接続されており且つ各々が個々のバイア
ス手段（218,216,220）によってバイアスされるように
構成されている第１、第２及び第３の半導体領域（118/
202,116/205,118/204）を有する半導体素子であって、 前記第２領域（118/205）から少数キャリヤを抽出する
ように構成されている抽出接点（124）を備えており、
前記第２領域（118/205）はドーピング濃度が低く、且
つ第４半導体領域（114）と共通界面を有しており、更
に前記第４領域（114）が、 （ａ）第５領域（112）と同じタイプの多数キャリヤを
有しており、 （ｂ）前記第５領域（112）を介してバイアス可能であ
り、少なくとも前記第３領域（204）に隣接する第２領
域（116）の部分から少数キャリヤを排除し、それによ
って前記第３領域（204）に達する電流の固有要因を低
減するための排除接点として作用するように構成されて
おり、 （ｃ）前記第５領域（112）から前記第２領域（116）へ
の少数キャリヤ流に対するポテンシャルエネルギ障壁を
与えるべく十分に大きいバンドギャップを有しており、 （ｄ）前記第２領域（202）から前記第５領域（112）へ
の多数キャリヤ流に対するポテンシャル障壁の妨害に対
抗すべく十分に高いドーピング濃度を有しており、 （ｅ）転位形成に関係する臨界厚よりは狭いが、前記第
５領域（112）から第２領域（116）への少数キャリヤの
トンネル効果を防止するには十分な幅を有することを特
徴とする半導体素子。 - 【請求項２】前記第１、第２及び第３領域がそれぞれソ
ース、ゲート及びドレイン領域（118/202,116/205,118/
204）であり、前記第１及び第３領域（118/202,118/20
4）が、前記第４及び第５領域（114,112）とは反対の、
同じタイプの少数キャリヤを有する電界効果トランジス
タ（200）であることを特徴とする請求項１に記載の素
子。 - 【請求項３】前記第２領域（116/205）が、前記第４及
び第５領域（114,112）と同じタイプの多数キャリヤを
有するエンハンスメントモード電界効果トランジスタ
（200）であることを特徴とする請求項２に記載の素
子。 - 【請求項４】前記第２領域（116）が、層厚だけ離れた
第１側面及び第２側面を有する層であり、前記第１及び
第３領域（118/202,118/204）が前記第２領域（116）の
第１側面に接続されており、前記第４領域（114）が前
記第２領域（116）の第２側面に接続されており、前記
第５領域（112）が、前記第１、第２及び第３領域（118
/202,116/205,118/204）とは反対側の前記第４領域（11
4）の側面に接続されていることを特徴とする請求項３
に記載の素子。 - 【請求項５】前記第４領域（114）が、前記第１及び第
３領域（118/202,118/204）に隣接する前記第２領域（1
16）の部分及びこれらの領域間にある前記第２領域（11
6）の部分と同じ範囲に広がり且つ対応して位置する領
域において前記第２領域と接続されていることを特徴と
する請求項４に記載の素子。 - 【請求項６】前記第４領域のバンドギャップが、前記第
２領域（116）または前記第５領域（112）のいずれより
も広い3kT/qボルト以上〔ここで、ｑは電荷であり、ｋ
はボルツマン定数であり、Ｔは素子作動温度である〕で
あることを特徴とする請求項１から５のいずれか一項に
記載の素子。 - 【請求項７】（ａ）前記第１及び第３領域（118/202,11
8/204）が、２×1017原子/cm3以上のｎ型ドーパント濃
度を有するInSbであり、 ｂ）前記第２領域（116）が、１×1017原子/cm3以下の
ｐ型ドーパント濃度を有するInSbであり、 （ｃ）前記第４領域（114）が、５×1017原子/cm3以上
のｐ型ドーパント濃度を有するIn1-xAlxSb〔但しｘは範
囲0.01〜0.7の組成パラメータである〕であり、且つ （ｄ）前記第５領域（112）が、５×1017原子/cm3以上
のｐ型ドーパント濃度を有するInSbであることを特徴と
する請求項１から６のいずれか一項に記載の素子。 - 【請求項８】前記第４領域のバンドギャップが、前記第
２領域（116）または前記第５領域（112）のいずれより
も広い5kT/qボルト以上〔ここで、ｑは電荷であり、ｋ
はボルツマン定数であり、Ｔは素子作動温度である〕で
あることを特徴とする請求項７に記載の素子。 - 【請求項９】共通基板上に連続的に配置された一連の層
から形成されており、前記第５領域（112）が前記基板
によって支持されている第１層であり、前記第４領域
（114）が前記第５層と接触している第２層であり、前
記第２領域（116）が前記２層と接触している第３層で
あり、前記第１及び第３領域（118/202,118/204）が、
前記第３層と接触している共通第４層から形成されてい
ることを特徴とする請求項１から６のいずれか一項に記
載の素子。 - 【請求項１０】第１、第２及び第３領域（304,306,30
8）がそれぞれエミッタ、ベース及びコレクタであり、
前記第１及び第３領域（304,308）が、第２、第４及び
第５領域（306,312,314）とは反対の、同じタイプの多
数キャリヤを有しており、前記第４領域（312）が、実
質的に全ての前記第２領域（306）において少数キャリ
ヤ排除効果を与えるように構成されていることを特徴と
する請求項１に記載のデバイス。 - 【請求項１１】前記第２領域（306）が、層厚だけ離れ
ている第１側面及び第２側面を有する層であり、第１及
び第３領域（304,308）がそれぞれ前記第２領域（306）
の第１及び第２側面に接続されており、前記第４領域
（312）が、一方の側面で前記第２領域（306）の第１側
面に、また他方の側面で前記第５領域（314）に接続さ
れていることを特徴とする請求項10に記載の素子。 - 【請求項１２】第２領域（406）が、第４領域（412）が
接続されているところとは別の前記第２領域（406）の
部分に接続されている追加バイアス手段（410a）を有し
ており、前記追加バイアス手段（410a）が、前記第４及
び第５領域（412,414）と同じ組成の半導体領域（412a,
414a）を備えていることを特徴とする請求項11に記載の
素子。 - 【請求項１３】前記追加バイアス手段（410a）及び第４
領域（412）が環状であり、且つ、両方が前記第１領域
（414）の周囲に配置されていることを特徴とする請求
項12に記載の素子。 - 【請求項１４】前記第４領域のバンドギャップが、前記
第２領域（116,306,416）または前記第５領域（112,31
4,414）のいずれよりも広い3kT/qボルト以上〔ここで、
ｑは電荷であり、ｋはボルツマン定数であり、Ｔは素子
作動温度である〕であることを特徴とする請求項10から
13のいずれか一項に記載の素子。 - 【請求項１５】（ａ）前記第１領域（304,404）及び前
記第３領域（308,408）が、２×1017原子/cm3以上のｎ
型ドーパント濃度を有するInSbであり、 （ｂ）前記第２領域（306,406）が、１×1017原子/cm3
以下のｐ型ドーパント濃度を有するInSbであり、 （ｃ）前記第４領域（312,412）が、５×1017原子/cm3
以上のｐ型ドーパント濃度を有するIn1-xAlxSb〔但しｘ
は範囲0.01〜0.7の組成パラメータである〕であり、且
つ （ｄ）前記第５領域（312,412）が、５×1017原子/cm3
以上のｐ型ドーパント濃度を有するInSbであることを特
徴とする請求項10から14のいずれか一項に記載の素子。 - 【請求項１６】前記第４領域のバンドギャップが、前記
第２領域（116,306,416）または前記第５領域（112,31
4,414）のいずれよりも広い5kT/qボルト以上〔ここでｑ
は電荷であり、ｋはボルツマン定数であり、Ｔは素子作
動温度である〕であることを特徴とする請求項15に記載
の素子。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| GB919100351A GB9100351D0 (en) | 1991-01-08 | 1991-01-08 | Semiconductor heterostructure device |
| GB9100351.7 | 1991-01-08 | ||
| PCT/GB1991/002270 WO1992012540A1 (en) | 1991-01-08 | 1991-12-19 | Semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06506563A JPH06506563A (ja) | 1994-07-21 |
| JP3058345B2 true JP3058345B2 (ja) | 2000-07-04 |
Family
ID=10688111
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4501457A Expired - Lifetime JP3058345B2 (ja) | 1991-01-08 | 1991-12-19 | 半導体素子 |
Country Status (8)
| Country | Link |
|---|---|
| US (1) | US5382814A (ja) |
| EP (1) | EP0566591B1 (ja) |
| JP (1) | JP3058345B2 (ja) |
| CA (1) | CA2098919C (ja) |
| DE (1) | DE69124399T2 (ja) |
| ES (1) | ES2097312T3 (ja) |
| GB (2) | GB9100351D0 (ja) |
| WO (1) | WO1992012540A1 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| USRE38582E1 (en) | 1995-10-05 | 2004-09-14 | Qinetiq Limited | Semiconductor diode with suppression of auger generation processes |
| GB9520324D0 (en) * | 1995-10-05 | 1995-12-06 | Secr Defence | Improved auger suppressed device |
| GB9524414D0 (en) * | 1995-11-29 | 1996-01-31 | Secr Defence | Low resistance contact semiconductor device |
| GB2331841A (en) * | 1997-11-28 | 1999-06-02 | Secr Defence | Field effect transistor |
| JP2003533050A (ja) * | 2000-05-10 | 2003-11-05 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 半導体デバイス |
| GB2362506A (en) * | 2000-05-19 | 2001-11-21 | Secr Defence | Field effect transistor with an InSb quantum well and minority carrier extraction |
| GB0012925D0 (en) | 2000-05-30 | 2000-07-19 | Secr Defence | Bipolar transistor |
| US6865407B2 (en) * | 2002-07-11 | 2005-03-08 | Optical Sensors, Inc. | Calibration technique for non-invasive medical devices |
| US6917078B2 (en) * | 2002-08-30 | 2005-07-12 | Micron Technology Inc. | One transistor SOI non-volatile random access memory cell |
| US6888200B2 (en) * | 2002-08-30 | 2005-05-03 | Micron Technology Inc. | One transistor SOI non-volatile random access memory cell |
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