JP3142067B2 - 半導体装置 - Google Patents
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Description
【０００１】
【産業上の利用分野】本発明は半導体装置に係り、特に
制御電極を設けたダイオードに関する。
制御電極を設けたダイオードに関する。
【０００２】
【従来の技術】従来、Ｐ−Ｎ接合（ダイオード）に代表
される２端子素子では、２電極間の特性を用いるのみで
あるため、ＭＯＳトランジスタに代表される３端子素子
のように、Ｉ−Ｖ特性を第３の制御電極によって変調さ
せることができず、応用が非常に限定されるという欠点
があった。 これに対して、Ｐ−Ｎ接合の直上にゲート
電極を設け、この電極によりダイオード特性を変調させ
る構造が提案され、解析されている。（A.S.GROVE and
D.J.FITZGERALD, "SURFACE EFFECTS ON p-n JUNCTIONS:
CHARACTERISTICS OF SURFACESPACE-CHARGE RESIONS UND
ER NON-EQUILIBRIUM CONDITIONS",Solid-State El
ectronics,Pergamon Press 1966,Vol.9,pp.783-806）
される２端子素子では、２電極間の特性を用いるのみで
あるため、ＭＯＳトランジスタに代表される３端子素子
のように、Ｉ−Ｖ特性を第３の制御電極によって変調さ
せることができず、応用が非常に限定されるという欠点
があった。 これに対して、Ｐ−Ｎ接合の直上にゲート
電極を設け、この電極によりダイオード特性を変調させ
る構造が提案され、解析されている。（A.S.GROVE and
D.J.FITZGERALD, "SURFACE EFFECTS ON p-n JUNCTIONS:
CHARACTERISTICS OF SURFACESPACE-CHARGE RESIONS UND
ER NON-EQUILIBRIUM CONDITIONS",Solid-State El
ectronics,Pergamon Press 1966,Vol.9,pp.783-806）
【０００３】図１２は、ゲート付きダイオードの断面図
である。Ｐ−Ｎ接合の表面部には、絶縁膜３を介してゲ
ート電極４が形成されている。ゲート電極４の電界によ
って、表面部の接合空乏層９が伸縮して、Ｐ−Ｎ接合の
Ｉ−Ｖ特性が変調される。３端子化したダイオードで
は、第３の制御電極により、接合電流を大きくしたり、
小さくしたりできるので、回路上の広範囲な応用が期待
できる。
である。Ｐ−Ｎ接合の表面部には、絶縁膜３を介してゲ
ート電極４が形成されている。ゲート電極４の電界によ
って、表面部の接合空乏層９が伸縮して、Ｐ−Ｎ接合の
Ｉ−Ｖ特性が変調される。３端子化したダイオードで
は、第３の制御電極により、接合電流を大きくしたり、
小さくしたりできるので、回路上の広範囲な応用が期待
できる。
【０００４】しかしながら、図１２のような構造では、
ゲート電極で制御できる接合空乏層領域が表面近傍に限
られるため、制御領域のＰ−Ｎ接合領域全体に占める割
合は極僅かであり、変調効果は極めて小さい。
ゲート電極で制御できる接合空乏層領域が表面近傍に限
られるため、制御領域のＰ−Ｎ接合領域全体に占める割
合は極僅かであり、変調効果は極めて小さい。
【０００５】また、電流電圧特性において負性抵抗を示
すエサキ・ダイオードにおいても、同様の３電極型のト
ンネル効果素子（トンネル・トランジスタ）が、回路へ
の応用範囲を広げるものとして提案されている（特開昭
５９−１５５１７７号）。
すエサキ・ダイオードにおいても、同様の３電極型のト
ンネル効果素子（トンネル・トランジスタ）が、回路へ
の応用範囲を広げるものとして提案されている（特開昭
５９−１５５１７７号）。
【０００６】図１３は、トンネル・トランジスタの断面
図である。トンネル接合の表面部には、誘電帯膜３を介
してゲート電極４が形成されている。ゲート電極４の電
界によって、表面部のトンネル接合の空乏層９が伸縮し
て、伸長した場合にはトンネル現象により、電流が減少
し、収縮した場合には電流が増大する。しかしながら、
上述と同じ理由のため、変調効果が極めて小さく、トン
ネル素子の３端子化実現は非常に難しい。
図である。トンネル接合の表面部には、誘電帯膜３を介
してゲート電極４が形成されている。ゲート電極４の電
界によって、表面部のトンネル接合の空乏層９が伸縮し
て、伸長した場合にはトンネル現象により、電流が減少
し、収縮した場合には電流が増大する。しかしながら、
上述と同じ理由のため、変調効果が極めて小さく、トン
ネル素子の３端子化実現は非常に難しい。
【０００７】このような意味で、十分に変調可能なゲー
ト付きダイオード構造を提案することは、素子の自由度
をひとつ増やすことになり、新しい回路構成の実現や回
路機能の改善が期待できる。
ト付きダイオード構造を提案することは、素子の自由度
をひとつ増やすことになり、新しい回路構成の実現や回
路機能の改善が期待できる。
【０００８】
【発明が解決しようとする課題】以上のように、３端子
化したダイオードでは、第３の電極により、接合電流を
制御することができるので、回路上の広範囲な応用が期
待できるが、これまで提案されている範囲では、接合電
流の変調効果が極めて小さく、３端子素子としての機能
が十分に発揮されていないといった問題があった。本発
明は、かかる従来技術の欠点をなくし、十分な変調機能
を有する３電極型ダイオードを提供して、ダイオードの
応用範囲を広げることを目的としている。
化したダイオードでは、第３の電極により、接合電流を
制御することができるので、回路上の広範囲な応用が期
待できるが、これまで提案されている範囲では、接合電
流の変調効果が極めて小さく、３端子素子としての機能
が十分に発揮されていないといった問題があった。本発
明は、かかる従来技術の欠点をなくし、十分な変調機能
を有する３電極型ダイオードを提供して、ダイオードの
応用範囲を広げることを目的としている。
【０００９】
【課題を解決するための手段】本発明の半導体装置は、
半導体層に形成されたショットキー接合と、前記接合に
接する前記半導体層を空乏化させるゲート電極とを有
し、前記ゲート電極に与えられる電圧によって前記接合
の面全体の電圧−電流特性が変調されることを特徴とす
る半導体装置である。
半導体層に形成されたショットキー接合と、前記接合に
接する前記半導体層を空乏化させるゲート電極とを有
し、前記ゲート電極に与えられる電圧によって前記接合
の面全体の電圧−電流特性が変調されることを特徴とす
る半導体装置である。
【００１０】
【００１１】
【作用】本発明によれば、ダイオードを構成する接合面
全体が、制御電極（ゲート電極）の電界によって完全に
空乏化されるので、制御電極による接合電流の変調効果
は絶大であり、３端子素子としての機能が十分に発揮さ
れ、回路上の広範囲な応用が実現可能となる。
全体が、制御電極（ゲート電極）の電界によって完全に
空乏化されるので、制御電極による接合電流の変調効果
は絶大であり、３端子素子としての機能が十分に発揮さ
れ、回路上の広範囲な応用が実現可能となる。
【００１２】
【００１３】
【実施例】以下、本発明の実施例を図面を用いて説明す
る。
る。
【００１４】（参考例） 図１は、３端子型の電界効果素子の（ａ）断面図および
（ｂ）平面図である。 Ｎ型シリコン基板１表面には、Ｐ
型高濃度不純物領域２が存在し、Ｐ−Ｎ接合が形成され
ている。接合部全体を囲むように、接合表面には、シリ
コン酸化膜３を介して多結晶シリコン電極４が形成され
ている。次に、原理を図２〜図５を用いて説明する。図
２〜図５は、２次元デバイスシミュレータを用いて、図
１の構造を解析した計算結果である。
（ｂ）平面図である。 Ｎ型シリコン基板１表面には、Ｐ
型高濃度不純物領域２が存在し、Ｐ−Ｎ接合が形成され
ている。接合部全体を囲むように、接合表面には、シリ
コン酸化膜３を介して多結晶シリコン電極４が形成され
ている。次に、原理を図２〜図５を用いて説明する。図
２〜図５は、２次元デバイスシミュレータを用いて、図
１の構造を解析した計算結果である。
【００１５】図２は、図１の構造を有する素子の電流電
圧特性である。Ｎ型シリコン基板１（均一濃度１×１０
14cm-3）の電位をアースにとり、Ｐ型高濃度不純物領域
２（ピーク濃度１×１０20cm-3）に電圧Ｖを印加する。
このとき、接合を流れる電流Ｉは、多結晶シリコン電極
４に与えられる電圧Ｖｇ によって、図２のように変調
される。Ｖｇ を負にすると電流が増大するのは、接合
に供するＮ型不純物領域全体が完全に空乏化されるため
である。
圧特性である。Ｎ型シリコン基板１（均一濃度１×１０
14cm-3）の電位をアースにとり、Ｐ型高濃度不純物領域
２（ピーク濃度１×１０20cm-3）に電圧Ｖを印加する。
このとき、接合を流れる電流Ｉは、多結晶シリコン電極
４に与えられる電圧Ｖｇ によって、図２のように変調
される。Ｖｇ を負にすると電流が増大するのは、接合
に供するＮ型不純物領域全体が完全に空乏化されるため
である。
【００１６】図３は、Ｖを一定（０．４ｖｏｌｔ）とし
たときのＩ−Ｖg特性である。Ｖｇが０ボルト近傍で、
接合電流Ｉは大きく変化しており、スイッチング素子と
しての機能を有している。基板濃度を低くすると空乏層
が伸びやすくなるため、電流変化は大きくなる。基板濃
度を１×１０13cm-3に制御できれば、６桁程度のＯＮ／
ＯＦＦ比（オン電流とオフ電流の比）が実現できること
が、同様のシミュレーションで明らかとなっている。更
に、この素子を低温で動作させると、(1) Ｐ−Ｎ接合の
電流電圧特性の立ち上がりが急峻になること、および、
(2) 多結晶シリコン電極４の電界によって生じる空乏層
の伸びが大きくなることから、図３のスイッチング特性
は、大きく改善される。すなわち、ＯＮ／ＯＦＦ比が増
大し、電流の立ち上がり方がより急峻となる。よって、
低温動作は極めて有効である。接合電流Ｉがゲート電圧
Ｖｇによって変調される理由は次のように説明される。
図４は、図１の構造の中心部を縦方向に断面したとき
（Ｖ＝０．４ｖｏｌｔ）のポテンシャル分布である。ゲ
ート電極に負のバイアスを印加して完全空乏化すること
により、ゲート制御領域のポテンシャルが低下している
のがわかる。このため、ゲート制御領域でホール注入が
増大することが期待できる。
たときのＩ−Ｖg特性である。Ｖｇが０ボルト近傍で、
接合電流Ｉは大きく変化しており、スイッチング素子と
しての機能を有している。基板濃度を低くすると空乏層
が伸びやすくなるため、電流変化は大きくなる。基板濃
度を１×１０13cm-3に制御できれば、６桁程度のＯＮ／
ＯＦＦ比（オン電流とオフ電流の比）が実現できること
が、同様のシミュレーションで明らかとなっている。更
に、この素子を低温で動作させると、(1) Ｐ−Ｎ接合の
電流電圧特性の立ち上がりが急峻になること、および、
(2) 多結晶シリコン電極４の電界によって生じる空乏層
の伸びが大きくなることから、図３のスイッチング特性
は、大きく改善される。すなわち、ＯＮ／ＯＦＦ比が増
大し、電流の立ち上がり方がより急峻となる。よって、
低温動作は極めて有効である。接合電流Ｉがゲート電圧
Ｖｇによって変調される理由は次のように説明される。
図４は、図１の構造の中心部を縦方向に断面したとき
（Ｖ＝０．４ｖｏｌｔ）のポテンシャル分布である。ゲ
ート電極に負のバイアスを印加して完全空乏化すること
により、ゲート制御領域のポテンシャルが低下している
のがわかる。このため、ゲート制御領域でホール注入が
増大することが期待できる。
【００１７】図５は、ホール濃度分布である。横軸は、
図４と同じである。予想通り、ゲート制御領域でホール
注入量が約３桁上昇しており、電流増加分と完全に一致
している。低注入領域における接合電流Ｉは、ｅｘｐ
（φ／ｋＴ）に比例すると考えてよいので（φ：ポテン
シャル，ｋ：ボルツマン定数，Ｔ：絶対温度）、図４か
ら見積られるゲート制御領域でのポテンシャル差Δφ〜
０．２ｅＶを使って、電流増加率を求めると、ｅｘｐ
（Δφ／ｋＴ）〜１０3となり、やはり３桁となってい
る。次に、図１に示した電界効果素子の一製造方法を、
図６に示す製造工程断面図を参照して説明する。
図４と同じである。予想通り、ゲート制御領域でホール
注入量が約３桁上昇しており、電流増加分と完全に一致
している。低注入領域における接合電流Ｉは、ｅｘｐ
（φ／ｋＴ）に比例すると考えてよいので（φ：ポテン
シャル，ｋ：ボルツマン定数，Ｔ：絶対温度）、図４か
ら見積られるゲート制御領域でのポテンシャル差Δφ〜
０．２ｅＶを使って、電流増加率を求めると、ｅｘｐ
（Δφ／ｋＴ）〜１０3となり、やはり３桁となってい
る。次に、図１に示した電界効果素子の一製造方法を、
図６に示す製造工程断面図を参照して説明する。
【００１８】Ｎ型シリコン基板１表面に、ボロンのイオ
ン注入により、Ｐ型高濃度不純物領域２を導入する（図
６（ａ））。イオン注入条件としては、加速電圧が３０
ＫｅＶ、打込み量が２×１０15cm-2程度であり、不純物
濃度は、５×１０19cm-3位になる。
ン注入により、Ｐ型高濃度不純物領域２を導入する（図
６（ａ））。イオン注入条件としては、加速電圧が３０
ＫｅＶ、打込み量が２×１０15cm-2程度であり、不純物
濃度は、５×１０19cm-3位になる。
【００１９】次に、反応性イオンエッチングによって、
シリコン基板表面の一部を削り取り、表面に段差を形成
する。その後、酸化工程を経て、シリコン基板表面に２
０ｎｍ程度のシリコン酸化膜３を成長させる（図６
（ｂ））。
シリコン基板表面の一部を削り取り、表面に段差を形成
する。その後、酸化工程を経て、シリコン基板表面に２
０ｎｍ程度のシリコン酸化膜３を成長させる（図６
（ｂ））。
【００２０】次に、ＬＰＣＶＤ法により多結晶シリコン
膜４を全面に堆積させ、リン拡散によりＮ型化する。こ
の後、反応性イオンエッチングにより多結晶シリコン膜
４をパターニングする。このとき、シリコン基板全面の
段差の側壁には、多結晶シリコン膜４がエッチングされ
ずにそのまま残る（図６（ｃ））。
膜４を全面に堆積させ、リン拡散によりＮ型化する。こ
の後、反応性イオンエッチングにより多結晶シリコン膜
４をパターニングする。このとき、シリコン基板全面の
段差の側壁には、多結晶シリコン膜４がエッチングされ
ずにそのまま残る（図６（ｃ））。
【００２１】最後に、層間絶縁膜５を全面に堆積し、Ｐ
型高濃度不純物領域２上を開口する。この後、アルミニ
ウム膜６を全面に堆積した後、パターニングを行い、電
極を形成する（図６（ｄ））。
型高濃度不純物領域２上を開口する。この後、アルミニ
ウム膜６を全面に堆積した後、パターニングを行い、電
極を形成する（図６（ｄ））。
【００２２】以上の製造工程により、図１の断面構造が
得られる。Ｐ−Ｎ接合は縦方向に形成されているので、
素子の占有面積は小さく、微細化に適している。また、
ＭＯＳトランジスタと違い、微細化に伴ってパンチスル
ー等の問題も気にしなくてよい。更に、図６で説明した
製造工程は、通常のＭＯＳプロセス技術をそのまま使っ
ているので、ＭＯＳ回路と整合させて、新しい回路構成
の実現や回路機能の改善が期待できる。
得られる。Ｐ−Ｎ接合は縦方向に形成されているので、
素子の占有面積は小さく、微細化に適している。また、
ＭＯＳトランジスタと違い、微細化に伴ってパンチスル
ー等の問題も気にしなくてよい。更に、図６で説明した
製造工程は、通常のＭＯＳプロセス技術をそのまま使っ
ているので、ＭＯＳ回路と整合させて、新しい回路構成
の実現や回路機能の改善が期待できる。
【００２３】（参考例） 図７は、３端子型の電界効果素子の他の例である。 この
断面図では、Ｐ型高濃度不純物領域２とＮ型高濃度不純
物領域７が隣接して導入され、電流電圧特性において負
性抵抗を示すエサキ・ダイオードを形成している。多結
晶シリコン電極４の電界により、トンネル接合の空乏層
が伸縮し、空乏層が伸びるとトンネル電流は減少し、逆
に、空乏層が縮むとトンネル電流は増加する。多結晶シ
リコン電極４に印加する電圧を変化させることによっ
て、トンネル電流を所望の値に設定することが可能とな
り、３端子型のトンネル効果素子が実現できる。
断面図では、Ｐ型高濃度不純物領域２とＮ型高濃度不純
物領域７が隣接して導入され、電流電圧特性において負
性抵抗を示すエサキ・ダイオードを形成している。多結
晶シリコン電極４の電界により、トンネル接合の空乏層
が伸縮し、空乏層が伸びるとトンネル電流は減少し、逆
に、空乏層が縮むとトンネル電流は増加する。多結晶シ
リコン電極４に印加する電圧を変化させることによっ
て、トンネル電流を所望の値に設定することが可能とな
り、３端子型のトンネル効果素子が実現できる。
【００２４】（実施例） 図８は、本発明に係る３端子型の電界効果素子の実施例
である。 Ｎ型シリコン基板１上には、金属珪化物８が生
成され、ショットキー接合を形成している。電界効果に
より、ショットキー障壁が変化し、接合特性が変調され
る。金属珪化物としては、Ｔｉシリサイド、Ｎｉシリサ
イド、Ｃｏシリサイド、Ｗシリサイド、Ｍｏシリサイド
等が考えられる。また、金属珪化物の代わりに、Ａｌ、
Ｃｕ、Ｗ等の金属を用いることも、もちろん有効であ
る。その他、Ｓｉ／ＳｉＣやＧａＡｓ／ＡｌＧａＡｓ等
のヘテロ接合を用いた電界効果素子にも適用できる。
である。 Ｎ型シリコン基板１上には、金属珪化物８が生
成され、ショットキー接合を形成している。電界効果に
より、ショットキー障壁が変化し、接合特性が変調され
る。金属珪化物としては、Ｔｉシリサイド、Ｎｉシリサ
イド、Ｃｏシリサイド、Ｗシリサイド、Ｍｏシリサイド
等が考えられる。また、金属珪化物の代わりに、Ａｌ、
Ｃｕ、Ｗ等の金属を用いることも、もちろん有効であ
る。その他、Ｓｉ／ＳｉＣやＧａＡｓ／ＡｌＧａＡｓ等
のヘテロ接合を用いた電界効果素子にも適用できる。
【００２５】次に別の半導体素子の説明をする。この半
導体素子は、半導体基板上に、第１導電型の高濃度不純
物と第２導電型の高濃度不純物とを相接してドープし
て、電流電圧特性においても負性抵抗を示すエサキ・ダ
イオードが形成され、上記高濃度不純物領域の少なくと
も一方の表面に、絶縁体膜を介して制御電極が形成され
ていることを特徴とする。
導体素子は、半導体基板上に、第１導電型の高濃度不純
物と第２導電型の高濃度不純物とを相接してドープし
て、電流電圧特性においても負性抵抗を示すエサキ・ダ
イオードが形成され、上記高濃度不純物領域の少なくと
も一方の表面に、絶縁体膜を介して制御電極が形成され
ていることを特徴とする。
【００２６】この半導体素子によれば、制御電極の電界
によって、エサキ・ダイオードの一方の高濃度不純物領
域のみ、表面部の空乏層が伸縮されるので、制御電極に
よるトンネル電流の変調効果は絶大であり、３端子素子
としての機能が十分に発揮され、回路上の広範囲な応用
が実現可能となる。以下、その実施例を図面を用いて説
明する。
によって、エサキ・ダイオードの一方の高濃度不純物領
域のみ、表面部の空乏層が伸縮されるので、制御電極に
よるトンネル電流の変調効果は絶大であり、３端子素子
としての機能が十分に発揮され、回路上の広範囲な応用
が実現可能となる。以下、その実施例を図面を用いて説
明する。
【００２７】（参考例） 図９は、３端子型のトンネル効果素子の断面図である。
図９（ａ）において、シリコン基板１１上に、Ｐ型高濃
度不純物領域１２およびＮ型高濃度不純物領域１３が隣
接して形成され、Ｐ型高濃度不純物領域１２の表面に
は、シリコン酸化絶縁膜１４を介して制御電極１５が形
成されている。制御電極１５に正の電圧を印加すると、
表面部に空乏層が伸びるために、トンネル接合の空乏層
は伸長し、トンネル電流は減少する。逆に、負の電圧を
印加すると、表面に多数キャリアが蓄積するため、実効
的にキャリア濃度が増加し、空乏層は縮小する。従っ
て、トンネル電流は増加する。制御電極１５に印加する
電圧を変化させることによって、トンネル電流を所望の
値に設定することが可能となり、３端子型のトンネル効
果素子が実現できる。図９（ｂ）は、Ｎ型高濃度不純物
領域１３上に制御電極１５を形成したものであり、素子
動作に関しては、図９（ａ）と本質的に同じである。次
に、図９（ａ）に示したトンネル素子の一製造方法を、
図１０に示す製造工程断面図を参照して説明する。
図９（ａ）において、シリコン基板１１上に、Ｐ型高濃
度不純物領域１２およびＮ型高濃度不純物領域１３が隣
接して形成され、Ｐ型高濃度不純物領域１２の表面に
は、シリコン酸化絶縁膜１４を介して制御電極１５が形
成されている。制御電極１５に正の電圧を印加すると、
表面部に空乏層が伸びるために、トンネル接合の空乏層
は伸長し、トンネル電流は減少する。逆に、負の電圧を
印加すると、表面に多数キャリアが蓄積するため、実効
的にキャリア濃度が増加し、空乏層は縮小する。従っ
て、トンネル電流は増加する。制御電極１５に印加する
電圧を変化させることによって、トンネル電流を所望の
値に設定することが可能となり、３端子型のトンネル効
果素子が実現できる。図９（ｂ）は、Ｎ型高濃度不純物
領域１３上に制御電極１５を形成したものであり、素子
動作に関しては、図９（ａ）と本質的に同じである。次
に、図９（ａ）に示したトンネル素子の一製造方法を、
図１０に示す製造工程断面図を参照して説明する。
【００２８】シリコン基板１１上にシリコン酸化絶縁膜
１４を形成した後ボロンをイオン注入によりシリコン基
板１１に導入する。イオン注入条件としては加速電圧が
３０ＫｅＶ、打込み量が２×１０15cm-2程度であり、不
純物濃度は５×１０19cm-3位になる（図１０（ａ））。
１４を形成した後ボロンをイオン注入によりシリコン基
板１１に導入する。イオン注入条件としては加速電圧が
３０ＫｅＶ、打込み量が２×１０15cm-2程度であり、不
純物濃度は５×１０19cm-3位になる（図１０（ａ））。
【００２９】次に、ＣＶＤ法により多結晶シリコン膜１
５を全面に堆積させ、リン拡散によりＮ型化する。反応
性イオンエッチングにより多結晶シリコン膜１５をパタ
ーニングをした後、全面にヒ素のイオン注入を行う。こ
のとき多結晶シリコン膜１５が形成されている部分のシ
リコン基板１１上には、ヒ素は導入されない。多結晶シ
リコン膜１５が形成されていない部分のシリコン基板１
１上をＮ型化するには、ボロンの濃度よりもヒ素の濃度
を大きくしなければならない。このため、ヒ素のイオン
注入条件は、加速電圧が６０ＫｅＶ、打込み量が１×１
０16cm-2程度が適切であり、不純物濃度は、２×１０20
cm-3位になる（図１０（ｂ））。次に、反応性イオンエ
ッチングにより、再度、多結晶シリコン膜１５をパター
ニングする（図１０（ｃ））。
５を全面に堆積させ、リン拡散によりＮ型化する。反応
性イオンエッチングにより多結晶シリコン膜１５をパタ
ーニングをした後、全面にヒ素のイオン注入を行う。こ
のとき多結晶シリコン膜１５が形成されている部分のシ
リコン基板１１上には、ヒ素は導入されない。多結晶シ
リコン膜１５が形成されていない部分のシリコン基板１
１上をＮ型化するには、ボロンの濃度よりもヒ素の濃度
を大きくしなければならない。このため、ヒ素のイオン
注入条件は、加速電圧が６０ＫｅＶ、打込み量が１×１
０16cm-2程度が適切であり、不純物濃度は、２×１０20
cm-3位になる（図１０（ｂ））。次に、反応性イオンエ
ッチングにより、再度、多結晶シリコン膜１５をパター
ニングする（図１０（ｃ））。
【００３０】最後に、層間絶縁膜１６を全面に堆積し、
エサキ・ダイオードのＰ型領域１２およびＮ型領域１３
上を開口する。この後、アルミニウム膜１７を全面に堆
積した後、パターニングを行い、電極を形成する（図１
０（ｄ））。以上の製造工程により、図９（ａ）の断面
構造が得られる。ドープ種を反対にすれば、同様の製造
工程により、図９（ｂ）の断面構造が得られる。
エサキ・ダイオードのＰ型領域１２およびＮ型領域１３
上を開口する。この後、アルミニウム膜１７を全面に堆
積した後、パターニングを行い、電極を形成する（図１
０（ｄ））。以上の製造工程により、図９（ａ）の断面
構造が得られる。ドープ種を反対にすれば、同様の製造
工程により、図９（ｂ）の断面構造が得られる。
【００３１】（参考例） 図１１は、半導体素子の他の例を示すトンネル効果素子
の断面図である。 エサキ・ダイオードの表面には、絶縁
膜１４を介して二つの制御電極１５，１５′が形成され
ていて、４端子型のトンネル効果素子になっている。制
御電極１５，１５′に異なる電圧を印加することによっ
て、Ｐ型高濃度不純物領域１２およびＮ型高濃度不純物
領域１３の表面を別々にコントロールすることができ
る。本発明は、その趣旨を逸脱しない範囲で種々変形し
て用いることができる。
の断面図である。 エサキ・ダイオードの表面には、絶縁
膜１４を介して二つの制御電極１５，１５′が形成され
ていて、４端子型のトンネル効果素子になっている。制
御電極１５，１５′に異なる電圧を印加することによっ
て、Ｐ型高濃度不純物領域１２およびＮ型高濃度不純物
領域１３の表面を別々にコントロールすることができ
る。本発明は、その趣旨を逸脱しない範囲で種々変形し
て用いることができる。
【００３２】
【発明の効果】以上述べたように本発明によれば、ゲー
ト電極を用いて、接合部の空乏層を極めて効率的に制御
することができるので、接合電流の変調効果は絶大であ
り、ダイオードの３端子化が実現可能となる。これによ
り、回路上への応用範囲が非常に広くなり、新しい回路
構成の実現や回路機能の改善が期待できる。
ト電極を用いて、接合部の空乏層を極めて効率的に制御
することができるので、接合電流の変調効果は絶大であ
り、ダイオードの３端子化が実現可能となる。これによ
り、回路上への応用範囲が非常に広くなり、新しい回路
構成の実現や回路機能の改善が期待できる。
【００３３】
【図１】 本発明の一実施例に係る電界効果素子の断面
図および平面図。
図および平面図。
【図２】 図１に示す電界効果素子の動作原理を説明す
るための特性図。
るための特性図。
【図３】 同特性図。
【図４】 同特性図。
【図５】 同特性図。
【図６】 図１に示す電界効果素子の一製造方法を示す
工程断面図。
工程断面図。
【図７】 本発明の一実施例に係る電界効果素子の断面
図。
図。
【図８】 本発明の一実施例に係る電界効果素子の断面
図。
図。
【図９】 本発明の一実施例に係る半導体素子の構造を
示す断面図。
示す断面図。
【図１０】 図９に示す半導体素子の一製造方法を示す
工程断面図。
工程断面図。
【図１１】 一実施例に係る他の半導体素子の構造を示
す断面図。
す断面図。
【図１２】 従来の電界効果素子の構造を示す断面図。
【図１３】 従来の電界効果素子の構造を示す断面図。
１…Ｎ型シリコン基板 ２…Ｐ型高濃度不純物領域 ３
…シリコン酸化膜 ４…多結晶シリコン電極 ５…層間
絶縁膜 ６…アルミニウム電極７…Ｎ型高濃度不純物領
域 ８…金属珪化物 ９…空乏層
…シリコン酸化膜 ４…多結晶シリコン電極 ５…層間
絶縁膜 ６…アルミニウム電極７…Ｎ型高濃度不純物領
域 ８…金属珪化物 ９…空乏層
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/872 H01L 29/66 H01L 29/68 H01L 29/86
Claims (1)
- 【請求項１】 （請求項１）半導体層に形成されたショ
ットキー接合と、前記接合に接する前記半導体層を空乏
化させるゲート電極とを有し、前記ゲート電極に与えら
れる電圧によって前記接合の面全体の電圧−電流特性が
変調されることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03256848A JP3142067B2 (ja) | 1991-10-04 | 1991-10-04 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03256848A JP3142067B2 (ja) | 1991-10-04 | 1991-10-04 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05102496A JPH05102496A (ja) | 1993-04-23 |
| JP3142067B2 true JP3142067B2 (ja) | 2001-03-07 |
Family
ID=17298256
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03256848A Expired - Fee Related JP3142067B2 (ja) | 1991-10-04 | 1991-10-04 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3142067B2 (ja) |
-
1991
- 1991-10-04 JP JP03256848A patent/JP3142067B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05102496A (ja) | 1993-04-23 |
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