JP4108252B2 - 電子デバイス - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、実空間転送（Real Space Transfer;RST）電子デバイスに関する。
【０００２】
【従来の技術】
実空間転送等は、狭い半導体層内でキャリアが層に平行な電界により加速され、高い平均エネルギーを得てホットキャリアになるプロセスを説明するものである。これらのキャリアは、エネルギーバリアを貫通して隣接する層内にトンネル現象で入り込む。異なる移動度を有する平行な層の間のキャリアの再分散は、負性差分抵抗（negative differntial resistance;NDR）となる。このＮＤＲは、ホットチャネルからそれよりも冷たいチャネル（クーラーチャネル）内にホットキャリアが実空間転送する結果であり、これにより電界（電圧）を上げてもソース−ドレイン間の電流が減少することになる。ガリウム砒素とシリコンゲルマニウムをベースにしたヘテロ接合構造においては、比較的低いヘテロ接合バリアにより、チャネル内のキャリアは、通常ＦＥＴ構造のソース／ドレインの電界により加速されることになる。これらのキャリアは、バリアを通して（トンネル現象で）実空間転送ができるほど十分高いエネルギーに加速される。この効果は様々な構造体で利用され、実空間ダイオードおよび負性抵抗電界効果型トランジスタ（negative resistance field effect transistors;NEREFT）として知られる３端子と４端子デバイスを含む様々な構造体で利用されている。ＮＥＲＦＥＴにおいては、ヘテロ接合電界効果型トランジスタのチャネル内で加速された電子がゲートあるいはバックゲート電極に集められる（このような転送がＲＳＴによりチャネルに対し直交方向である）。
【０００３】
図４は、通常の電荷注入トランジスタ（charge injection transistor;CHINT）を示す。このデバイスは、ソース４０１とドレイン４０２とコレクタ４０３とを有する。図４に示したＣＨＩＮＴにおいては、コレクタ層はＳｉ_xＧｅ_1-x製で、バリア層はＳｉ製で、チャネルはＳｉ_xＧｅ_1-x製であり、ＩＩＩ−Ｖベースのヘテロ構造ＣＨＩＮＴは、本明細書に記載した方法で機能する。次に動作について説明すると平行移送は、デバイスのソースからドレインへ行われる。印加電界（バイアス）が十分大きくなると上部層４０４内のキャリアは、ソース−ドレイン電界で加熱され、大部分がドレイン４０２に達しないことになる。代わりにキャリアは、バリア層４０５を通り越してコレクタ層４０６内にＲＳＴにより注入される。Ｓｉ／Ｓｉ−Ｇｅヘテロ接合は、高速論理のアプリケーションと発振アプリケーションのＲＳＴベースのデバイスに対し、用いられるよう開発されてきた。シリコン−シリコンゲルマニウムのヘテロ構造が実際的には興味のあるところであるが、その理由は、電荷注入デバイスの標準ＣＭＯＳ論理デバイスや他のデバイスへの集積が可能であり、かつシリコンゲルマニウムに起因したＲＳＴデバイスに対する欠点が存在するからである。このためシリコンゲルマニウムが現在のＣＭＯＳ処理シーケンスに容易に組み込まれ製造の複雑さの問題は、シリコンゲルマニウムの構造に対し依然として残る。さらにまたシリコンとシリコンゲルマニウムとの間の電位バリアは、０．１ｅＶのオーダーであり、歪んだＳｉ_xＧｅ_1-xチャネルとＳｉバリアとの間のバンドギャップの不連続性のほとんど大部分が価電子帯に入り、ＳｉＧｅのＲＳＴに基づいたベースは、ホットホールをキャリアとして頼ることになる。これはキャリアが電子の場合よりも好ましくないがその理由は、ホールの移動度は電子の移動度よりも低いからである。
【０００４】
電荷注入トランジスタがＧａＡｓ／ＡｌＧａＡｓの２つの化学式ヘテロ構造体とＩｎＧａＡｓ／ＩｎＡｌＡｓの２つの化学式ヘテロ構造体を含むＩＩＩ−Ｖヘテロ構造体を用いて製造されている。ＩＩＩ−Ｖベースのヘテロ接合により達成されたある種の利点はあるが、この構造に対しては依然として欠点もある。ガリウム砒素構造体はより高価であり、複雑な製造ステップと材料の要件によりシリコンよりも製造が困難である。さらにまたＡｌＧａＡｓ／ＧａＡｓヘテロ接合とＩｎＧａＡｓ／ＩｎＡｌＡｓのヘテロ接合を用いてＲＳＴベースのデバイスを製造しているが２つの層の間の電位バリアは、それぞれ０．３ｅＶから０．５ｅＶのオーダーである。Ｓｉ／ＳｉＧｅとＩＩＩ−ＶのＣＨＩＮＴデバイスの詳細は、Functional Devices Based on Real Transfer in Si/SiGe Structure,IEEE Transactions on Electron Devices,Vol.43,No.10,October 1996,to Mastrapasqua,et al,p1671-1677とHigh Transconductance and Large Peak-to-Valley Ratio of Negative Differential Conductance in Three Terminal InGaAs/InAlAs Real -Space Trasfer Devices, Applied Physics Letters Vol.57,1990,to Mensz,et al,を参照のこと。
【０００５】
従ってリーク電流の問題は、ガリウム砒素ベースのデバイスに対し欠点となっている。かくしてＧａＡｓとＳｉＧｅベースのヘテロ接合ＲＳＴデバイスの適応性は、製造に関連する問題、移動度の問題、リーク電流の問題のために中断されている。
【０００６】
【発明が解決しようとする課題】
本発明の目的は、ＲＳＴデバイスの性能を向上させながら、シリコンＭＯＳ処理シーケンスに容易に組み込むことのできるＲＳＴベースのデバイス構造体を提供すことである。
【０００７】
【課題を解決するための手段】
本発明は、第１バリア層の導電バンドエネルギーレベルが第２バリア層の導電バンドよりも０．５ｅＶ以上大きい電荷注入トランジスタを提供することである。この第１バリア層は、ホットキャリアのトンネル現象を発生させるほど薄い。第２バリア層は、それよりも厚くかつリーク電流を低減させる。本発明の一実施例においては高ｋ（誘電率）の誘電材料を第２バリア層として用い、２０Å以下の厚さを有する成長した二酸化シリコン層を第１バリア層として用いている。高ｋの誘電体材料と二酸化シリコンのＲＳＴと薄い二酸化シリコンとの間のバリア高さの差が高品質のインタフェイスを提供し、チャネル内の移動度が高くなりこれによりＲＳＴ電流を大きくできる。
【０００８】
【発明の実施の形態】
本発明の一実施例を図３を参照にして説明する。同図において基板層３０１は、ドレイン接触領域３０５と接地ソース３０６とを有する。この実施例においては基板は、好ましくはシリコンで酸化されている。その下のＳｉＯ₂の成長層とＳｉＯ₂のストレスのない層を第１バリア層３０２として示す。高ｋの誘電層３０３は、五酸化タンタルである。コレクタ接触点３０４は、金属（例；タングステン）のような導体あるいは他の適宜の材料の導体である。ソース−ドレイン電界により低電界の状態においても平行移送が引き起こされ、そして高電界条件においては、チャネルに直交するキャリアの注入が行われる。このため並列電流はＩ_pで表され、電子を加熱することにより得られる注入電流およびＳｉＯ₂製のバリア層を通る注入電流は、Ｉ_iで表される。本発明の電荷注入トランジスタは、第２バリア層の導電体よりも０．５ｅＶ以上大きな導電体エネルギーレベルを有する第１バリア層を有する。この第１バリア層は、ホットキャリアのトンネル現象を発生させるのに十分な程度に薄い。第２バリア層は、それよりも厚くリーク電流を低減させる。
【０００９】
この実施例の電荷注入トランジスタの物理現象は、図２の導電体のダイアグラムを見ることにより理解できる。このトランジスタは、コレクタ電流の制御とソースとドレイン間の電圧を加熱することによるドレイン電流の現象に基づいている。シリコン層（領域ＩＶ）はホット電子を有し、これは二酸化シリコン（領域ＩＩＩ）のバリアをオーバーカムする例えばエネルギー２０３をもって、あるいはエネルギー２０１をもってトンネルで抜ける。二酸化シリコンの層は、薄く２０Å（２．０ｎｍ）以下のオーダーである。これらの電子は、コレクタ接点で最終的に終了するのに十分なエネルギーを有する（この実施例においては領域Ｉと代表的な金属）。しかし２０２で示すようなエネルギーを有する電子はＳｉＯ₂と高ｋ層（領域ＩＩＩ）をトンネリングする確率が非常に低い（低透過係数）。かくしてリーク電流は、本発明の構造により低減できる。
【００１０】
エミッタ層内のキャリアは、ソースドレイン電界により加熱されたホット電子の大部分はドレインには到着せず、コレクタ層内に注入され、その結果大きな負性差抵抗が発生することになる。図２に示すＩ−Ｖの特性は、様々なコレクタ電圧Ｖ_Sに対するドレイン電流Ｉ_D対ドレイン電圧Ｖ_D（接地ソースに対し）を示し、そしてこれがドレイン電流Ｉ_D 様々なコレクタ電圧Ｖ_S、そしてソース電位に対するドレイン電流Ｉ_D対ドレイン電圧Ｖ_D（接地ソースに対し）との関係を示す。図１，２から判るようにドレインのバイアス電圧が増加するとドレイン電流（平行移送からの）は、図１の点Ｂまで増加する。二酸化シリコン製バリア層にかかる注入電流（図２の２０２，２０３）がキャリアの移送に対し支配的になると、ドレイン電流は図１の点Ｃまで、そして谷に到達するまで急速に減少する。Ｉ−Ｖ特性は、その性質上漸近的でカーブの平坦領域は、フィールドスクリーニングとドレイン−コレクタ電界の現象に起因すると考えられる。この電界スクリーニング（field screening）はドレイン領域で生成されたデプレーション領域の結果である。そしてドレイン電流の飽和となると理論的に考えられている。ドレイン電流が飽和すると基板に対する反転（diverted）注入された電荷を必然的に飽和する。本発明の電荷注入トランジスタは、領域ＢとＣの間で動作する。ピークと谷との比率が増加するとこのデバイスは、スイッチあるいは高周波発信器として用いることができる。本発明の他のアプリケーションは、当業者には公知であろう。
【００１１】
図３の実施例に示す電荷注入トランジスタは、米国特許出願第０８／９９５，４３５号と第０９／３３９，８９５号に開示された材料と技術を用いて形成できる。基板３０１は、酸化可能な層で、例えばシリコン製である。これは基板の上にエピタキシャル成長させたシリコン層の上に単結晶シリコン製基板である。二酸化シリコンの層をその上に成長させる。この実施例において酸化物の成長は、３−５Åの厚さを有し、一方をその下に成長したストレスのない酸化物層は、３−８Åのオーダーの厚さを有する。この成長層とストレスのない層は、第１バリア層として３０２で表される。高ｋの誘電体層３０３が第１バリア層３０２の上に標準技術により堆積され、この高ｋの誘電体層３０３は、Ｔａ₂Ｏ₅，ＺｒＯ₂，ＴｉＯ₂とペロブスカイト型の材料である。この層の厚さは、３−１００Å（この層は１０００Åの厚さでも良いが）のオーダーの厚さを有し、本明細書では第２バリア層と称する。ソースとドレインは、ドープしたｎ⁺で、チャネルはドープしたｎ^-、ｐ^-あるいはｎであり、このデバイスは好ましくはエンハンストモードデバイスである。ソースとドレインとタブは、標準（通常使用される）技術を用いて形成される。他の材料および他の構造体も本発明を実行するのに用いることができる。このため本発明の基本的な要件は、薄くかつ高電位のバリア材料（第１バリア層）と厚く低電位のバリア材料（第２バリア層）との間の接合で、ＲＳＴを実現する接合である。ＣＨＩＮＴは第１バリア層と第２バリア層との間の電位差が０．５ｅＶ以上のときに十分に機能する。したがって他の材料もＲＳＴを実現でき、その結果ＣＨＩＮＴとなり得る。シリコンは代表的な基板材料であるが、他の材料も基板として用いることができ、上記の特性を有する第１バリア層として機能する他の材料を用いることができる。例えば、基板はＩＩＩ−Ｖ化合物半導体あるいはＳｉＧｅ製基板である。
【００１２】
前掲の米国特許出願で議論したように本発明の重要な点は、結晶相の変換温度を越える温度に高ｋ誘電体材料層を露出するのを回避する必要がある点である。リーク電流の問題は、高ｋ誘電体層が結晶化したときに発生する。本発明の高ｋ誘電体層は、リーク電流を回避するのに必要なものである。この層が結晶化により、リーク電流を発生しやすくなると好ましくない影響が表れる。前掲の特許出願で議論したように、相変換温度を上げてデバイスの製造中に結晶化を回避することである。Ｔａ₂Ｏ₅が高ｋ材料であるような実施例においては、成長酸化物層の酸化／高密度化は、Ｔａ₂Ｏ₅の相変換温度を８５０℃のオーダーまで上昇させる結果となる。この温度をさらに９５０℃のオーダーまで上昇させることは、前掲の特許出願に開示されたドーピングあるいはイオン注入を用いて得られる。
【００１３】
【発明の効果】
以上述べたように、高ｋの誘電体層と薄い酸化物層の両方の層のインターフェイスは、ガリウム砒素あるいはシリコンゲルマニウムに基づいた公知の電荷注入トランジスタに比較して優れた電荷注入トランジスタを提供できる。本発明は従来のシリコン処理技術に容易に適用できる。本発明によれば他の電荷注入デバイスに比較して処理が複雑でなく、材料のコストおよび処理プロセスおよび環境面での利点が、従来のガリウム砒素ベースのデバイスに対して得られる。
【図面の簡単な説明】
【図１】本発明の一実施例による負性差分抵抗を示す電流−電圧（Ｉ−Ｖ）カーブを表すグラフ
【図２】本発明の一実施例によるエネルギーバンド図を表す図
【図３】本発明による電荷注入トランジスタ構造の断面図
【図４】従来技術に関わるガリウム砒素またはシリコンゲルマニウムの電荷注入トランジスタ構造の断面図
【符号の説明】
２０１ エネルギー
２０２ エネルギー
２０３ エネルギー
３０１ 基板層
３０２ 第１バリア層
３０３ 高ｋの誘電体層
３０４ コレクタ接触点
３０５ ドレイン接触領域
３０６ 接地ソース
４０１ ソース
４０２ ドレイン
４０３ コレクタ
４０４ 上部層
４０５ バリア層
４０６ コレクタ層

Claims (10)

1. ソースとドレインを有する基板上に配置され、２ｎｍ以下の厚さを有する第１バリア層と、
   前記第１バリア層上の、高ｋ誘電体酸化物の第２バリア層であって、前記第１バリア層が、前記第２バリア層の伝導帯よりも０．５ｅＶより大きい伝導帯エネルギーレベルを有するものとなっている第２バリア層と、
   前記第２バリア層上に配置された層であって、この層に対して、前記ソースと前記ドレインの間の電界により加熱されたホットキャリアが前記第１バリア層を横切って注入されるようになっている層と、
   を備えることを特徴とする電子デバイス。
2. 前記第１バリア層が、二酸化シリコン製の成長層とその下の二酸化シリコン製のストレスのない層を含む請求項１記載の電子デバイス。
3. 前記第２バリア層が、Ｔａ₂Ｏ₅，ＺｒＯ₂およびペロブスカイト型材料のグループから選択された材料製である請求項１記載の電子デバイス。
4. 前記第２バリア層の相変換温度が、電子デバイスの製造中に相変換が起きない程度に高いことを特徴とする請求項１記載の電子デバイス。
5. 前記第２バリア層の厚さが、３ｎｍないし１００ｎｍの範囲である請求項１記載の電子デバイス。
6. ソースとドレインを有するシリコン層と前記シリコン層の上に配置された、２ｎｍ以下の厚さを有するＳｉＯ₂製の第１バリア層と、
   前記ＳｉＯ₂製の第１バリア層の上に配置された高ｋ誘電体材料の第２バリア層であって、前記第１バリア層が、前記第２バリア層の伝導帯よりも０．５ｅＶより大きいエネルギーレベルを有するものとなっている第２バリア層と、
   前記高ｋ誘電体材料の第２バリア層の上に配置されたコレクタ層であって、このコレクタ層に対して、前記ソースと前記ドレインの間の電界により加熱されたホットキャリアが前記第１バリア層を横切って注入されるようになっているコレクタ層と、
   を備えることを特徴とする電荷注入トランジスタ（ＣＨＩＮＴ）。
7. 前記第２バリア層が、Ｔａ₂Ｏ₅，ＺｒＯ₂およびペロブスカイト型材料のグループから選択された材料製である請求項６記載の電荷注入トランジスタ。
8. 前記ＳｉＯ₂製の第１バリア層が、成長された二酸化物とその下のＳｉＯ₂製のストレスのない層を含む請求項６記載の電荷注入トランジスタ。
9. 前記第２バリア層の相変換温度が、電子デバイスの製造中に相変換が起きない程度に高いことを特徴とする請求項６記載の電荷注入トランジスタ。
10. 前記第２バリア層の厚さが、３ｎｍないし１００ｎｍの範囲である請求項６記載の電荷注入トランジスタ。

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