JP3169066B2 - 電界効果トランジスタおよびその製造方法 - Google Patents
電界効果トランジスタおよびその製造方法Info
- Publication number
- JP3169066B2 JP3169066B2 JP28568197A JP28568197A JP3169066B2 JP 3169066 B2 JP3169066 B2 JP 3169066B2 JP 28568197 A JP28568197 A JP 28568197A JP 28568197 A JP28568197 A JP 28568197A JP 3169066 B2 JP3169066 B2 JP 3169066B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- donor
- impurity
- gate
- effect transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Junction Field-Effect Transistors (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、高速性、高周波特
性に優れるＩnＡlＡs／ＩnＧaＡsヘテロ接合電界効果ト
ランジスタ（ＦＥＴ）、あるいはＡlＧaＡs／ＩnＧaＡs
ヘテロ接合ＦＥＴに関し、特にしきい値電圧の低い場合
の寄生抵抗の低減するＦＥＴに関する。
性に優れるＩnＡlＡs／ＩnＧaＡsヘテロ接合電界効果ト
ランジスタ（ＦＥＴ）、あるいはＡlＧaＡs／ＩnＧaＡs
ヘテロ接合ＦＥＴに関し、特にしきい値電圧の低い場合
の寄生抵抗の低減するＦＥＴに関する。
【０００２】
【従来の技術】例えば、ＩnＧaＡs動作層とＩnＡlＡsド
ナー層を有するＦＥＴの一般的な構造の従来例として
は、ブラウン（A.S.Brown）らによって、アイイーイー
イー・ガリウムひ素・アイシー・シンポジウム（IEEE Ｇa
Ａs IC Symposium）論文集（１４３-１４６頁、１９８
９年）に報告されている。この報告例では、半絶縁性Ｉ
nＰ基板上にこれと格子整合して設けられた高純度なＩn
ＧaＡs層と、所定の伝導帯の不連続をもってへテロ接合
を形成するＩnＡlＡsドナー層を順次結晶成長させた
後、該ＩnＡlＡsドナー層上にゲート電極を形成してＦ
ＥＴを製造している。
ナー層を有するＦＥＴの一般的な構造の従来例として
は、ブラウン（A.S.Brown）らによって、アイイーイー
イー・ガリウムひ素・アイシー・シンポジウム（IEEE Ｇa
Ａs IC Symposium）論文集（１４３-１４６頁、１９８
９年）に報告されている。この報告例では、半絶縁性Ｉ
nＰ基板上にこれと格子整合して設けられた高純度なＩn
ＧaＡs層と、所定の伝導帯の不連続をもってへテロ接合
を形成するＩnＡlＡsドナー層を順次結晶成長させた
後、該ＩnＡlＡsドナー層上にゲート電極を形成してＦ
ＥＴを製造している。
【０００３】
【発明が解決しようとする課題】ＦＥＴのしきい値電圧
Ｖthは、下記式(I)、 Ｖth＝φB−△Ｅc／ｑ-ｑＮd(２ｄdｄ2＋ｄd 2)／(２ε0ε2) (I) （但し、φB:ショットキー障壁高さ、△Ｅc:伝導帯不連
続量、ｑ:素電荷、Ｎd:ドナー濃度、ｄd:ドナー層厚、
ｄ2:ノンドープショットキー層厚、ε0:真空の誘電率、
ε2:比誘電率。） で表されるが、Ｖthを浅くする日的でｄ2およびｄdを薄
くするか、あるいはＮdを小さくすると、ゲート横での
キャリア密度の減少によりソース抵抗の増大を招く。
Ｖthは、下記式(I)、 Ｖth＝φB−△Ｅc／ｑ-ｑＮd(２ｄdｄ2＋ｄd 2)／(２ε0ε2) (I) （但し、φB:ショットキー障壁高さ、△Ｅc:伝導帯不連
続量、ｑ:素電荷、Ｎd:ドナー濃度、ｄd:ドナー層厚、
ｄ2:ノンドープショットキー層厚、ε0:真空の誘電率、
ε2:比誘電率。） で表されるが、Ｖthを浅くする日的でｄ2およびｄdを薄
くするか、あるいはＮdを小さくすると、ゲート横での
キャリア密度の減少によりソース抵抗の増大を招く。
【０００４】ＦＥＴの高周波特性向上には相互コンダク
タンスｇｍの向上が重要であるが、ｇｍは、ｇｍ＝ｇｍ
int／(１十Ｒs・ｇｍint)で表され、寄生抵抗Ｒsの低滅
が重要である。このＲsを低減するためには、ゲート横
のシートキャリア密度Ｎsを十分確保する必要がある。
タンスｇｍの向上が重要であるが、ｇｍは、ｇｍ＝ｇｍ
int／(１十Ｒs・ｇｍint)で表され、寄生抵抗Ｒsの低滅
が重要である。このＲsを低減するためには、ゲート横
のシートキャリア密度Ｎsを十分確保する必要がある。
【０００５】特に、０Ｖ程度のＶthを得ることを目的と
して、例えば、単にリセスエッチング量を大きくした揚
合、K.J.Chenらによるインジウム・リンおよび関連材料
国際会議(IPRM '95)予稿集（４２８-４８５頁、１９９
５年）に報告されているように、リセス領域での抵抗増
大に起因してソース抵抗は１.５Ω・ｍｍに達し、著しい
素子特性の劣化を招くという問題点がある。
して、例えば、単にリセスエッチング量を大きくした揚
合、K.J.Chenらによるインジウム・リンおよび関連材料
国際会議(IPRM '95)予稿集（４２８-４８５頁、１９９
５年）に報告されているように、リセス領域での抵抗増
大に起因してソース抵抗は１.５Ω・ｍｍに達し、著しい
素子特性の劣化を招くという問題点がある。
【０００６】以上の理由から、特にＩnＰ基板上に形成
されるＦＥＴでは、ソース抵抗を小さく保ったまま浅い
Ｖthを有する素子の実現は困難である。
されるＦＥＴでは、ソース抵抗を小さく保ったまま浅い
Ｖthを有する素子の実現は困難である。
【０００７】本発明は、上記に鑑みなされたものであっ
て、その目的は、上記のような課題の解決された、Ｉn
ＧaＡs動作層およびＩnＡlＡsドナー層を用いたＦＥＴ
において、低いソース抵抗を持ちながら浅いしきい値電
圧を持つ素子、および該素子の製造方法を提供すること
にある。
て、その目的は、上記のような課題の解決された、Ｉn
ＧaＡs動作層およびＩnＡlＡsドナー層を用いたＦＥＴ
において、低いソース抵抗を持ちながら浅いしきい値電
圧を持つ素子、および該素子の製造方法を提供すること
にある。
【０００８】
【課題を解決するための手段】上記の課題、目的は、以
下に示す本発明によって解決、達成される。すなわち本
発明は、少なくも一部にドナーとしての不純物が添加さ
れたＩnＡlＡs電子供給層、またはＡlＧaＡs電子供給層
を有するＦＥＴにおいて、ゲート直下の前記電子供給層
の一部領域のみに、ドナーとしての前記不純物とは異な
る第２の不純物を含んでなることを特徴とするＦＥＴを
開示するものであり、そして前記第２の不純物が、フッ
素であるＦＥＴを開示するものである。
下に示す本発明によって解決、達成される。すなわち本
発明は、少なくも一部にドナーとしての不純物が添加さ
れたＩnＡlＡs電子供給層、またはＡlＧaＡs電子供給層
を有するＦＥＴにおいて、ゲート直下の前記電子供給層
の一部領域のみに、ドナーとしての前記不純物とは異な
る第２の不純物を含んでなることを特徴とするＦＥＴを
開示するものであり、そして前記第２の不純物が、フッ
素であるＦＥＴを開示するものである。
【０００９】また本発明は、少なくも一部にドナーとし
ての不純物が添加されたＦＥＴを製造する方法におい
て、絶縁膜側壁によりゲート開口部を形成する工程、該
ゲート開口部を通してゲート形成予定部表面にドナーと
しての前記不純物とは異なる第２の不純物、または該不
純物を合む化合物を付着させる工程、前記予定部位上に
ゲートを形成する工程、前記第２の不純物を熱拡散させ
る工程、の各工程を含むことを特徴とするＦＥＴの製造
方法を開示するものであり、そして前記第２の不純物
が、フッ素である前記製造方法を開示するものである。
ての不純物が添加されたＦＥＴを製造する方法におい
て、絶縁膜側壁によりゲート開口部を形成する工程、該
ゲート開口部を通してゲート形成予定部表面にドナーと
しての前記不純物とは異なる第２の不純物、または該不
純物を合む化合物を付着させる工程、前記予定部位上に
ゲートを形成する工程、前記第２の不純物を熱拡散させ
る工程、の各工程を含むことを特徴とするＦＥＴの製造
方法を開示するものであり、そして前記第２の不純物
が、フッ素である前記製造方法を開示するものである。
【００１０】本発明のＦＥＴの製造方法は、ゲート下の
ドナーのみを不活性化することによって、当該領域のみ
Ｎdを小さくし、Ｖthを浅くすることを特徴とする。つ
まり、ｎ-ＩnＧaＡsオーミック接触層をエッチング除去
した後に、絶縁膜を用いてゲート開口部を形成し、ゲー
ト開日部からフッ素（Ｆ）系のガスを導入するか、ある
いはＦを含む溶液にウェハを浸すことにより、ＩnＡlＡ
sショットキー表面ヘＦを付着させ、さらに、グート形
成後、ＦをＩnＡlＡsドナー層まで熱拡散させ、ゲート
直下のドナー層のみ不活性化させる方法である。
ドナーのみを不活性化することによって、当該領域のみ
Ｎdを小さくし、Ｖthを浅くすることを特徴とする。つ
まり、ｎ-ＩnＧaＡsオーミック接触層をエッチング除去
した後に、絶縁膜を用いてゲート開口部を形成し、ゲー
ト開日部からフッ素（Ｆ）系のガスを導入するか、ある
いはＦを含む溶液にウェハを浸すことにより、ＩnＡlＡ
sショットキー表面ヘＦを付着させ、さらに、グート形
成後、ＦをＩnＡlＡsドナー層まで熱拡散させ、ゲート
直下のドナー層のみ不活性化させる方法である。
【００１１】
【作用】ＩnＡlＡs層中のドナーが、フッ素（Ｆ）によ
り不活性化されることは、Hayafujiらによってアプライ
ド・フィジックス・レターズ（Appl.Phys.Lett.、６６
巻、７号、８６３-８６５頁、ｌ９９５年）に報告され
ている。さらに、本発明者らは研究の結果、ＩnＡlＡs
中におけるＦはアンドーブ領域では拡散が大きく、ｎ型
領域では拡散が小さいために、ｎ型領域に蓄積するとい
う特徴があること、したがって、ＩnＡlＡsドナー層を
有するＦＥＴに対して、ドナー層にのみほぼ選択的にＦ
を供給することができ、その領域のみドナーの活性化率
を低減できることを見出し、これにより素子のＶthを正
方向にシフトできることを見出した。
り不活性化されることは、Hayafujiらによってアプライ
ド・フィジックス・レターズ（Appl.Phys.Lett.、６６
巻、７号、８６３-８６５頁、ｌ９９５年）に報告され
ている。さらに、本発明者らは研究の結果、ＩnＡlＡs
中におけるＦはアンドーブ領域では拡散が大きく、ｎ型
領域では拡散が小さいために、ｎ型領域に蓄積するとい
う特徴があること、したがって、ＩnＡlＡsドナー層を
有するＦＥＴに対して、ドナー層にのみほぼ選択的にＦ
を供給することができ、その領域のみドナーの活性化率
を低減できることを見出し、これにより素子のＶthを正
方向にシフトできることを見出した。
【００１２】一方、ゲート直下以外の領域は十分なＮs
を持つように、ドナー濃度、膜厚を設計・成長しておけ
ば、シート抵抗を十分小さくしたまま、Ｖthを正側にシ
フトすることが可能となる。本発明者らはさらに研究の
結果、ＡlＧaＡsドナーを有するＦＥＴにおいても同様
に、不純物の導入によりＶthを浅くする作用が得られる
ことも見出した。
を持つように、ドナー濃度、膜厚を設計・成長しておけ
ば、シート抵抗を十分小さくしたまま、Ｖthを正側にシ
フトすることが可能となる。本発明者らはさらに研究の
結果、ＡlＧaＡsドナーを有するＦＥＴにおいても同様
に、不純物の導入によりＶthを浅くする作用が得られる
ことも見出した。
【００１３】一方、ＧaＡs系のＦＥＴにおいては、水素
（Ｈ）を拡散させることによりドナーを不活性化し、Ｎ
dを部分的に減少させるという例が、特開平２-２１９２
４２号公報に示されている。しかしながら、Ｈは２００
℃程度に加熱されると容易に結晶中から外部ヘ放出され
てしまい、不安定である。これに対して、ＩnＡlＡs中
でのＦの挙動は、Ｈに比ベて熱に対して安定であるとい
う利点を有する。
（Ｈ）を拡散させることによりドナーを不活性化し、Ｎ
dを部分的に減少させるという例が、特開平２-２１９２
４２号公報に示されている。しかしながら、Ｈは２００
℃程度に加熱されると容易に結晶中から外部ヘ放出され
てしまい、不安定である。これに対して、ＩnＡlＡs中
でのＦの挙動は、Ｈに比ベて熱に対して安定であるとい
う利点を有する。
【００１４】
【発明の実施の形態】以下、本発明の実施態様について
具体的に説明する。
具体的に説明する。
【００１５】
【実施例】以下に、本発明の詳細を実施例により図面に
基づいて説明するが、本発明がこれらによってなんら限
定されるものではなく、適宜本発明の範囲内で変更でき
るものである。
基づいて説明するが、本発明がこれらによってなんら限
定されるものではなく、適宜本発明の範囲内で変更でき
るものである。
【００１６】［実施例１］図１は、本発明の一実施例の
主要部分を示す摸式断面図である。図１において、１は
半絶縁性ＩnＰ基板、２は高純度ＩnＡlＡsバッファ層、
３は高純度ＩnＧaＡsチャネル層、４は高純度ＩnＡlＡs
層、５はｎ-ＩnＡlＡs層（ドナー層）、６は高純度Ｉn
ＡlＡs層、７はｎ-ＩnＧaＡs層、８はソース電極、９は
ドレイン電極、１２はＦ導人領域、１３はゲート電極で
ある。
主要部分を示す摸式断面図である。図１において、１は
半絶縁性ＩnＰ基板、２は高純度ＩnＡlＡsバッファ層、
３は高純度ＩnＧaＡsチャネル層、４は高純度ＩnＡlＡs
層、５はｎ-ＩnＡlＡs層（ドナー層）、６は高純度Ｉn
ＡlＡs層、７はｎ-ＩnＧaＡs層、８はソース電極、９は
ドレイン電極、１２はＦ導人領域、１３はゲート電極で
ある。
【００１７】本実施例のＦＥＴは以下のようにして作製
することができる。まず、半絶縁性ＩnＰ基板１上に、
３００ｎｍの高純度ＩnＡlＡsバッファ層２と、４０ｎ
ｍの高純度ＩnＧaＡsチャネル層３と、例えば、３ｎｍ
の高純度ＩnＡlＡs層４、１×ｌ０19ｃｍ3のＳiが添加
された厚さ５ｎｍのｎ-ＩnＡlＡsドナー層５、２０ｎｍ
の高純度ＩnＡlＡs層６、Ｓiを５×ｌ０18ｃｍ3程度に
添加された厚さ５０ｎｍのｎ-ＩnＧaＡsオーミック接触
層７とを順次結晶成長させる。
することができる。まず、半絶縁性ＩnＰ基板１上に、
３００ｎｍの高純度ＩnＡlＡsバッファ層２と、４０ｎ
ｍの高純度ＩnＧaＡsチャネル層３と、例えば、３ｎｍ
の高純度ＩnＡlＡs層４、１×ｌ０19ｃｍ3のＳiが添加
された厚さ５ｎｍのｎ-ＩnＡlＡsドナー層５、２０ｎｍ
の高純度ＩnＡlＡs層６、Ｓiを５×ｌ０18ｃｍ3程度に
添加された厚さ５０ｎｍのｎ-ＩnＧaＡsオーミック接触
層７とを順次結晶成長させる。
【００１８】続いて、例えば、リン酸系エッチャントに
よるエッチングにより素子分離を行った後、例えば、Ａ
uＧe,Ｎi,Ａuをオーミツク接触層上に堆積し、アロイ処
理を行うことにより、ソース電極８、ドレイン電極９を
形成する。次に、ソース電極８、ドレイン電極９問のｎ
-ＩnＧaＡsオーミツク接触層７を一部除去した後に、ゲ
ート側壁用酸化膜１０を全面に堆積する。
よるエッチングにより素子分離を行った後、例えば、Ａ
uＧe,Ｎi,Ａuをオーミツク接触層上に堆積し、アロイ処
理を行うことにより、ソース電極８、ドレイン電極９を
形成する。次に、ソース電極８、ドレイン電極９問のｎ
-ＩnＧaＡsオーミツク接触層７を一部除去した後に、ゲ
ート側壁用酸化膜１０を全面に堆積する。
【００１９】その後、ＲＩＥ（Reactive Ion Etching）
を用いてゲート側壁用醐化膜ｌ０をエッチングし、ゲー
ト開口を形成する。ここで、引き続き同チャンバ内で、
基板温度を室温程度とし、Ｆ含有ガスとして、例えば、
ＣＦ4を１００ｓｃｃｍで２分問導入することにより、
ＩnＡlＡs層６の表面にＦを導入する。さらに、スパッ
タにより例えぱＷＳi等の金属を堆積し、不要部分の金
属をイオンミリング等の方法で除去することによりゲー
ト電極ｌ３が形成される。
を用いてゲート側壁用醐化膜ｌ０をエッチングし、ゲー
ト開口を形成する。ここで、引き続き同チャンバ内で、
基板温度を室温程度とし、Ｆ含有ガスとして、例えば、
ＣＦ4を１００ｓｃｃｍで２分問導入することにより、
ＩnＡlＡs層６の表面にＦを導入する。さらに、スパッ
タにより例えぱＷＳi等の金属を堆積し、不要部分の金
属をイオンミリング等の方法で除去することによりゲー
ト電極ｌ３が形成される。
【００２０】その後、３００℃程度で３０分間加熱する
ことにより、Ｆをｎ-ＩnＡlＡsドナー層５の領域まで拡
散させる。その後、ゲート側壁酸化膜１０を除去する
と、図１に示すＦＥＴを実現することができる。また、
本実施例ではＣＦ4ガスを用いてＦを供給したが、これ
以外にもＣＦ3のようなＦを含むガスを用いてＦを供給
してもよく、他に、例えば、フッ化アンモニウム溶液に
ウェハを浸すことによってＦを供給してもよい。
ことにより、Ｆをｎ-ＩnＡlＡsドナー層５の領域まで拡
散させる。その後、ゲート側壁酸化膜１０を除去する
と、図１に示すＦＥＴを実現することができる。また、
本実施例ではＣＦ4ガスを用いてＦを供給したが、これ
以外にもＣＦ3のようなＦを含むガスを用いてＦを供給
してもよく、他に、例えば、フッ化アンモニウム溶液に
ウェハを浸すことによってＦを供給してもよい。
【００２１】この構造では、リセス領域でのシートキャ
リア密度は２×ｌ０12ｃｍ2程度以上あり、該当傾域で
のシート抵抗は３００Ω／□以下であるため、リセス領
域での抵抗は十分小さな値になっている。これと等しい
ドナー濃度・膜厚を持つ構造で、Ｆによるドナーの不活
性化がなされていない場合は、Ｖthは−０.９Ｖであ
る。
リア密度は２×ｌ０12ｃｍ2程度以上あり、該当傾域で
のシート抵抗は３００Ω／□以下であるため、リセス領
域での抵抗は十分小さな値になっている。これと等しい
ドナー濃度・膜厚を持つ構造で、Ｆによるドナーの不活
性化がなされていない場合は、Ｖthは−０.９Ｖであ
る。
【００２２】一方、本発明における素子は、ゲート下領
域においてのみドナーの活性化率が３０％に低減された
結果、ソース抵抗を低く抑えたままＶthを一０.１Ｖと
することができた。その一方で、同じＶthを得るために
ドナー層を薄くした場合は、寄生抵抗の増加により最大
ｇｍは４００ｍＳ／ｍｍであったが、本発明において
は、Ｖthを浅くしたにもかかわらず、Ｒsを小さく保っ
た結果、最大ｇｍは７００ｍＳ／ｍｍであった。
域においてのみドナーの活性化率が３０％に低減された
結果、ソース抵抗を低く抑えたままＶthを一０.１Ｖと
することができた。その一方で、同じＶthを得るために
ドナー層を薄くした場合は、寄生抵抗の増加により最大
ｇｍは４００ｍＳ／ｍｍであったが、本発明において
は、Ｖthを浅くしたにもかかわらず、Ｒsを小さく保っ
た結果、最大ｇｍは７００ｍＳ／ｍｍであった。
【００２３】以上説明したように、ゲート下にのみＦを
導入し、ＩnＡlＡsドナー層中のドナーを不活性化する
ことにより、当該領城のみＮdを小さくし、Ｖthを正側
にシフトさせることが可能となる。ゲート下以外の領城
は十分なＮsをもつように、ドナー濃度、膜厚を設計・
成長させていけば十分小さいシート抵抗をもちながら、
０Ｖ程度の浅いＶthを有する素子の提供が可能となる。
導入し、ＩnＡlＡsドナー層中のドナーを不活性化する
ことにより、当該領城のみＮdを小さくし、Ｖthを正側
にシフトさせることが可能となる。ゲート下以外の領城
は十分なＮsをもつように、ドナー濃度、膜厚を設計・
成長させていけば十分小さいシート抵抗をもちながら、
０Ｖ程度の浅いＶthを有する素子の提供が可能となる。
【００２４】［実施例２］図３は、本発明の一実施例の
主要部分を示す摸式断面図である。図３において、２１
は半絶縁性ＧaＡs基板、２２は高純度ＡlＧaＡsバッフ
ァ層、２３は高純度ＡlＧaＡsチャネル層、２４は高純
度ＡlＧaＡs層、２５はｎ-ＡlＧaＡs層（ドナー層）、
２７はｎ-ＧaＡs層、８はソース電極、９はドレイン電
極、ｌ２はＦ導人領域、１３はゲート電極である。
主要部分を示す摸式断面図である。図３において、２１
は半絶縁性ＧaＡs基板、２２は高純度ＡlＧaＡsバッフ
ァ層、２３は高純度ＡlＧaＡsチャネル層、２４は高純
度ＡlＧaＡs層、２５はｎ-ＡlＧaＡs層（ドナー層）、
２７はｎ-ＧaＡs層、８はソース電極、９はドレイン電
極、ｌ２はＦ導人領域、１３はゲート電極である。
【００２５】本実施例のＦＥＴは以下のようにして作製
することができる。まず、半絶縁性ＧaＡs基板２１上
に、３００ｎｍの高純度ＡlＧaＡsパッファ層２２と、
４０ｎｍの高純度ＩnＧaＡsチャネル層２３と、例え
ば、３ｎｍの高純度ＡlＧaＡs層２４、２×１０18ｃｍ3
のＳiが添加された厚さ３００ｎｍのｎ-ＡlＧaＡsドナ
ー層２５、Ｓiを３×１０18ｃｍ3程度に添加された厚さ
５０ｎｍのｎ-ＧaＡsオーミック接触層２７とを順次結
晶成長させる。
することができる。まず、半絶縁性ＧaＡs基板２１上
に、３００ｎｍの高純度ＡlＧaＡsパッファ層２２と、
４０ｎｍの高純度ＩnＧaＡsチャネル層２３と、例え
ば、３ｎｍの高純度ＡlＧaＡs層２４、２×１０18ｃｍ3
のＳiが添加された厚さ３００ｎｍのｎ-ＡlＧaＡsドナ
ー層２５、Ｓiを３×１０18ｃｍ3程度に添加された厚さ
５０ｎｍのｎ-ＧaＡsオーミック接触層２７とを順次結
晶成長させる。
【００２６】続いて、例えば、リン酸系エッチャントに
よるエッチングにより素子分離を行った後、例えば、Ａ
uＧe,Ｎi,Ａuをオーミック接触層上に堆積し、アロイ処
理を行うことにより、ソース電極８、ドレイン電極９を
形成する。次に、ソース電極８、ドレイン電極９間のｎ
-ＧaＡsオーミック接触層２７を一部除去した後にゲー
ト側壁用酸化膜１０を全面に堆積する。その後、ＲＩＥ
を用いてゲート側壁用酸化膜１０をエッチングし、ゲー
ト開口を形成する。ここで、引き続き同チャンバ内で、
基板温度を室温程度とし、Ｆ含有ガスとして、例えば、
ＣＦ4を１００ｓｃｃｍで２分間導入することにより、
ｎ-ＡlＧaＡsドナー層２５の表面にＦを導入する。
よるエッチングにより素子分離を行った後、例えば、Ａ
uＧe,Ｎi,Ａuをオーミック接触層上に堆積し、アロイ処
理を行うことにより、ソース電極８、ドレイン電極９を
形成する。次に、ソース電極８、ドレイン電極９間のｎ
-ＧaＡsオーミック接触層２７を一部除去した後にゲー
ト側壁用酸化膜１０を全面に堆積する。その後、ＲＩＥ
を用いてゲート側壁用酸化膜１０をエッチングし、ゲー
ト開口を形成する。ここで、引き続き同チャンバ内で、
基板温度を室温程度とし、Ｆ含有ガスとして、例えば、
ＣＦ4を１００ｓｃｃｍで２分間導入することにより、
ｎ-ＡlＧaＡsドナー層２５の表面にＦを導入する。
【００２７】さらに、スパッタにより例えばＷＳi等の
金属を堆積し、不要部分の金属をイオンミリング等の方
法で除去することによりゲート電極ｌ３が形成される。
その後、３３０℃程度で３０分間加熱することにより、
Ｆをｎ-ＡlＧaＡsドナー層２５内のゲート直下領域全体
に拡散させる。その後、ゲート側壁酸化膜１０を除去す
ると、図３に示すＦＥＴを実現することができる。
金属を堆積し、不要部分の金属をイオンミリング等の方
法で除去することによりゲート電極ｌ３が形成される。
その後、３３０℃程度で３０分間加熱することにより、
Ｆをｎ-ＡlＧaＡsドナー層２５内のゲート直下領域全体
に拡散させる。その後、ゲート側壁酸化膜１０を除去す
ると、図３に示すＦＥＴを実現することができる。
【００２８】この構造では、リセス領域でのシートキヤ
リア密度は１.５×１０12ｃｍ3の程度以上あり、該当領
域でのシート抵抗は６００Ω／□以下であるため、リセ
ス領域での抵抗は十分小さな値になっている。これと等
しいドナー濃度・膜厚を持つ構造で、Ｆによるドナーの
不活性化がなされていない場合はＶthは-０.８Ｖであ
る。
リア密度は１.５×１０12ｃｍ3の程度以上あり、該当領
域でのシート抵抗は６００Ω／□以下であるため、リセ
ス領域での抵抗は十分小さな値になっている。これと等
しいドナー濃度・膜厚を持つ構造で、Ｆによるドナーの
不活性化がなされていない場合はＶthは-０.８Ｖであ
る。
【００２９】一方、本発明における素子は、ゲート下領
域においてのみドナーの活性化率が３０％に低減された
結果、ソース抵抗を低く抑えたままＶthを+０.１Ｖとす
ることができた。その一方で同じＶthを得るためにドナ
ー層を薄くした場合は、寄生抵抗の増加により最大ｇｍ
は３００ｍＳ／ｍｍであったが、本発明においては、Ｖ
thを浅くしたにもかかわらず、Ｒsを小さく保った結
果、最大ｇｍは５５０ｍＳ／ｍｍであった。
域においてのみドナーの活性化率が３０％に低減された
結果、ソース抵抗を低く抑えたままＶthを+０.１Ｖとす
ることができた。その一方で同じＶthを得るためにドナ
ー層を薄くした場合は、寄生抵抗の増加により最大ｇｍ
は３００ｍＳ／ｍｍであったが、本発明においては、Ｖ
thを浅くしたにもかかわらず、Ｒsを小さく保った結
果、最大ｇｍは５５０ｍＳ／ｍｍであった。
【００３０】
【発明の効果】以上説明したように、ゲート直下のみに
Ｆを導入し、ＩnＡlＡsドナー層中またはＡlＧaＡs層中
のドナーを不活性化することにより、当該領域のみＮd
を小さくし、Ｖthを正側にシフトさせることができる。
また、Ｆは３００℃までの熱処理に対して変動はなく、
Ｈよりも熱的に安定である。一方、ゲート直下以外の領
域は十分なＮsをもつように、ドナー濃度、膜厚を設計
・成長させておくと、シート抵抗を十分小さくしたま
ま、Ｖthを正側にシフトさせ、０Ｖ程度の浅いＶthを実
現することが可能となる。
Ｆを導入し、ＩnＡlＡsドナー層中またはＡlＧaＡs層中
のドナーを不活性化することにより、当該領域のみＮd
を小さくし、Ｖthを正側にシフトさせることができる。
また、Ｆは３００℃までの熱処理に対して変動はなく、
Ｈよりも熱的に安定である。一方、ゲート直下以外の領
域は十分なＮsをもつように、ドナー濃度、膜厚を設計
・成長させておくと、シート抵抗を十分小さくしたま
ま、Ｖthを正側にシフトさせ、０Ｖ程度の浅いＶthを実
現することが可能となる。
【図１】本発明のＦＥＴの一実施例を示す模式断面図。
【図２】本発明のＦＥＴ製造方法を示す工程説明図。
【図３】本発明のＦＥＴの一実施例を示す模式断面図。
【図４】従来例のＦＥＴを示す模式断面図。
１ 半絶縁性ＩnＰ基板 ２,４,６ 高純度ＩnＡlＡs層 ３,２３ 高純度ＩnＧaＡs層 ５ ｎ-ＩnＡlＡs層 ７ ｎ-ＩnＧaＡs層 ８ ソース電極 ９ ドレイン電極 １０ ゲート側壁酸化膜 １１ ＣＦ4ガス １２ Ｆ導人領域 １３ ゲート電極 ２１ 半絶縁性ＧaＡs基板 ２２,２４ 高純度ＡlＧaＡs層 ２５ ｎ-ＡlＧaＡs層 ２７ ｎ-ＧaＡs層
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭59−54271（ＪＰ，Ａ) 特開 平９−172163（ＪＰ，Ａ) 特開 昭63−18677（ＪＰ，Ａ) 特開 平９−246527（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/778 H01L 21/338 H01L 29/812
Claims (4)
- 【請求項１】 少なくも一部にドナーとしての不純物が
添加されたＩnＡlＡs電子供給層、またはＡlＧaＡs電子
供給層を有する電界効果トランジスタにおいて、ゲート
直下の前記電子供給層の一部領域のみに、ドナーとして
の前記不純物とは異なる第２の不純物を含んでなること
を特徴とする電界効果トランジスタ。 - 【請求項２】 前記第２の不純物が、フッ素である請求
項１記載の電界効果トランジスタ。 - 【請求項３】 少なくも一部にドナーとしての不純物が
添加された電界効果トランジスタを製造する方法におい
て、絶縁膜側壁によりゲート開口部を形成する工程、該
ゲート開口部を通してゲート形成予定部表面にドナーと
しての前記不純物とは異なる第２の不純物、または該不
純物を合む化合物を付着させる工程、前記予定部位上に
ゲートを形成する工程、前記第２の不純物を熱拡散させ
る工程、の各工程を含むことを特徴とする電界効果トラ
ンジスタの製造方法。 - 【請求項４】 前記第２の不純物が、フッ素である請求
項３記載の電界効果トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28568197A JP3169066B2 (ja) | 1997-10-17 | 1997-10-17 | 電界効果トランジスタおよびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28568197A JP3169066B2 (ja) | 1997-10-17 | 1997-10-17 | 電界効果トランジスタおよびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11121737A JPH11121737A (ja) | 1999-04-30 |
| JP3169066B2 true JP3169066B2 (ja) | 2001-05-21 |
Family
ID=17694678
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28568197A Expired - Fee Related JP3169066B2 (ja) | 1997-10-17 | 1997-10-17 | 電界効果トランジスタおよびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3169066B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7972915B2 (en) * | 2005-11-29 | 2011-07-05 | The Hong Kong University Of Science And Technology | Monolithic integration of enhancement- and depletion-mode AlGaN/GaN HFETs |
| US7932539B2 (en) | 2005-11-29 | 2011-04-26 | The Hong Kong University Of Science And Technology | Enhancement-mode III-N devices, circuits, and methods |
| US8044432B2 (en) | 2005-11-29 | 2011-10-25 | The Hong Kong University Of Science And Technology | Low density drain HEMTs |
| CN101359686B (zh) | 2007-08-03 | 2013-01-02 | 香港科技大学 | 可靠的常关型ⅲ-氮化物有源器件结构及相关方法和系统 |
| US8076699B2 (en) | 2008-04-02 | 2011-12-13 | The Hong Kong Univ. Of Science And Technology | Integrated HEMT and lateral field-effect rectifier combinations, methods, and systems |
| JP6308049B2 (ja) * | 2014-06-26 | 2018-04-11 | 株式会社デンソー | 半導体装置の製造方法 |
-
1997
- 1997-10-17 JP JP28568197A patent/JP3169066B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH11121737A (ja) | 1999-04-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2002237590A (ja) | Ｍｏｓ型電界効果トランジスタ | |
| JPH09172173A (ja) | 半導体装置及びその製造方法 | |
| US20060292776A1 (en) | Strained field effect transistors | |
| JP2001284598A (ja) | 半導体装置及びその製造方法 | |
| JPH10209434A (ja) | ヘテロ接合型電界効果トランジスタとその製造方法 | |
| JP3156620B2 (ja) | 電界効果トランジスタ及びその製造方法 | |
| JP3169066B2 (ja) | 電界効果トランジスタおよびその製造方法 | |
| TW200416892A (en) | Semiconductor device and manufacturing method for the same | |
| JP4050128B2 (ja) | ヘテロ接合電界効果型トランジスタ及びその製造方法 | |
| JPH10284722A (ja) | Ｍｏｓｆｅｔ及びその製造方法 | |
| JP2549206B2 (ja) | 電界効果トランジスタ | |
| JPH03145139A (ja) | 電界効果トランジスタとその製造方法 | |
| JP2010177297A (ja) | 半導体装置およびその製造方法 | |
| JP3653652B2 (ja) | 半導体装置 | |
| CN113517348B (zh) | 一种直接带隙GeSn增强型nMOS器件及其制备方法 | |
| JPH0523497B2 (ja) | ||
| KR100709069B1 (ko) | 과잉운반자의 드레인 효율을 높인 이종접합 반도체소자구조 및 이의 제조방법 | |
| JP4108252B2 (ja) | 電子デバイス | |
| JP2830817B2 (ja) | 変調ドープ電界効果型トランジスタ及びその製造方法 | |
| JPS6115375A (ja) | ヘテロ接合電界効果トランジスタ | |
| JP3083683B2 (ja) | 半導体装置 | |
| JP3018885B2 (ja) | 半導体装置の製造方法 | |
| JP3407926B2 (ja) | ドーピング方法、半導体装置、抵抗層、電界効果型トランジスタの製造方法、半導体回路素子の製造方法、電気伝導領域の作製方法、量子細線の形成方法、量子箱の形成方法、量子細線トランジスタ、半導体集積回路の製造方法、電子波干渉素子 | |
| JP3405684B2 (ja) | 電界効果トランジスタ及びその製造方法 | |
| CN117153867A (zh) | 一种垂直FinFET结构的晶体管及其制备方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |