JP3083683B2 - 半導体装置 - Google Patents
半導体装置Info
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- JP3083683B2 JP3083683B2 JP05157508A JP15750893A JP3083683B2 JP 3083683 B2 JP3083683 B2 JP 3083683B2 JP 05157508 A JP05157508 A JP 05157508A JP 15750893 A JP15750893 A JP 15750893A JP 3083683 B2 JP3083683 B2 JP 3083683B2
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Description
【０００１】
【産業上の利用分野】本発明は、半導体装置に関し、特
に、高速に動作する電界効果トランジスタに関する。
に、高速に動作する電界効果トランジスタに関する。
【０００２】
【従来の技術】近年、高ゲート耐圧、高信頼性、高速半
導体装置実現のために、ＧａＩｎＰ層上にゲート電極を
形成した半導体装置の研究が活発に行われている。例え
ば、ＧａＩｎＰ層上にゲート電極を形成した半導体装置
として図５に示すような構造が知られている（S.Louali
che et al.,Appl.Phys.Lett.55,2099 (1989).）。
導体装置実現のために、ＧａＩｎＰ層上にゲート電極を
形成した半導体装置の研究が活発に行われている。例え
ば、ＧａＩｎＰ層上にゲート電極を形成した半導体装置
として図５に示すような構造が知られている（S.Louali
che et al.,Appl.Phys.Lett.55,2099 (1989).）。
【０００３】図５において、５１はＦｅ添加半絶縁性Ｉ
ｎＰ基板、５２はバッファ層であるｉ−ＩｎＰ層（層厚
２５０ｎｍ）、５３はチャネル層であるｉ−ＧａＩｎＡ
ｓ層（層厚２０ｎｍ）、５４はスペーサ層であるｉ−Ｉ
ｎＰ層（層厚３ｎｍ）、５５は電子供給層であるｎ−Ｉ
ｎＰ電子供給層（層厚５ｎｍ，ｎ型のキャリア濃度ｎ＝
８×１０1 8 ｃｍ-3 ）、５６はｉ−ＩｎＰ電子供給層
（層厚１０ｎｍ）、５７はショットキ層であるｉ−Ｇａ
ＩｎＰ層（層厚１０ｎｍ）、５８はｎ−ＧａＩｎＡｓ層
（ｎ＝８×１０1 8 ｃｍ-3 ）、６０は２次元電子ガス
層、６１はソース電極、６２はドレイン電極、６３はゲ
ート電極を示している。ここで、ｉ−ＧａＩｎＡｓ層５
３とｉ−ＩｎＰ層５４との界面近傍に２次元電子ガス層
６０が形成されている。また、ｉ−ＧａＩｎＡｓ層５３
の組成比は、ＩｎＰ基板に格子整合するようにＧａ0 .
4 7 Ｉｎ0 . 5 3 Ａｓとなっている。また、ｉ−ＧａＩ
ｎＰ層５７の組成比は、ショットキ障壁高さを高くし、
臨界膜厚を厚くするためにＧａ0 . 2 5 Ｉｎ0 . 7 5 Ｐ
となっている。
ｎＰ基板、５２はバッファ層であるｉ−ＩｎＰ層（層厚
２５０ｎｍ）、５３はチャネル層であるｉ−ＧａＩｎＡ
ｓ層（層厚２０ｎｍ）、５４はスペーサ層であるｉ−Ｉ
ｎＰ層（層厚３ｎｍ）、５５は電子供給層であるｎ−Ｉ
ｎＰ電子供給層（層厚５ｎｍ，ｎ型のキャリア濃度ｎ＝
８×１０1 8 ｃｍ-3 ）、５６はｉ−ＩｎＰ電子供給層
（層厚１０ｎｍ）、５７はショットキ層であるｉ−Ｇａ
ＩｎＰ層（層厚１０ｎｍ）、５８はｎ−ＧａＩｎＡｓ層
（ｎ＝８×１０1 8 ｃｍ-3 ）、６０は２次元電子ガス
層、６１はソース電極、６２はドレイン電極、６３はゲ
ート電極を示している。ここで、ｉ−ＧａＩｎＡｓ層５
３とｉ−ＩｎＰ層５４との界面近傍に２次元電子ガス層
６０が形成されている。また、ｉ−ＧａＩｎＡｓ層５３
の組成比は、ＩｎＰ基板に格子整合するようにＧａ0 .
4 7 Ｉｎ0 . 5 3 Ａｓとなっている。また、ｉ−ＧａＩ
ｎＰ層５７の組成比は、ショットキ障壁高さを高くし、
臨界膜厚を厚くするためにＧａ0 . 2 5 Ｉｎ0 . 7 5 Ｐ
となっている。
【０００４】次に、図６に、上記従来構造のゲート直下
のバンド図を模式的に示す。ここで、ＥFはフェルミレ
ベル、他の符号で図５と同一の符号は同一層を示してい
る。チャネル層であるｉ−ＧａＩｎＡｓ層５３とスペー
サ層であるｉ−ＩｎＰ層５４との間に伝導帯の不連続部
が発生している。
のバンド図を模式的に示す。ここで、ＥFはフェルミレ
ベル、他の符号で図５と同一の符号は同一層を示してい
る。チャネル層であるｉ−ＧａＩｎＡｓ層５３とスペー
サ層であるｉ−ＩｎＰ層５４との間に伝導帯の不連続部
が発生している。
【０００５】
【発明が解決しようとする課題】ところで、図５に示し
た従来構造の場合、チャネル層であるｉ−ＧａＩｎＡｓ
層５３とスペーサ層であるｉ−ＩｎＰ層５４との間の伝
導帯の不連続が小さく０．２ｅＶ（ＩｎＰ基板格子整合
系）しかなく、２次元電子ガス量を大きくすることがで
きなかった。また、そのため２次元電子ガスが、スペー
サ層であるｉ−ＩｎＰ層５４から離れたところに形成さ
れ、ゲート電極からの距離が離れてしまう。以上２つの
理由により、相互コンダクタンスを大きくできないとい
った問題点があった。つまり、例えば、図５に示した高
電子移動度トランジスタである半導体装置の相互コンダ
クタンスは、３００ｍＳ／ｍｍ（ゲート長 Ｌｇ＝０．
５μｍ）と決して大きくなかった。
た従来構造の場合、チャネル層であるｉ−ＧａＩｎＡｓ
層５３とスペーサ層であるｉ−ＩｎＰ層５４との間の伝
導帯の不連続が小さく０．２ｅＶ（ＩｎＰ基板格子整合
系）しかなく、２次元電子ガス量を大きくすることがで
きなかった。また、そのため２次元電子ガスが、スペー
サ層であるｉ−ＩｎＰ層５４から離れたところに形成さ
れ、ゲート電極からの距離が離れてしまう。以上２つの
理由により、相互コンダクタンスを大きくできないとい
った問題点があった。つまり、例えば、図５に示した高
電子移動度トランジスタである半導体装置の相互コンダ
クタンスは、３００ｍＳ／ｍｍ（ゲート長 Ｌｇ＝０．
５μｍ）と決して大きくなかった。
【０００６】本発明は、上記問題点を解決することを目
的とするものである。
的とするものである。
【０００７】
【課題を解決するための手段】上記問題点を解決するた
め、本発明は、ＧａＩｎＰ層上にゲート電極が形成され
ている半導体装置において、上記ＧａＩｎＰ層とチャネ
ル層との間でかつ上記ＧａＩｎＰ層直下にｉ−ＡｌＩｎ
Ａｓ電子供給層を設け、上記ｉ−ＡｌＩｎＡｓ電子供給
層とチャネル層との間にｎ−ＡｌＩｎＡｓ電子供給層を
設けたことを特徴とするものである。
め、本発明は、ＧａＩｎＰ層上にゲート電極が形成され
ている半導体装置において、上記ＧａＩｎＰ層とチャネ
ル層との間でかつ上記ＧａＩｎＰ層直下にｉ−ＡｌＩｎ
Ａｓ電子供給層を設け、上記ｉ−ＡｌＩｎＡｓ電子供給
層とチャネル層との間にｎ−ＡｌＩｎＡｓ電子供給層を
設けたことを特徴とするものである。
【０００８】
【０００９】さらに、本発明は、上記ｉ−ＡｌＩｎＡｓ
電子供給層の層厚が３ｎｍ以上３０ｎｍ以下であること
を特徴とするものである。
電子供給層の層厚が３ｎｍ以上３０ｎｍ以下であること
を特徴とするものである。
【００１０】
【作用】本発明によれば、チャネル層であるｉ−ＧａＩ
ｎＡｓ層と伝導帯の不連続を０．５ｅＶと大きくできる
ＡｌＩｎＡｓ層を電子供給層として採用し、ショットキ
層であるｉ−ＧａＩｎＰ層直下にｉ−ＡｌＩｎＡｓ電子
供給層を形成することを特徴とするものであり、上記ｉ
−ＡｌＩｎＡｓ電子供給層の層厚は、好ましくは３ｎｍ
以上３０ｎｍ以下の厚みとすることを特徴とするもので
あり、かかる構成により以下のような作用をする。
ｎＡｓ層と伝導帯の不連続を０．５ｅＶと大きくできる
ＡｌＩｎＡｓ層を電子供給層として採用し、ショットキ
層であるｉ−ＧａＩｎＰ層直下にｉ−ＡｌＩｎＡｓ電子
供給層を形成することを特徴とするものであり、上記ｉ
−ＡｌＩｎＡｓ電子供給層の層厚は、好ましくは３ｎｍ
以上３０ｎｍ以下の厚みとすることを特徴とするもので
あり、かかる構成により以下のような作用をする。
【００１１】本発明の半導体装置では、ＡｌＩｎＡｓ層
を電子供給層として採用し、スペーサ層であるｉ−Ａｌ
ＩｎＡｓ層とチャネル層であるｉ−ＧａＩｎＡｓ層との
伝導帯の不連続を０．５ｅＶ（ＩｎＰ基板格子整合系）
と大きくすることが可能となり、２次元電子ガスの濃度
を大きくすることができる。また、２次元電子ガスをス
ペーサ層との界面近くに形成することができ、半導体装
置の性能指標の１つである相互コンダクタンスを大きく
とることができる。この作用は、ｉ−ＡｌＩｎＡｓ電子
供給層の層厚が３０ｎｍ以下のとき有効に働く。
を電子供給層として採用し、スペーサ層であるｉ−Ａｌ
ＩｎＡｓ層とチャネル層であるｉ−ＧａＩｎＡｓ層との
伝導帯の不連続を０．５ｅＶ（ＩｎＰ基板格子整合系）
と大きくすることが可能となり、２次元電子ガスの濃度
を大きくすることができる。また、２次元電子ガスをス
ペーサ層との界面近くに形成することができ、半導体装
置の性能指標の１つである相互コンダクタンスを大きく
とることができる。この作用は、ｉ−ＡｌＩｎＡｓ電子
供給層の層厚が３０ｎｍ以下のとき有効に働く。
【００１２】また、ショットキ層であるｉ−ＧａＩｎＰ
層直下にｉ−ＡｌＩｎＡｓ電子供給層及びｎ−ＡｌＩｎ
Ａｓ電子供給層を形成することにより伝導帯の不連続を
小さくし、アンドープのｉ−ＡｌＩｎＡｓ電子供給層
（ｉ−は不純物を添加しないという意味）設けることに
より伝導帯の底をフェルミ準位より大きく持ち上げるこ
とができる。このためショットキ障壁の厚さを実効的に
厚くする事ができる。これにより、ショットキ障壁を突
き抜けるトンネル電流を大幅に低減でき、ゲート逆耐圧
が向上する。この作用は、ｉ−ＡｌＩｎＡｓ電子供給層
の層厚が３ｎｍ以上のとき有効に働く。
層直下にｉ−ＡｌＩｎＡｓ電子供給層及びｎ−ＡｌＩｎ
Ａｓ電子供給層を形成することにより伝導帯の不連続を
小さくし、アンドープのｉ−ＡｌＩｎＡｓ電子供給層
（ｉ−は不純物を添加しないという意味）設けることに
より伝導帯の底をフェルミ準位より大きく持ち上げるこ
とができる。このためショットキ障壁の厚さを実効的に
厚くする事ができる。これにより、ショットキ障壁を突
き抜けるトンネル電流を大幅に低減でき、ゲート逆耐圧
が向上する。この作用は、ｉ−ＡｌＩｎＡｓ電子供給層
の層厚が３ｎｍ以上のとき有効に働く。
【００１３】従って、本発明により、格子整合を取りつ
つ、チャネル層とスペーサ層との伝導帯の不連続を大き
くとることができ、かつ、ゲート逆耐圧を大きくするこ
とができる。
つ、チャネル層とスペーサ層との伝導帯の不連続を大き
くとることができ、かつ、ゲート逆耐圧を大きくするこ
とができる。
【００１４】
【実施例】以下、実施例に基づき本発明を詳細に説明す
る。
る。
【００１５】図１に、本実施例での半導体装置の断面構
造を示す。図１において、１はＦｅ添加半絶縁性ＩｎＰ
基板、２はバッファ層であるｉ−ＡｌＩｎＡｓ層（層厚
２５０ｎｍ）、３はチャネル層であるｉ−ＧａＩｎＡｓ
層（層厚２０ｎｍ）、４はスペーサ層であるｉ−ＡｌＩ
ｎＡｓ層（層厚３ｎｍ）、５は電子供給層であるｎ−Ａ
ｌＩｎＡｓ電子供給層（層厚５ｎｍ，ｎ＝８×１０1 8
ｃｍ-3 ）、６はｉ−ＡｌＩｎＡｓ電子供給層（層厚１
０ｎｍ）、７はショットキ層であるｉ−ＧａＩｎＰ層
（層厚１０ｎｍ）、８はｎ−ＧａＩｎＡｓ層（ｎ＝８×
１０1 8 ｃｍ-3）、１０は２次元電子ガス層、１１はソ
ース電極、１２はドレイン電極、１３はゲート電極を示
している。ここで、チャネル層であるｉ−ＧａＩｎＡｓ
層３とスペーサ層であるｉ−ＡｌＩｎＡｓ層４との界面
近傍に２次元電子ガス層１０が形成されている。また、
ＡｌＩｎＡｓ層（ｉ−ＡｌＩｎＡｓ層２、ｉ−ＡｌＩｎ
Ａｓ層４、ｎ−ＡｌＩｎＡｓ電子供給層５、ｉ−ＡｌＩ
ｎＡｓ電子供給層６）及び上記ＧａＩｎＡｓ層（ｉ−Ｇ
ａＩｎＡｓ層３、ｎ−ＧａＩｎＡｓ層８）はＩｎＰ基板
と格子整合をとるため、前記ＡｌＩｎＡｓ層、前記Ｇａ
ＩｎＡｓ層の組成比は、それぞれ、Ａｌ0 . 4 8 Ｉｎ0
. 5 2 Ａｓ、Ｇａ0 . 4 7 Ｉｎ0 . 5 3 Ａｓとなってい
る。ｉ−ＧａＩｎＰ層７の組成比は、ショットキ障壁高
さを高くし、臨界膜厚を厚くするためにＧａ0 . 2 5 Ｉ
ｎ0 . 7 5 Ｐとなっている。また、ｉ−ＧａＩｎＰ層７
の組成比は Matthews & Blakeslee の公式（J.W.Matthe
ws etal. J.Crystal Growth 27, 118 (1974).）で示さ
れている臨界膜厚以下に設定する。臨界膜厚を超えると
ゲート逆耐圧を著しく劣化させることが実験的に分かっ
ているためである（S.Loualiche et al.,Appl.Phys.Let
t.55,2099 (1989).）。
造を示す。図１において、１はＦｅ添加半絶縁性ＩｎＰ
基板、２はバッファ層であるｉ−ＡｌＩｎＡｓ層（層厚
２５０ｎｍ）、３はチャネル層であるｉ−ＧａＩｎＡｓ
層（層厚２０ｎｍ）、４はスペーサ層であるｉ−ＡｌＩ
ｎＡｓ層（層厚３ｎｍ）、５は電子供給層であるｎ−Ａ
ｌＩｎＡｓ電子供給層（層厚５ｎｍ，ｎ＝８×１０1 8
ｃｍ-3 ）、６はｉ−ＡｌＩｎＡｓ電子供給層（層厚１
０ｎｍ）、７はショットキ層であるｉ−ＧａＩｎＰ層
（層厚１０ｎｍ）、８はｎ−ＧａＩｎＡｓ層（ｎ＝８×
１０1 8 ｃｍ-3）、１０は２次元電子ガス層、１１はソ
ース電極、１２はドレイン電極、１３はゲート電極を示
している。ここで、チャネル層であるｉ−ＧａＩｎＡｓ
層３とスペーサ層であるｉ−ＡｌＩｎＡｓ層４との界面
近傍に２次元電子ガス層１０が形成されている。また、
ＡｌＩｎＡｓ層（ｉ−ＡｌＩｎＡｓ層２、ｉ−ＡｌＩｎ
Ａｓ層４、ｎ−ＡｌＩｎＡｓ電子供給層５、ｉ−ＡｌＩ
ｎＡｓ電子供給層６）及び上記ＧａＩｎＡｓ層（ｉ−Ｇ
ａＩｎＡｓ層３、ｎ−ＧａＩｎＡｓ層８）はＩｎＰ基板
と格子整合をとるため、前記ＡｌＩｎＡｓ層、前記Ｇａ
ＩｎＡｓ層の組成比は、それぞれ、Ａｌ0 . 4 8 Ｉｎ0
. 5 2 Ａｓ、Ｇａ0 . 4 7 Ｉｎ0 . 5 3 Ａｓとなってい
る。ｉ−ＧａＩｎＰ層７の組成比は、ショットキ障壁高
さを高くし、臨界膜厚を厚くするためにＧａ0 . 2 5 Ｉ
ｎ0 . 7 5 Ｐとなっている。また、ｉ−ＧａＩｎＰ層７
の組成比は Matthews & Blakeslee の公式（J.W.Matthe
ws etal. J.Crystal Growth 27, 118 (1974).）で示さ
れている臨界膜厚以下に設定する。臨界膜厚を超えると
ゲート逆耐圧を著しく劣化させることが実験的に分かっ
ているためである（S.Loualiche et al.,Appl.Phys.Let
t.55,2099 (1989).）。
【００１６】次に、図２に、上記実施例に係る半導体装
置のゲート直下のバンド図を模式的に示す。ここで、Ｅ
Fはフェルミレベル、他の符号で図１と同一の符号は同
一層を示している。チャネル層であるｉ−ＧａＩｎＡｓ
層３とスペーサ層であるｉ−ＡｌＩｎＡｓ層４との間に
伝導帯の不連続部が発生している。図６の従来構造のバ
ンド図と比較して、この不連続部でのｉ−ＧａＩｎＡｓ
層３の伝導体の底がフェルミレベルＥFより十分低いた
め、チャネル層での電子の存在確率が高くなり、また、
チャネル層の伝導帯底部の変化が急峻になるため、電子
の存在確率の分布もより急峻になる。以上から、図５に
示した従来構造の半導体装置と比較して、２次元電子ガ
ス層１０の濃度をより大きくすることができ、２次元電
子ガス層１０をヘテロ界面により近づけることができ
る。また、上記ｉ−ＡｌＩｎＡｓ電子供給層６にｎ型ド
ーピングしたとき（例えば、上記ｎ−ＡｌＩｎＡｓ電子
供給層５としたとき）半導体装置のバンド図を、図２に
おける一点鎖線で示す。ここで、明らかなようにショッ
トキ障壁の厚さが薄くなり、トンネル電流が増加するた
め、ゲート逆耐圧が小さくなる。したがって、ｉ−Ａｌ
ＩｎＡｓ電子供給層６にはドーピングをしない方がよ
い。
置のゲート直下のバンド図を模式的に示す。ここで、Ｅ
Fはフェルミレベル、他の符号で図１と同一の符号は同
一層を示している。チャネル層であるｉ−ＧａＩｎＡｓ
層３とスペーサ層であるｉ−ＡｌＩｎＡｓ層４との間に
伝導帯の不連続部が発生している。図６の従来構造のバ
ンド図と比較して、この不連続部でのｉ−ＧａＩｎＡｓ
層３の伝導体の底がフェルミレベルＥFより十分低いた
め、チャネル層での電子の存在確率が高くなり、また、
チャネル層の伝導帯底部の変化が急峻になるため、電子
の存在確率の分布もより急峻になる。以上から、図５に
示した従来構造の半導体装置と比較して、２次元電子ガ
ス層１０の濃度をより大きくすることができ、２次元電
子ガス層１０をヘテロ界面により近づけることができ
る。また、上記ｉ−ＡｌＩｎＡｓ電子供給層６にｎ型ド
ーピングしたとき（例えば、上記ｎ−ＡｌＩｎＡｓ電子
供給層５としたとき）半導体装置のバンド図を、図２に
おける一点鎖線で示す。ここで、明らかなようにショッ
トキ障壁の厚さが薄くなり、トンネル電流が増加するた
め、ゲート逆耐圧が小さくなる。したがって、ｉ−Ａｌ
ＩｎＡｓ電子供給層６にはドーピングをしない方がよ
い。
【００１７】次に、本半導体装置の製造工程について図
３に基づき説明する。Ｆｅ添加半絶縁性ＩｎＰ基板１
は、通常の方法で脱脂、エッチングされ、分子線エピタ
キシャル装置に導入される。その後半絶縁性ＩｎＰ基板
１は、高真空下で不純物が除去され成長室に導入され
る。成長室に導入された半絶縁性ＩｎＰ基板１は、基板
温度５６０℃までＡｓ4 分子線（Ａｓセル温度２００
℃）を基板に照射されながら酸化膜を除去される。その
後、基板温度５２０℃まで降温され、Ａｌ分子線、Ｉｎ
分子線（Ａｌセル温度１０５０℃、Ｉｎセル温度７５０
℃）を照射し、ｉ−ＡｌＩｎＡｓ層２を２５０ｎｍ成長
する。次に、Ｇａ分子線（Ｇａセル温度９５０℃）、Ｉ
ｎ分子線を照射し、ｉ−ＧａＩｎＡｓ層３を２０ｎｍ成
長する。以降同様に、ｉ−ＡｌＩｎＡｓ層４を３ｎｍ、
ｎ−ＡｌＩｎＡｓ電子供給層５（ｎ＝８×１０1 8 ｃｍ
3 ）を５ｎｍ、ｉ−ＡｌＩｎＡｓ電子供給層６を１０ｎ
ｍを成長する。その後基板温度を４２０℃に降温し、成
長中断を行う。このときは、ＡＳ4 分子線も照射しな
い。１０分間の成長中断の後、再び基板温度を５２０℃
に昇温し、それと同時にＰ分子線（ポリＩｎＰセル温度
５５０℃）を照射し、つづけてＩｎ分子線（Ｉｎセル温
度７００℃）Ｇａ分子線（Ｇａセル温度９５０℃）を照
射し、ｉ−ＧａＩｎＰ層７を１０ｎｍを成長する。その
後成長中断をし、ｎ−ＧａＩｎＡｓ層８（ｎ＝８×１０
1 8 ｃｍ-3 ）を成長する。これらのＡｌＩｎＡｓ層、
ＧａＩｎＡｓ層の組成比は、上述したように、ＩｎＰ基
板に格子整合するように、それぞれＡｌ0 . 4 8 Ｉｎ0
. 5 2 Ａｓ、Ｇａ0 . 4 7 Ｉｎ0 . 5 3Ａｓとした。こ
のときのｉ−ＡｌＩｎＡｓ層７の不純物濃度は、ｎ型で
１×１０1 6 ｃｍ- 3 以下であった。ＧａＩｎＰ層の組
成比は、ショットキ障壁高さを高くし、臨界膜厚を厚く
するためにＧａ0 . 2 5 Ｉｎ0 . 7 5 Ｐとした。このと
きのショットキ障壁高さは、約０．６５ｅＶで、臨界膜
厚は、約１０ｎｍである。成膜後、通常のフォト、エッ
チング工程によりパターニングし、メサを形成する（図
３（ａ））。ここで、エチャントは、リン酸系（Ｈ3 Ｐ
Ｏ4 ：Ｈ2 Ｏ2 ：Ｈ2 ０＝３：１：５０）を用いる。
３に基づき説明する。Ｆｅ添加半絶縁性ＩｎＰ基板１
は、通常の方法で脱脂、エッチングされ、分子線エピタ
キシャル装置に導入される。その後半絶縁性ＩｎＰ基板
１は、高真空下で不純物が除去され成長室に導入され
る。成長室に導入された半絶縁性ＩｎＰ基板１は、基板
温度５６０℃までＡｓ4 分子線（Ａｓセル温度２００
℃）を基板に照射されながら酸化膜を除去される。その
後、基板温度５２０℃まで降温され、Ａｌ分子線、Ｉｎ
分子線（Ａｌセル温度１０５０℃、Ｉｎセル温度７５０
℃）を照射し、ｉ−ＡｌＩｎＡｓ層２を２５０ｎｍ成長
する。次に、Ｇａ分子線（Ｇａセル温度９５０℃）、Ｉ
ｎ分子線を照射し、ｉ−ＧａＩｎＡｓ層３を２０ｎｍ成
長する。以降同様に、ｉ−ＡｌＩｎＡｓ層４を３ｎｍ、
ｎ−ＡｌＩｎＡｓ電子供給層５（ｎ＝８×１０1 8 ｃｍ
3 ）を５ｎｍ、ｉ−ＡｌＩｎＡｓ電子供給層６を１０ｎ
ｍを成長する。その後基板温度を４２０℃に降温し、成
長中断を行う。このときは、ＡＳ4 分子線も照射しな
い。１０分間の成長中断の後、再び基板温度を５２０℃
に昇温し、それと同時にＰ分子線（ポリＩｎＰセル温度
５５０℃）を照射し、つづけてＩｎ分子線（Ｉｎセル温
度７００℃）Ｇａ分子線（Ｇａセル温度９５０℃）を照
射し、ｉ−ＧａＩｎＰ層７を１０ｎｍを成長する。その
後成長中断をし、ｎ−ＧａＩｎＡｓ層８（ｎ＝８×１０
1 8 ｃｍ-3 ）を成長する。これらのＡｌＩｎＡｓ層、
ＧａＩｎＡｓ層の組成比は、上述したように、ＩｎＰ基
板に格子整合するように、それぞれＡｌ0 . 4 8 Ｉｎ0
. 5 2 Ａｓ、Ｇａ0 . 4 7 Ｉｎ0 . 5 3Ａｓとした。こ
のときのｉ−ＡｌＩｎＡｓ層７の不純物濃度は、ｎ型で
１×１０1 6 ｃｍ- 3 以下であった。ＧａＩｎＰ層の組
成比は、ショットキ障壁高さを高くし、臨界膜厚を厚く
するためにＧａ0 . 2 5 Ｉｎ0 . 7 5 Ｐとした。このと
きのショットキ障壁高さは、約０．６５ｅＶで、臨界膜
厚は、約１０ｎｍである。成膜後、通常のフォト、エッ
チング工程によりパターニングし、メサを形成する（図
３（ａ））。ここで、エチャントは、リン酸系（Ｈ3 Ｐ
Ｏ4 ：Ｈ2 Ｏ2 ：Ｈ2 ０＝３：１：５０）を用いる。
【００１８】次に、電極形成プロセスを説明する。通常
のフォト工程を経て、蒸着等によりソース電極１１、ド
レイン電極１２を形成する。オーミック電極には、Ａｕ
Ｇｅ／Ｎｉ／Ａｕを用いた（図３（ｂ））。
のフォト工程を経て、蒸着等によりソース電極１１、ド
レイン電極１２を形成する。オーミック電極には、Ａｕ
Ｇｅ／Ｎｉ／Ａｕを用いた（図３（ｂ））。
【００１９】次に、通常のフォト工程を経て、ゲートパ
ターンを形成し、リセスエッチング後、蒸着等によりゲ
ート電極１３（ゲート長さ Ｌｇ＝０．５ｕｍ）を形成
し、電界効果トランジスタである半導体装置は完成する
（図３（ｃ））。リセスエッチングには、前記のリン酸
系エッチャントを用いた。
ターンを形成し、リセスエッチング後、蒸着等によりゲ
ート電極１３（ゲート長さ Ｌｇ＝０．５ｕｍ）を形成
し、電界効果トランジスタである半導体装置は完成する
（図３（ｃ））。リセスエッチングには、前記のリン酸
系エッチャントを用いた。
【００２０】次に、図４に、本実施例により作製された
高電子移動度電界効果トランジスタである半導体装置の
相互コンダクタンスとゲート逆耐圧（ゲートに負バイア
ス，Ｖｄｓ＝０Ｖ，Ｉｇｓ＝１００μＡ／ｍｍ）のｉ−
ＡｌＩｎＡｓ電子供給層６の層厚依存性の実験結果を示
す。図から分かるように、ｉ−ＡｌＩｎＡｓ電子供給層
６の層厚が３ｎｍ〜３０ｎｍの間において相互コンダク
タンス５００ｍＳ／ｍｍ以上、ゲート逆耐圧−４Ｖ以上
が得られている。このことからｉ−ＡｌＩｎＡｓ電子供
給層６の層厚は、３ｎｍ以上３０ｎｍ以下がよいことが
分かった。また、同図から本実施例の半導体装置は、相
互コンダクタンスが向上している事が分かる。
高電子移動度電界効果トランジスタである半導体装置の
相互コンダクタンスとゲート逆耐圧（ゲートに負バイア
ス，Ｖｄｓ＝０Ｖ，Ｉｇｓ＝１００μＡ／ｍｍ）のｉ−
ＡｌＩｎＡｓ電子供給層６の層厚依存性の実験結果を示
す。図から分かるように、ｉ−ＡｌＩｎＡｓ電子供給層
６の層厚が３ｎｍ〜３０ｎｍの間において相互コンダク
タンス５００ｍＳ／ｍｍ以上、ゲート逆耐圧−４Ｖ以上
が得られている。このことからｉ−ＡｌＩｎＡｓ電子供
給層６の層厚は、３ｎｍ以上３０ｎｍ以下がよいことが
分かった。また、同図から本実施例の半導体装置は、相
互コンダクタンスが向上している事が分かる。
【００２１】なお、本発明は上記実施例に限定されず、
特許請求の範囲で種々の変更が可能である。
特許請求の範囲で種々の変更が可能である。
【００２２】
【発明の効果】以上詳細に説明したように、本発明の半
導体装置によれば、高い相互コンダクタンスを有し、か
つ高ゲート逆耐圧であるといった特性良好な高信頼性半
導体装置が得られる。
導体装置によれば、高い相互コンダクタンスを有し、か
つ高ゲート逆耐圧であるといった特性良好な高信頼性半
導体装置が得られる。
【００２３】また、本発明の半導体装置の構造は、高電
子移動度トランジスタ、ＭＥＳＦＥＴなど広く半導体装
置に利用できる。
子移動度トランジスタ、ＭＥＳＦＥＴなど広く半導体装
置に利用できる。
【図１】本発明の一実施例に係る半導体装置の断面構造
を示す図である。
を示す図である。
【図２】本発明の一実施例に係る半導体装置のバンド構
造を示す図である。
造を示す図である。
【図３】本発明の一実施例に係る半導体装置の製造工程
を示す図である。
を示す図である。
【図４】本発明の一実施例の半導体装置の相互コンダク
タンスとゲート逆耐圧のｉ−ＡｌＩｎＡｓ電子供給層の
層厚依存性を示す図である。
タンスとゲート逆耐圧のｉ−ＡｌＩｎＡｓ電子供給層の
層厚依存性を示す図である。
【図５】従来技術の半導体装置の断面構造を示す図であ
る。
る。
【図６】従来技術の半導体装置のバンド構造を示す図で
ある。
ある。
１ ＩｎＰ基板 ２ ｉ−ＡｌＩｎＡｓ層 ３ ｉ−ＧａＩｎＡｓ層 ４ ｉ−ＡｌＩｎＡｓ層 ５ ｎ−ＡｌＩｎＡｓ電子供給層 ６ ｉ−ＡｌＩｎＡｓ電子供給層 ７ ｉ−ＧａＩｎＰ層 ８ ｎ−ＧａＩｎＡｓ層 １０ ２次元電子ガス層 １１ ソース電極 １２ ドレイン電極 １３ ゲート電極 ５１ ＩｎＰ基板 ５２ ｉ−ＩｎＰ層 ５３ ｉ−ＧａＩｎＡｓ層 ５４ ｉ−ＩｎＰ層 ５５ ｎ−ＩｎＰ電子供給層 ５６ ｉ−ＩｎＰ電子供給層 ５７ ｉ−ＧａＩｎＰ層 ５８ ｎ−ＧａＩｎＡｓ層 ６０ ２次元電子ガス層６１ ソース電極 ６２ ドレイン電極 ６３ ゲート電極
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/778 H01L 21/20 H01L 21/338 H01L 29/812
Claims (2)
- 【請求項１】 ＧａＩｎＰ層上にゲート電極が形成され
ている半導体装置において、 上記ＧａＩｎＰ層とチャネル層との間でかつ上記ＧａＩ
ｎＰ層直下にｉ−ＡｌＩｎＡｓ電子供給層を設け、上記
ｉ−ＡｌＩｎＡｓ電子供給層とチャネル層との間にｎ−
ＡｌＩｎＡｓ電子供給層を設けたことを特徴とする半導
体装置。 - 【請求項２】 上記ｉ−ＡｌＩｎＡｓ電子供給層の層厚
が３ｎｍ以上３０ｎｍ以下であることを特徴とする請求
項１に記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05157508A JP3083683B2 (ja) | 1993-06-28 | 1993-06-28 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05157508A JP3083683B2 (ja) | 1993-06-28 | 1993-06-28 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0737902A JPH0737902A (ja) | 1995-02-07 |
| JP3083683B2 true JP3083683B2 (ja) | 2000-09-04 |
Family
ID=15651216
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP05157508A Expired - Fee Related JP3083683B2 (ja) | 1993-06-28 | 1993-06-28 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3083683B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7265925B2 (en) | 2002-03-14 | 2007-09-04 | Orient Instrument Computer Co. Ltd. | Recorded data deleting device for hard disk |
-
1993
- 1993-06-28 JP JP05157508A patent/JP3083683B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7265925B2 (en) | 2002-03-14 | 2007-09-04 | Orient Instrument Computer Co. Ltd. | Recorded data deleting device for hard disk |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0737902A (ja) | 1995-02-07 |
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|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |