JP3923400B2 - 電界効果トランジスタおよびその製造方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は電界効果トランジスタおよびその製造方法に関し、特に高周波素子などに用いられる電界効果トランジスタおよびその製造方法に関する。
【0002】
【従来の技術】
近年、ミリ波帯(30〜300GHz)やサブミリ波帯(300GHz〜3THz)で動作させることを目的に、高電子移動度トランジスタ(High Electron Mobility Transistor,HEMT)の微細化に関する研究が盛んに行われている。このような極微細HEMTとしては、InP基板を用いたInAlAs/InGaAs系が主流である。これは、電子供給層となるInAlAsとチャネル層となるInGaAsの伝導帯のエネルギーの不連続量が0.53eVと大きいこと、InGaAsの室温での電子の移動度および電子の飽和速度が高いことなどによる。さらに、チャネル層のIn組成を0.7程度まで高めて電子の速度を増大させ、よりいっそう特性を高めようとする試みも成されている。
【0003】
ところで、HEMTのゲート長を短縮していった場合、ある程度のチャネルアスペクト比(Lg/d;Lgはゲート長,dはゲート電極からチャネル層までの距離)以下になると、ゲート電極の制御性が悪くなり、閾値電圧が負にシフトしたり、相互コンダクタンスgmが下がったりする現象が現れるようになる。これは、ショートチャネル効果と呼ばれ、HEMTの場合は大体Lg/d<5でこの現象が現れ始める(例えば、「Awano et al.,IEEE Trans.Electron Devices,36,2260(1989)」参照。)。
【0004】
このため、ゲート長を短縮する際には、ゲート電極−チャネル層間距離も短縮することが必要となる。そのため、電子供給層をδ−ドーピング構造とするとともに、ゲート電極からソース寄りおよびドレイン寄りの領域の電子濃度をある程度高くなるように保ちつつゲート電極−チャネル層間距離を短縮するなどの提案が成されている。(例えば、特許文献1参照。)
図13は従来のHEMTの構成例を示す図である。
【0005】
この図13に示す構造を有するHEMTは、InP基板101上に、i−InAlAsバッファ層102、i−InGaAsチャネル層103、i−InAlAsスペーサ層104、電子供給層としての役割を果たすδ−ドープシート105、i−InAlAsバリア層106、i−InPエッチング停止層107、および離隔されたn−InGaAsキャップ層108が順に積層して形成されている。離隔されているn−InGaAsキャップ層108の表面には、ソース電極109およびドレイン電極110がそれぞれ形成され、両電極間には、断面T型のゲート電極111が形成されている。ゲート電極111は、i−InPエッチング停止層107を貫通し、その下層のi−InAlAsバリア層106に達するように形成されている。また、n−InGaAsキャップ層108およびi−InPエッチング停止層107の表面露出部分には、パッシベーション膜としてSiO2膜112が形成されている。
【0006】
このようなHEMT構造の形成には2段階リセス法が用いられる。この2段階リセス法では、1段目のn−InGaAsキャップ層108のリセス形成時におけるエッチングを停止させるi−InPエッチング停止層107を、2段目のリセス形成の対象としている。2段目のリセス形成では、Arなどを用い、ゲート電極111の形成領域にあるi−InPエッチング停止層107を、その下層のi−InAlAsバリア層106が露出するまでエッチングする。そして、この露出したi−InAlAsバリア層106上に、リフトオフ法によりゲート電極111が形成される。
【0007】
このように、従来、チャネルアスペクト比を維持あるいは向上させることを目的として、ゲート電極−チャネル層間距離を短縮させるための様々な試みが成されている。
【0008】
【特許文献1】
特開平10−209434号公報(段落番号[0017]〜[0023],図1)
【0009】
【発明が解決しようとする課題】
しかし、現在では、HEMTのゲート長は25nmまで短縮されてきており、ゲート電極−チャネル層間距離を更に短縮することが要求されている。このような場合に、従来と同様の方法でゲート電極−チャネル層間距離を短縮していくと、ゲート電極の耐圧が悪くなるという問題が現れるようになる。
【0010】
本発明はこのような点に鑑みてなされたものであり、ゲート耐圧を維持しつつゲート電極−チャネル層間距離を短縮した電界効果トランジスタを提供することを目的とする。
【0011】
【課題を解決するための手段】
本発明では上記課題を解決するために、図1に例示する構成によって実現可能な電界効果トランジスタが提供される。本発明の電界効果トランジスタは、半導体基板上に順次積層して形成されたバッファ層とチャネル層とスペーサ層と電子供給層とバリア層とを有し、さらに前記バリア層上に離隔して形成されたキャップ層と、離隔して形成された前記キャップ層表面のそれぞれに形成されたソース電極およびドレイン電極と、前記ソース電極と前記ドレイン電極との間の領域に形成されたゲート電極と、を有する電界効果トランジスタにおいて、前記ゲート電極が、前記バリア層と前記電子供給層とを貫通して前記スペーサ層に達するように形成されていることを特徴とする。
【0012】
このような電界効果トランジスタは、図1に例示するHEMTのように、ゲート電極11が、バリア層6であるi−InAlAsバリア層6aおよびi−InPエッチング停止層6bと、電子供給層であるδ−ドープシート5とを貫通してi−InAlAsスペーサ層4に達するように形成される。これにより、ゲート電極−チャネル層間距離が短縮されるようになる。
【0013】
さらに、図1に示すような構造のHEMTは、ゲート電極11直下の領域ではエンハンスメント型、ゲート電極11からソース電極8側およびドレイン電極9側の領域ではディプレッション型になる。そのため、電子は、ソース電極8側およびドレイン電極9側の領域では、i−InGaAsチャネル層3内のややゲート電極11寄りを流れ、ゲート電極11直下の領域では、i−InGaAsチャネル層3内のややInP基板1寄りを流れるようになる。さらに、ゲート電極11直下にポテンシャルの低いδ−ドープシート5が存在しない方が、存在する場合に比べて、チャネル井戸から見たゲート電極側のポテンシャルは相対的に厚くなる。ゲート電極11直下のこの厚いポテンシャルに対し、電子がInP基板1寄りを流れるようになるため、ゲートリーク電流の発生は抑制されるようになる。
【0014】
また、本発明では、電界効果トランジスタの製造方法において、半導体基板上に、バッファ層とチャネル層とスペーサ層と電子供給層とバリア層とキャップ層とを順次成長する工程と、前記キャップ層上にソース電極とドレイン電極とを形成する工程と、前記ソース電極と前記ドレイン電極との間の前記キャップ層に、前記バリア層に達する第1のリセスを形成する工程と、前記第1のリセスの前記バリア層表面から前記バリア層と前記電子供給層とを貫通し前記スペーサ層に達する第2のリセスを形成する工程と、前記第2のリセスの前記スペーサ層上にゲート電極を形成する工程と、を有することを特徴とする電界効果トランジスタの製造方法が提供される。
【0015】
このような電界効果トランジスタの製造方法によれば、図1に示すHEMTのように、ゲート電極11が、バリア層6およびδ−ドープシート5を貫通してi−InAlAsスペーサ層4に達するように形成されるので、ゲート電極−チャネル層間距離が短縮されたHEMTが得られるようになる。さらに、この製造方法によれば、ゲート電極11直下にδ−ドープシート5が存在しないことにより相対的に厚くなるポテンシャルのi−InP基板1寄りを電子が流れる構造とすることができるため、ゲートリーク電流の発生が抑制されたHEMTが形成される。
【0016】
【発明の実施の形態】
以下、本発明の実施の形態を、図面を参照して詳細に説明する。
図1はHEMTの構成例を示す図である。
【0017】
この図1に示す構成のHEMTは、InP基板1を用いたInAlAs/InGaAs系である。InP基板1上には、i−InAlAsバッファ層2、i−InGaAsチャネル層3、i−InAlAsスペーサ層4、Si−δ−ドーピング構造の電子供給層として機能するδ−ドープシート5、バリア層6、および離隔して形成されたn−InGaAsキャップ層7が、順次積層して形成されている。
【0018】
バリア層6は、第1のバリア層としてδ−ドープシート5側に形成されたi−InAlAsバリア層6a、および第2のバリア層としてn−InGaAsキャップ層7側に形成されたi−InPエッチング停止層6bとから構成されている。i−InAlAsバリア層6aは、i−InGaAsチャネル層3よりもバリアの高い層として形成される。また、i−InPエッチング停止層6bは、後述する2段階リセス法においてn−InGaAsキャップ層7に第1のリセスを形成する際のエッチストッパとしての役割を果たす。
【0019】
さらに、離隔したn−InGaAsキャップ層7表面には、ソース電極8およびドレイン電極9がそれぞれ形成されている。ソース電極8およびドレイン電極9は、各電極形成のための金属蒸着後のアニールによる金属拡散により、i−InGaAsチャネル層3に電気的に接続された状態になっている。また、n−InGaAsキャップ層7およびi−InPエッチング停止層6bの表面露出部分には、パッシベーション膜としてSiO2膜10が形成されている。
【0020】
ソース電極8とドレイン電極9との間の領域には、断面T型のゲート電極11が形成されている。このゲート電極11は、SiO2膜10、i−InPエッチング停止層6b、i−InAlAsバリア層6aおよびδ−ドープシート5を貫通して形成されており、ゲート電極11の下端は、i−InAlAsスペーサ層4に達している。
【0021】
このようなHEMT構造の形成には、2段階リセス法を用いることができる。この2段階リセス法では、まず1段目のリセス形成で、i−InPエッチング停止層6bの表面までn−InGaAsキャップ層7の一部をエッチングし、第1のリセスを形成する。そして、表面に露出しているn−InGaAsキャップ層7およびi−InPエッチング停止層6b上にSiO2膜10を形成した後、ゲート電極11形成領域のSiO2膜10を除去する。続く2段目のリセス形成では、i−InPエッチング停止層6b、およびその下層のi−InAlAsバリア層6a並びにδ−ドープシート5をエッチングして除去し、第2のリセスを形成する。この第2のリセスとして形成された開口部に、下端がi−InAlAsスペーサ層4に達するゲート電極11が形成される。
【0022】
すなわち、従来のHEMTが2段目のリセス形成でi−InPエッチング停止層6bのみ除去された構造を有していたのに対し、本発明に係るHEMTは、2段目のリセス形成で、i−InAlAsバリア層6a、更にはδ−ドープシート5も除去された構造を有している。そして、ゲート電極11は、i−InAlAsスペーサ層4上に形成され、そのため、ゲート電極11直下には、電子供給層であるδ−ドープシート5が存在しない。
【0023】
ここで、HEMT構造においてゲート電極直下にδ−ドープシートが存在する場合と存在しない場合とについて比較する。図2はゲート電極直下にδ−ドープシートが存在する場合の伝導帯のエネルギーバンドと電子分布の模式図、図3はゲート電極直下にδ−ドープシートが存在しない場合の伝導帯のエネルギーバンドと電子分布の模式図である。ただし、図2および図3においては、ゲート電極−チャネル層間距離は同じものとする。
【0024】
ゲート電極直下にδ−ドープシートが存在する場合には、図2に示したように、δ−ドープシート部分の伝導帯のエネルギーは下がり、2次元電子は、HEMT構造内に形成されたチャネル井戸のゲート電極側に片寄った電子分布となる。このようなエネルギーバンド構造においては、δ−ドープシート部分のポテンシャルが低いために、この部分に電子が流れ込み、その結果、ゲートリーク電流が生じる場合がある。さらに、このδ−ドープシートが存在しないとした場合に比べて相対的にポテンシャルが薄くなるのでチャネル井戸から電子がトンネルし、ゲートリーク電流が生じる場合もある。
【0025】
一方、ゲート電極直下にδ−ドープシートが存在しない場合、すなわち図1に例示したHEMT構造のような場合には、図3に示したように、ゲート電極側のポテンシャルは持ち上がり、2次元電子はチャネル井戸内の基板側に片寄った電子分布となる。
【0026】
ゲート長が短い場合には、図1に示したゲート電極11直下にδ−ドープシート5が存在しなくても、ゲート電極11からソース電極8側およびドレイン電極9側の領域ではδ−ドープシート5が存在するので、ソース電極8側およびドレイン電極9側の領域の電子がゲート電極11直下にまで染み出し、チャネル電子は繋がるようになる。HEMTは、ゲート電極11直下の領域ではエンハンスメント型となり、ソース電極8側およびドレイン電極9側の領域ではディプレッション型になる。そのため、ゲート電極11直下にδ−ドープシート5が存在しない場合における電子のi−InGaAsチャネル層3内を流れる経路は、ソース電極8側およびドレイン電極9側の領域ではややゲート電極11寄り、ゲート電極11直下の領域ではややInP基板1寄りとなる。
【0027】
さらに、ゲート電極11直下にδ−ドープシート5が存在しないため、図3に示したように、ゲート電極側からのポテンシャルは単調に低くなり、チャネル井戸から見たゲート電極側のポテンシャルは、ゲート電極直下にδ−ドープシートが存在するとした場合に比べて相対的に厚くなる。ゲート電極11直下では、電子は、i−InGaAsチャネル層3内のInP基板1寄りを流れるため、ゲートリーク電流の発生が抑制されるようになる。
【0028】
このように、ゲート電極11直下のδ−ドープシート5が除去されているHEMT構造とすることで、ゲート電極−チャネル層間距離が短縮されるとともに、ゲートリーク電流の発生も抑制される。したがって、ゲート電極11の耐圧を維持しつつ、チャネルアスペクト比を高く保つことができる。
【0029】
次に、図1に示したHEMTの製造方法について、図4から図12を参照して説明する。ここで、図4は各層の形成工程、図5はソース・ドレイン電極の形成工程、図6は第1のリセスの形成工程、図7はSiO2膜の形成工程、図8は三層レジスト膜の形成工程、図9は電子ビーム露光工程、図10は反応性イオンエッチング工程、図11は第2のリセスの形成工程、図12はゲート電極の形成工程をそれぞれ示す図である。以下、各工程を、順を追って説明する。
【0030】
HEMTの製造は、まず、図4に示すように、InP(100)基板1上に、MOCVD(Metal Organic Chemical Vapor Deposition)法により、i−InAlAsバッファ層2、i−InGaAsチャネル層3、i−InAlAsスペーサ層4、δ−ドープシート5、i−InAlAsバリア層6a、i−InPエッチング停止層6b、n−InGaAsキャップ層7を形成する。
【0031】
ここで、i−InAlAsバッファ層2は膜厚300nmで、i−InGaAsチャネル層3は膜厚15nmで、i−InAlAsスペーサ層4は膜厚5nmで、順にそれぞれ成長する。また、δ−ドープシート5は、Siの面密度を5×1012cm-2として形成する。i−InAlAsバリア層6aは膜厚8nmで、i−InPエッチング停止層6bは膜厚6nmで、順にそれぞれ成長する。n−InGaAsキャップ層7は膜厚25nmとする。このn−InGaAsキャップ層7のn型ドーパントとしてはSiを用い、そのドーピング濃度は1×1019cm-3とする。
【0032】
各層の形成後、図5に示すように、素子間をアイソレーションした後、n−InGaAsキャップ層7上に、Ti/Pt/Auを蒸着してアニールし、ソース電極8およびドレイン電極9を形成する。ソース電極8およびドレイン電極9は、その形成時のアニールによる金属拡散によってi−InGaAsチャネル層3と電気的に接続される。
【0033】
次いで、図6に示すように、n−InGaAsキャップ層7の一部をi−InPエッチング停止層6bまでウェットエッチングして第1のリセスを形成し、n−InGaAsキャップ層7をソース電極8側の部分とドレイン電極9側の部分とに離隔する。このウェットエッチングにおけるエッチング液としては、ここでは、クエン酸と過酸化水素の混合液(クエン酸(33%):過酸化水素(31%)=1:1)を用いる。エッチング温度は10℃とする。なお、この場合、InGaAsのエッチング速度は約80nm/min、InPのエッチング速度は約0.7nm/min、InAlAsのエッチング速度は約7nm/minとなる。
【0034】
ただし、エッチング液の組成は、上記組成に限定されるものではなく、i−InPエッチング停止層6bに対してn−InGaAsキャップ層7を選択的にエッチングすることのできるエッチング液を用いればよい。
【0035】
第1のリセスの形成後は、図7に示すように、n−InGaAsキャップ層7上、およびウェットエッチングにより表面に露出したi−InPエッチング停止層6b上に、SiO2膜10を形成する。
【0036】
次いで、後に形成するゲート電極11のゲート長に対応したサイズの開口部、およびその断面T型の形状を形成するために、図8に示すように、素子表面に第1レジスト層12a、第2レジスト層12bおよび第3レジスト層12cを順次積層形成した三層レジスト膜12を形成する。
【0037】
そして、後に形成するゲート電極11のゲート長および形状を考慮して、図9に示すように、三層レジスト膜12を電子ビーム露光法により露光・現像処理し、SiO2膜10に達する開口部を形成する。
【0038】
次いで、図10に示すように、三層レジスト膜12をマスクにして、CF4ガスを用いた反応性イオンエッチング(Reactive Ion Etching,RIE)を行い、SiO2膜10の表面露出部分を除去する。
【0039】
その後、図11に示すように、i−InPエッチング停止層6b、i−InAlAsバリア層6a、δ−ドープシート5のウェットエッチングを行い、i−InAlAsスペーサ層4に達する第2のリセスを形成する。このウェットエッチングには、エッチング液としてクエン酸と過酸化水素の混合液(クエン酸(33%):過酸化水素(31%)=1:1)を用い、エッチング温度は10℃とする。そして、目的とする深さ(例えばゲート電極−チャネル層間距離が約4nm)になるまでエッチングした後、ウェットエッチングを停止する。このウェットエッチングの際には、第2のリセス内のδ−ドープシート5が確実に除去されるよう留意し、全体のエッチング量はエッチング時間の調節などにより制御する。ただし、エッチング液の組成は、上記組成に限定されるものではない。
【0040】
次いで、図12に示すように、開口された三層レジスト膜12をマスクにして、第1,第2のリセスとして形成された開口部に対し、Ti/Pt/Auを蒸着する。これにより、i−InAlAsスペーサ層4上には、Ti/Pt/Auが断面T型に堆積され、ゲート電極11が形成される。その後、三層レジスト膜12を除去することにより、図1に示した構造を有するHEMTが形成される。
【0041】
このように形成されるHEMTは、ゲート電極11直下の領域でエンハンスメント型、ゲート電極11からソース電極8側およびドレイン電極9側の領域でディプレッション型となる。そのため、i−InGaAsチャネル層3内の電子の流れる経路が、ソース電極8側およびドレイン電極9側の領域ではややゲート電極11寄り、ゲート電極11直下の領域ではややInP基板1寄りとなる。さらに、ゲート電極11直下にδ−ドープシート5が存在しないために、チャネル井戸から見たゲート電極側のポテンシャルは相対的に厚くなり、ゲートリーク電流の発生を抑制することができる。したがって、ゲート耐圧を維持しつつ、ゲート電極−チャネル層間距離を短縮することができ、チャネルアスペクト比が高く保たれたHEMTを形成することができる。
【0042】
なお、以上の説明では、電子供給層をδ−ドーピング構造としている場合について述べたが、本発明は、勿論、電子供給層が均一ドーピング構造であるHEMTにも適用可能である。
【0043】
また、上記のHEMT構造において用いた各層の材料および膜厚、ゲート電極などに用いた電極材料、各層や電極の形成条件やエッチング条件などは、単なる例であって、本発明はこれに限定されるものではない。
【0044】
(付記1) 半導体基板上に順次積層して形成されたバッファ層とチャネル層とスペーサ層と電子供給層とバリア層とを有し、さらに前記バリア層上に離隔して形成されたキャップ層と、離隔して形成された前記キャップ層表面のそれぞれに形成されたソース電極およびドレイン電極と、前記ソース電極と前記ドレイン電極との間の領域に形成されたゲート電極と、を有する電界効果トランジスタにおいて、
前記ゲート電極が、前記バリア層と前記電子供給層とを貫通して前記スペーサ層に達するように形成されていることを特徴とする電界効果トランジスタ。
【0045】
(付記2) 前記電子供給層は、δ−ドーピング構造であることを特徴とする付記1記載の電界効果トランジスタ。
(付記3) 前記バリア層は、前記電子供給層側にあって前記チャネル層よりもバリアの高い第1のバリア層と前記キャップ層側の第2のバリア層との積層構造を有していることを特徴とする付記1記載の電界効果トランジスタ。
【0046】
(付記4) 前記電子供給層は、均一ドーピング構造であることを特徴とする付記1記載の電界効果トランジスタ。
(付記5) 前記キャップ層には不純物がドーピングされていることを特徴とする付記1記載の電界効果トランジスタ。
【0047】
(付記6) 電界効果トランジスタの製造方法において、
半導体基板上に、バッファ層とチャネル層とスペーサ層と電子供給層とバリア層とキャップ層とを順次形成する工程と、
前記キャップ層上にソース電極とドレイン電極とを形成する工程と、
前記ソース電極と前記ドレイン電極との間の領域の前記キャップ層に、前記バリア層に達する第1のリセスを形成する工程と、
前記第1のリセスの前記バリア層の表面から前記バリア層と前記電子供給層とを貫通し前記スペーサ層に達する第2のリセスを形成する工程と、
前記第2のリセスの前記スペーサ層上にゲート電極を形成する工程と、
を有することを特徴とする電界効果トランジスタの製造方法。
【0048】
(付記7) 前記第1のリセスの前記バリア層の表面から前記バリア層と前記電子供給層とを貫通し前記スペーサ層に達する前記第2のリセスを形成する工程においては、クエン酸と過酸化水素を含むエッチング液を用いたウェットエッチングにより前記第2のリセスを形成することを特徴とする付記6記載の電界効果トランジスタの製造方法。
【0049】
(付記8) 前記バリア層は、前記チャネル層よりもバリアの高い第1のバリア層と第2のバリア層との積層構造を有し、
前記半導体基板上に、前記バッファ層と前記チャネル層と前記スペーサ層と前記電子供給層と前記バリア層と前記キャップ層とを順次形成する工程においては、前記電子供給層の形成後に前記第1のバリア層を形成し、前記第1のバリア層の形成後に前記第2のバリア層を形成し、前記第2のバリア層の形成後に前記キャップ層を形成することを特徴とする付記6記載の電界効果トランジスタの製造方法。
【0050】
(付記9) 前記ソース電極と前記ドレイン電極との間の領域の前記キャップ層に、前記バリア層に達する前記第1のリセスを形成する工程においては、前記第2のバリア層をエッチング停止層とし前記キャップ層を選択的にエッチングすることのできるエッチング液を用いることを特徴とする付記8記載の電界効果トランジスタの製造方法。
【0051】
【発明の効果】
以上説明したように本発明では、半導体基板上に順次形成したバッファ層、チャネル層、スペーサ層、電子供給層、バリア層、キャップ層、およびキャップ層上に形成されたソース電極並びにドレイン電極を有する電界効果トランジスタのゲート電極を、バリア層および電子供給層を貫通してスペーサ層に達するように形成する。これにより、ゲート耐圧を維持しつつ、ゲート電極−チャネル層間距離を短縮することができ、電界効果トランジスタのチャネルアスペクト比を高く保つことができる。
【図面の簡単な説明】
【図1】HEMTの構成例を示す図である。
【図2】ゲート電極直下にδ−ドープシートが存在する場合の伝導帯のエネルギーバンドと電子分布の模式図である。
【図3】ゲート電極直下にδ−ドープシートが存在しない場合の伝導帯のエネルギーバンドと電子分布の模式図である。
【図4】各層の形成工程を示す図である。
【図5】ソース・ドレイン電極の形成工程を示す図である。
【図6】第1のリセスの形成工程を示す図である。
【図7】SiO2膜の形成工程を示す図である。
【図8】三層レジスト膜の形成工程を示す図である。
【図9】電子ビーム露光工程を示す図である。
【図10】反応性イオンエッチング工程を示す図である。
【図11】第2のリセスの形成工程を示す図である。
【図12】ゲート電極の形成工程を示す図である。
【図13】従来のHEMTの構成例を示す図である。
【符号の説明】
1,101 InP基板
2,102 i−InAlAsバッファ層
3,103 i−InGaAsチャネル層
4,104 i−InAlAsスペーサ層
5,105 δ−ドープシート
6 バリア層
6a,106 i−InAlAsバリア層
6b,107 i−InPエッチング停止層
7,108 n−InGaAsキャップ層
8,109 ソース電極
9,110 ドレイン電極
10,112 SiO2膜
11,111 ゲート電極
12 三層レジスト膜
12a 第1レジスト層
12b 第2レジスト層
12c 第3レジスト層
Claims (5)
- 半導体基板上に順次積層して形成されたバッファ層とチャネル層とスペーサ層と電子供給層とバリア層とを有し、さらに前記バリア層上に離隔して形成されたキャップ層と、離隔して形成された前記キャップ層表面のそれぞれに形成されたソース電極およびドレイン電極と、前記ソース電極と前記ドレイン電極との間の領域に形成されたゲート電極と、を有する電界効果トランジスタにおいて、
前記ゲート電極が、前記バリア層と前記電子供給層とを貫通して前記スペーサ層に達するように形成されていることを特徴とする電界効果トランジスタ。 - 前記電子供給層は、δ−ドーピング構造であることを特徴とする請求項1記載の電界効果トランジスタ。
- 前記バリア層は、前記電子供給層側にあって前記チャネル層よりもバリアの高い第1のバリア層と前記キャップ層側の第2のバリア層との積層構造を有していることを特徴とする請求項1記載の電界効果トランジスタ。
- 電界効果トランジスタの製造方法において、
半導体基板上に、バッファ層とチャネル層とスペーサ層と電子供給層とバリア層とキャップ層とを順次形成する工程と、
前記キャップ層上にソース電極とドレイン電極とを形成する工程と、
前記ソース電極と前記ドレイン電極との間の領域の前記キャップ層に、前記バリア層に達する第1のリセスを形成する工程と、
前記第1のリセスの前記バリア層の表面から前記バリア層と前記電子供給層とを貫通し前記スペーサ層に達する第2のリセスを形成する工程と、
前記第2のリセスの前記スペーサ層上にゲート電極を形成する工程と、
を有することを特徴とする電界効果トランジスタの製造方法。 - 前記第1のリセスの前記バリア層の表面から前記バリア層と前記電子供給層とを貫通し前記スペーサ層に達する前記第2のリセスを形成する工程においては、クエン酸と過酸化水素を含むエッチング液を用いたウェットエッチングにより前記第2のリセスを形成することを特徴とする請求項4記載の電界効果トランジスタの製造方法。
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