JP3055869B2 - 絶縁ゲート型電界効果トランジスタ及びその製造方法 - Google Patents
絶縁ゲート型電界効果トランジスタ及びその製造方法Info
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Description
果トランジスタ及びその製造方法に関し、特にドレイン
電流および駆動能力の大きい絶縁ゲート型電界効果トラ
ンジスタ及びその製造方法に関するものである。
スタ(以下、MOSFETという)は論理回路、メモリ
などに用いられており、微細化高集積化が行われてい
る。このMOSFETの駆動能力を改善する構造の一つ
として、ダブルゲートMOSFETが林などによって提
案されている(Y.Hayashi et.al.,
“Culculated Threshold Vol
tageCharacteristics of an
XMOSTransistor Having Ad
ditional BottomGate”,Soli
d−State Electronics,27,8/
9,p.827,1985)。
ゲート構造と対向するように、チャンネル領域を挟んで
もう一つのゲートを形成した構造である。ダブルゲート
型MOSFETはシングルゲート型MOSFETに比べ
て大きなドレイン電流と大きな変換コンダクタンスが得
られるという特徴を有している。また、チャンネルの不
純物密度を上げることなしに、良好なサブスレッショル
ド特性が得られるとされている。このようなダブルゲー
ト型MOSFETの構造はトランジスタを微細化してい
っても充分有効であることがシュミレーションなどで示
されている。
造例50を図15に示す。p型チャンネル領域51の一
表面に薄いゲート酸化膜52が形成され、その上に第1
のゲート電極54が設けられている。さらに、チャンネ
ル領域51を挟んで反対側の表面に薄いゲート酸化膜5
3を介して第2のゲート電極55が形成されている。ま
た、それぞれ高不純物密度を有するn型ソース領域56
およびn型ドレイン領域57がチャンネル領域51の両
側に設けられている。
トで囲ったものもこの範疇に入れると、このような構造
を実現するための種々のものが提案されている。例え
ば、柱状のSiをゲート電極で取り囲んだSGT(F.
Masuoka et.al.,“High Perf
ormance CMOS SurroundingG
ate Transistor(SGT) for U
ltra HighDensity LSIs”,IE
DM Tech.Dig.,p.2221988)、S
iを衝立型にしてゲートを両面に形成したDELTA
(E.Takeda et.al.,“A Fully
Depleted Leen−channel Tr
ansistor(DELTA)”,IEDM Tec
h.Dig.,p.833,1989)或いはSOI基
板においてSi層の下を掘り込みゲートを周囲に形成し
たGAA(J.P.Colinge et.al.,
“Silicon−on−Insulator Gat
e−All−Around Device”,IEDM
Tech.Dig.,p.595,1990)等があ
る。
であるSGT60の断面構造を図16に示す。SGTは
チャンネル領域の電子密度が高く、また、バルク全体に
電流が流れることによって、モビリティが大きく、微細
化したときの特性が優れている。
面にチャンネルとなるp型ウエル62を形成し、該p型
ウエル62を異方性エッチングしてシリコン柱63を形
成する。シリコン柱63の周囲に薄いゲート酸化膜64
を設け、その上にゲート電極となる多結晶シリコン65
を形成している。このゲート電極65に隣接した基板側
には高不純物密度のn型ソース領域66が設けられ、シ
リコン柱63の頂部には高不純物密度のn型ソース領域
67が形成されている。ゲート電極65に電圧を印加す
ることにより、チャンネルを流れる電流が制御される。
化を行うのに当たり、これまでは如何にしてゲート構造
の微細化を行いつつチャンネル領域をゲートで挟み込ん
だ構造を形成するかが主とした問題となってきた。これ
に対して、本発明者は基板側に形成されるn−p−n
(n−i−n)接合の特性が微細化を進めていく上で大
きな問題であると考えるに至った。
くなったときのn−i−n接合の特性を調べるために、
図17に示すようなチャンネル長Lのn−領域が両側の
n+領域に挟まれたダイオード構造において、電流−電
圧特性の測定を行った。
れぞれ異なるn−領域の不純物密度Nd−に対する測定
された電流密度と電界との関係を示している。何れの不
純物密度の場合にも、低電界領域からかなり広い電界に
亘って、電界に比例する電流が観測される。
いた電子による電流、いわゆるオーミック電流であり、 J = qNd−μE を表している。ただし、qは電子の電荷量、Nd−はn
−領域の不純物密度、μは電子の移動度、Eは電界であ
る。オーミック電流であれば、電流密度と電界との関係
は、チャンネル長Lに依存しないはずである。
=1×1013cm−3のように、不純物密度が低い場
合には、電流密度と電界との関係はチャンネル長Lに大
きく依存し、測定したチャンネル長の範囲では低電界領
域からオーミック電流よりはるかに大きく、電界に比例
して流れる電流が観測される。図18(b)におけるN
d−=3×1014cm−3の場合および同図(c)に
おけるNd−=7×1015cm−3の場合には、比較
的チャンネル長Lが長いときにはオーミック電流に近い
電流が観測されるが、チャンネル長Lが短くなってくる
と、低電界領域からオーミック電流より大きな電流が電
界に比例して流れている。
る空間電荷制限電流 J = (9/8)εμ(E2/L) を表している。空間電荷制限電流が測定されても良いよ
うな、充分に大きな電界まで測定を行っているが、少な
くとも電界の2乗に比例するような電流は観測されな
い。
電流密度と電界はほぼ比例しているので、この関係を抵
抗値として表すことができる。チャンネル長Lと低電界
領域における抵抗値との関係を示したのが図19であ
る。低電界領域における抵抗値には、いわゆるオーミッ
ク電流によるチャンネル長Lに比例する抵抗の他に、チ
ャンネル長Lの3乗に概ね比例している成分があること
がわかる。
造にもどって考えれば、従来は、チャンネル長を短くし
ていったときに、チャンネル領域の電荷がゲート電圧だ
けでなくソース領域およびドレイン領域の空乏層電荷の
影響を受けるというモデル(例えば、チャージシェアモ
デル)で閾値を決定していた。しかしながら、前記した
実験事実は、ダブルゲート型MOSFETのように、チ
ャンネル領域が両側の高不純物密度のn型ドレイン領域
とソース領域とに挟まれるような構造においては、チャ
ンネル長Lが短くなってくると、従来のモデルで考えら
れる以上にチャンネル長に依存して、閾値電圧が低下す
ることを示している。
した実験事実に鑑み、チャンネル領域において補正され
た不純物密度を有するMOSFETを提供することにあ
る。
の決定されたMOSFETを提供することにある。
いて不純物密度の補正されたダブルゲート型MOSFE
Tを提供することにある。
型電界効果トランジスタにおいては、高不純物密度を有
する第1導電型のソース領域と、高不純物密度を有する
第1導電型のドレイン領域と、前記ソース領域および前
記ドレイン領域間に設けらた第2導電型の半導体領域
と、前記半導体領域に設けられ、前記ソース領域および
前記ドレイン領域間にチャンネルを形成するためのゲー
ト構造とを具備し、前記半導体領域は前記ソース領域お
よび前記ドレイン領域から前記半導体領域にしみだす多
数キャリアと少なくとも同等の量の第2導電型の不純物
を含むように構成されている。
の低下が予想される分だけ絶縁ゲート型電界効果トラン
ジスタを形成しているチャンネル領域の不純物密度を高
く補正している。
ルよりもさらに低下する理由について述べると、これ
は、従来、ドレイン領域およびソース領域からの多数キ
ャリア(電子或いは正孔)のしみだしの量を無視してき
たことに起因する。次に、本発明の基礎となるモデルに
ついて説明する。
慮したn+−n−−n+構造のモデルを示す。この場
合、n−領域の長さが短くなると、両側のn+領域から
の電子の拡散によって、n−領域の中央部0においてN
d− −のレベルより矢印で示した分だけ電子密度が上昇
し、ドナー密度に対して無視できない量になる。この電
子密度の増加量は次のようにして求めることができる。
特にシリコンの場合、電子の平均自由行程は短いのでド
リフト・拡散モデルで考えて良い。したがって、基本方
程式として電流連続の式とポアソンの方程式のみを考え
る。ただし、電子の拡散項を無視しない。
(x)および電子密度n(x)を考え、n−領域の長さ
をL、中央をx=0とすれば、電流連続の式は J=qn(x)μ(x){dφ(x)/dx}+D{d
n(x)/dx} となる。また、ポアソンの方程式は {d2φ(x)/dx2} = −(q/ε){Nd+
− n(x)} ただし、xの絶対値 ≧ L/2 {d2φ(x)/dx2} = −(q/ε){Nd−
− n(x)} ただし、xの絶対値 ≦ L/2 である。ここで、Nd+はn+領域のドナー密度、N
d−はn−領域のドナー密度である。電位についての境
界条件は φ(±∞) = 0 であり、電界についての境界条件は {dφ(0)/dx} = 0 である。
で、解析的に解くことは難しい。ここでは、最初から電
流が流れていない(J=0)場合についてのみ考え、低
電界領域の電子密度分布や電流について、より簡単に解
析的な近似解を得ることを試みる。
しているとして、n(x)を次のように表わす。 n(x) = Nd+・exp{qφ(x)/kT} さらに、簡単のため、 y(x) = qφ(x)/kT Ld+ = (εkT/q2Nd+)1/2 とおけば、ポアソンの方程式は次のようになる。 {d2y(x)/dx2}=1/Ld+{ey(x)−
(Nd−/Nd+)} {d2y(x)/dx2}=1/Ld+{ey(x)
− 1} 新たに、x/Ld+をxとおけば、 {d2y(x)/dx2}={ey(x)−(Nd−/
Nd+)} {d2y(x)/dx2}=ey(x) − 1 となる。
く、電子のしみだしがNd−よりも充分大きい場合を考
えと、 {d2y(x)/dx2} = ey(x) {d2y(x)/dx2} = −1 が得られる。{d2y(x)/dx2} = −1で表
される式はpn接合で電荷をイオン化したドナーのみと
して、空乏近似を行ったことに相当する。{d2y
(x)/dx2} = ey(x)で表される式もpn
接合において電荷をイオン化したアクセプタのみとした
ように、右辺が定数であれば線形微分方程式として簡単
に解けるが、右辺がey(x)という形の電位の関数に
なっている。
のと同様に、n−領域側のみを考え、 {d2y(x)/dx2} = ey(x) を解くことにする。さらに、図2に示したように、両側
のn+領域からの電子のしみだしの重ね合わせで全体の
電子の分布が決定されるものとする。
点にとって、電位に対する境界条件を y(0) = 0 とする。また、電界に対する境界条件を dy(∞)/dx = 0 とする。重ね合わせた解は、その対称性からn−領域の
中央で電界が零であるという最初の境界条件を満足する
はずである。
式は変数分離型で簡単に解くことができる。その解は y(x) = log{(−x/21/2 − 1)
−2} となる。したがって、電子の密度分布は ey(x) = (−x/21/2 − 1)−2 と表せる。n−領域中央での電子の密度は、係数を元に
戻して、 n(L/2) = 8εkT/q2L2 である。両側からの電子のしみだしを重ね合わせると、
チャンネル中央部の電子密度Nsoは、 Nso = 16εkT/q2L2 となる。したがって、n−領域中央の電子密度はチャン
ネル長Lの2乗に逆比例することがわかる。
える。例えば、kT/q以下の非常に小さな電圧が与え
られたときであれば、電子の密度分布には大きな影響を
与えないと考えて良いから、電界により流れる電流成分
はやはりドリフト−拡散電流と考えて良い。n−領域中
の電子密度を最も小さい真ん中の密度で代表させると、
流れる電流は、 J = qNsoμE = (16εkTμ/q)・(E/L2) で表される。これからわかるように、n+領域からの電
子のしみだしを考慮すると、低電界領域では電界に比例
し、チャンネル長Lの2乗に逆比例する電流が流れる。
子のしみだしを考慮した電流値を比較したのが図3であ
る。低電界領域における短チャンネル構造のI−V特性
と良く一致する。なお、図3(a),(b)および
(c)は図18と同様に、それぞれ異なるn−領域の不
純物密度Nd−に対する電流密度と電界との関係を示し
ている。したがって、特にn−領域が短い場合にはn+
領域からしみだした電子を無視できないと言える。
分方程式の解は、Grinberg等によってベッセル
関数を用いて正確に表現されている(A.A.Grin
berg and S.Lury,“Space−ch
arge−limited current and
capacitance indouble junc
tion diodes”,J.Appl.Phy
s.,61(3),p.1181,1987)。これに
よれば、電流が0になる極限におけるチャンネル中央部
の電子密度Nsoは、 Nso = 2π2εkT/q2L2 となる。近似して解析的に求めた解はGrinberg
等の求めた正確な中央での電子の密度に対して係数分の
比率(2π2:16)が異なるだけである。
によっても求めることができる。シュミレーションした
構造は、両端にn+領域と電極があるn−領域の長さ
L、厚さd、幅Wの直方体シリコンである。この場合も
基本方程式は、ポアソンの方程式と電流連続の方程式で
ある。電極における領域の境界条件は、 Ψ = VD + Ψb で与えられる。ここで、VDは印加電圧、Ψbは拡散電
位とし、電荷中性の条件が成り立っているものとした。
それ以外の部分の境界条件は電界や電流密度が境界上で
法線方向の成分をもたないこととした。また、非線形の
微分方程式を線形化するのにGummel法を用いた。
果を示す。図中の実線がシュミレーションによる正確な
解である。これに対して、図中の1点鎖線は片側のn+
領域からの電子のしみだしのみを考慮した場合の電子密
度分布、破線は両側のn+領域を考慮して重ね合わせた
場合の電子密度分布である。今回、重ね合わせで解析的
に求めた解は電子密度分布としても比較的良い近似とな
っている。
×1014cm−3のときの電子密度分布のチャンネル
長依存性を示す。両側のn+領域の間隔が小さくなる、
即ち、チャンネル長Lが小さくなるにつれて、電子のし
みだしによりn−領域の電子密度が増加することがわか
る。
ル長依存性を示す。当然のことながら、電子密度の増加
に対応して、n−領域中の電位障壁の高さはチャンネル
長Lが小さくなるにつれて、本来の拡散電位より小さく
なっている。
チャンネル長との関係を示す。電子密度の増加はチャン
ネル長の2乗に逆比例し、Grinberg等の求めた
近似式と良く一致している。
密度Nd−に対する電流密度と電界との関係を示してい
る。図18および図3の実験結果と同様に、低電界領域
では抵抗性電流が流れる。また、電界に対して1乗より
も大きな依存性を有する電流はn−領域の不純物密度が
小さく、かつ長い場合にしか見られない。特に、電界の
2乗に比例するような電流は充分大きな電界領域まで計
算しているにも拘らず見られない。
ャンネル領域の両側に高不純物密度のソース/ドレイン
領域があるときには、これらソース/ドレイン領域から
しみだす電子が無視できないことがわかる。電子密度は
場所によって分布をもつので簡単ではないが、p−領域
の電子密度は略々長さの2乗に反比例すると考えて良
い。それ故、実効的なアクセプタ密度NA´は少なくと
も次式のように考える必要がある。 N´A = NA − Nso = NA − 2π2εkT/q2L2 図9はp−領域の不純物密度NAをそれぞれ1015c
m−3、1016cm−3、1017cm−3および1
018cm−3としたときの実効的な不純物密度N´A
の長さ依存性を示す。NA=1015cm−3では、L
=2μmを切ったあたりから既に両側のn+領域からし
みだす電子の影響が見られる。また、NA=1017c
m−3では、0.2μmを切ったあたりで影響が現れて
いる。
もともとのアクセプタ密度NAに対して10%減少する
ときのチャンネル長を示す。NA=1015cm−3で
は、L=1.8μm程度、1017cm−3では、0.
18μm程度であり、かなりチャンネル長が長いときか
ら補正を要することがわかる。
だす電子密度はチャンネル長のみに依存するので、この
分を補正するためには予めアクセプタ密度を高く設定し
ておけば良い。したがって、実際にドープすべきアクセ
プタの量は NA dope = NA + Nso = NA + 2π2εkT/q2L2 となる。図11は実際にドープすべきアクセプタの量N
A dopeとチャンネル長との関係を示している。
して新たに考慮すべき電荷量Q´soを求めると、 Q´so = qNso(W/2) = π2εβW/
L2 となる。ただし、Wはチャンネル領域の幅である。
´so/COX)F と表せる。ただし、VFBはフラットバンド電圧、φF
はチャンネル領域のフェルミレベル、QBOはチャンネ
ル中のイオン化したアクセプタによる電荷量、COXは
ゲート酸化膜厚、Fはドレインとゲートとの間の電荷の
分配比率を表す係数である。ドレイン領域およびソース
領域からの電子のしみだしを考慮していないときの閾値
電圧をVTH0とすれば、閾値電圧VTHは VTH=VTH0+(1/COX)・(π2εβW/L
2)・F と表すことができる。右辺第2項が本発明にかかる閾値
電圧の補正項である。この式によって、デバイスの閾値
電圧の値を決定できる。
OSFET10の断面を示す。シリコン基板11の表面
には、BPSG膜12および酸化膜13を介してp型チ
ャンネル領域14を有する半導体薄層15が設けられ、
p型チャンネル領域14と酸化膜13との間には薄いゲ
ート酸化膜16と、その上に設けられたゲート電極17
とが形成されている。
半導体薄層15は、予め他の基板上にp型シリコン層を
形成し、厚さが50nm〜1μmとなるように機械的お
よび/または化学的研磨により薄膜化し、チャンネルを
形成するように前記したゲート酸化膜16およびゲート
電極17をp型シリコン層に設けた後、BPSG膜12
および酸化膜13を介してシリコン基板11に張り合わ
せることにより形成することができる。
p型チャンネル領域14を挟んで反対側の表面に薄いゲ
ート酸化膜18を介して第2のゲート電極19が設けら
れている。ゲート絶縁膜として薄いシリコン酸化膜がよ
く用いられ、膜厚は1.5nm〜100nm程度とされ
る。絶縁膜の材料として、熱酸化膜に限られるわけでは
なく、酸化膜と窒化膜との複合膜などでも良い。ゲート
電極の材料として、例えば、不純物を高濃度にドープし
た多結晶シリコン膜などが挙げられ、100nm〜50
0nm程度の膜厚とされる。また、多結晶シリコン膜の
上に高融点金属膜や高融点金属シリサイド膜を形成して
も良く、さらに、多結晶シリコンに代えて、金属を用い
ても良い。
高不純物密度のn型ソース領域20およびn型ドレイン
領域21が設けられている。これらのn型ソース領域2
0およびn型ドレイン領域21はイオン注入或いは不純
物拡散によって形成でき、その不純物密度は1019〜
1021cm−3程度である。半導体薄層15の表面は
パッシベーション膜22で覆われ、n型ソース領域20
およびn型ドレイン領域21にはコンタクト孔を介して
それぞれAlなどの金属配線層23および24が設けら
れている。ゲート電極17および19への配線層は図示
されていないが、紙面垂直方向の適切な位置で行われ
る。
領域14の不純物密度が本発明に係るものである。即
ち、予めチャンネル長にしたがって両側のn型ソース領
域20およびn型ドレイン領域21からしみだす電子に
よって打ち消される分のアクセプタ不純物をp型チャン
ネル領域14に対して余分に導入している。例えば、実
効チャンネル長が0.1μmのときに、p型チャンネル
領域14の不純物密度を1×1017cm−3相当に設
定するのであれば、図11に示されているように、p型
チャンネル領域14の不純物密度を1.33×1017
cm−3とする。もちろん、前記構造を製作後にチャン
ネル長の測定を行い、それによってp型チャンネル領域
14の不純物密度を決定して、イオン注入などによりア
クセプタ・イオンを導入すれば、チャンネル長の製造バ
ラツキによる閾値電圧の変化を補正することができる。
ンをゲート電極で取り囲んだ構造を有する絶縁ゲート型
MOSFET30の断面を示す。n型シリコン基板31
にp型ウエル領域32を形成した後、このウエル領域3
2を異方性エッチングしてチャンネルとなるp型シリコ
ン柱33を設ける。p型シリコン柱33の周囲には薄い
ゲート酸化膜34があり、その上にゲート電極となる多
結晶シリコン膜35が設けられている。ゲート絶縁膜と
して薄いシリコン酸化膜が通常用いられ、膜厚は1.5
nm〜100nm程度とされる。絶縁膜の材料として、
熱酸化膜に限られるわけではなく、酸化膜と窒化膜との
複合膜などを用いることができる。ゲート電極の材料と
して、例えば、不純物を高濃度にドープした多結晶シリ
コン膜などが挙げられ、100nm〜500nm程度の
膜厚とする。もちろん、多結晶シリコンの上に高融点金
属や高融点金属シリサイドを形成したものでも良く、ま
た、金属膜でも良い。前記ゲート電極35に隣接した基
板側に高不純物密度のn型ソース領域36が環状に設け
られ、また、p型シリコン柱33の頂部に高不純物密度
のn型ドレイン領域37が形成されている。ソース領域
36およびドレイン領域37はイオン注入或いは不純物
拡散によって形成でき、その不純物密度は1019〜1
021cm−3程度であり、また、拡散深さは0.05
〜0.5μm程度である。なお、図示されてはいない
が、ゲート電極35、ソース領域36およびドレイン領
域37には通常の態様により金属配線がされる。
るp型半導体領域である。チャンネル長Lを決定する凸
型のシリコン柱33を形成した後、その高さを測定し
て、高さに、即ち、チャンネル長Lに応じて補正を行っ
たアクセプタ密度になるように、イオン注入或いは不純
物拡散によって形成される。例えば、チャンネル長Lが
1μmの場合、p型半導体領域33の不純物密度が実効
的に1×1015cm−3とするには、図11にしたが
って、p型半導体領域33のアクセプタ密度が1.33
×1015cm−3となるようにする。また、p型ウエ
ル領域32の不純物密度を予め高く設定しても良い。
り囲んだ構造を有する絶縁ゲート型MOSFET40の
製造工程の一例を示す。
0)面を有するn型シリコン基板41の表面にp型ウエ
ル42をエピタキシャル成長により形成する。なお、p
型ウエル42は拡散により形成することもできる。p型
ウエル42の不純物密度は最終的に目標とする不純物密
度と同等かやや少なめに設定する。例えば、チャンネル
長を1μm、チャンネル領域の不純物密度を1×10
15cm−3のように設計するとすれば、p型ウエル4
2の不純物密度は5×1014cm−3のようにする。
しかる後、p型ウエル42を反応性イオンエッチングに
よりエッチングしてシリコン柱43を形成する。反応性
イオンエッチングには、PCl3或いはSF6を用い、
0.1Torr程度の圧力で高周波プラズマ中で行う。
グしたシリコン柱43の高さを測定して、チャンネル長
を求める。このチャンネル長に応じて、本発明によりシ
リコン柱43、即ち、p型チャンネル領域44の不純物
密度を決定し、p型ウエル42の不純物密度との差分を
斜め方向よりボロンをイオン注入して熱処理を行う。な
お、p型ウエル42における点線はボロンのイオン注入
された状態を示している。チャンネル長が設計どうり1
μmになる見込みの場合、本発明の不純物密度の補正に
よれば、両側のソース領域およびドレイン領域からしみ
だす電子を考慮して、p型チャンネル領域44の不純物
密度を1.33×1015cm−3とする必要がある。
それ故、もともとp型ウエル42の不純物密度に対して
不足分の8.3×1014cm−3をp型チャンネル領
域44に導入する。p型ウエル42の不純物密度よりも
p型チャンネル領域44の不純物密度を小さくする方向
に補正したいときには、n型不純物をカウンタードープ
すれば良い。
化法或いはHCl酸化法を用いて、薄いゲート酸化膜4
5をp型チャンネル領域44となるシリコン柱43の周
囲に形成する。膜厚は1.5〜100nm程度である。
しかる後、ゲート電極となる多結晶シリコン膜46をS
iH4のCVD法により100〜500nm程度堆積さ
せる。反応性イオンエッチングにより多結晶シリコン膜
46を選択的に除去してシリコン柱43の周辺のみに残
す。次いで、多結晶シリコン膜46をマスクとして用
い、n型不純物の導入によりn型ソース領域47および
n型ドレイン領域48を形成する。これらn型ソース領
域47およびn型ドレイン領域48の不純物密度は10
19〜1021cm−3程度であり、また、それらの厚
さは0.1〜0.3μm程度である。図示していない
が、ゲート電極46、ソース領域47およびドレイン領
域48には、通常のように高融点金属或いは高融点金属
シリサイドの低抵抗電極が設けられる。
コン柱43を形成し、その高さを測定した後、p型チャ
ンネル領域44に追加の不純物を導入することによっ
て、シリコン柱43の形成の工程のバラツキを含めて、
実効的な不純物密度を補正することができる。
ドレイン領域およびn型ソース領域からp型チャンネル
領域への多数キャリア、即ち、電子のしみだしを考慮す
ることにより、短チャンネル領域においても一層正確な
閾値電圧を有するデバイスが得られる。
みだしを考慮した短いn+−n−−n+構造のモデルを
示す図である。
図である。
電界との関係を示す図である。
性を示す図である。
示す図である。
長との関係を示す図である。
と電界との関係を示す図である。
存性を示す図である。
及ぼすチャンネル長のアクセプタ密度依存性を示す図で
ある。
プタの量とチャンネル長との関係を示す図である。
MOSFETの断面を示す図である。
をゲート電極で取り囲んだ構造を有する絶縁ゲート型M
OSFETの断面を示す図である。
をゲート電極で取り囲んだ構造を有する絶縁ゲート型M
OSFETの製造工程の断面を示す図である。
示す図である。
んだ構造を有する絶縁ゲート型MOSFETの断面を示
す図である。
す図である。
ける電流密度と電界との関係を示す図である。
の関係を示す図である。
板、12…BPSG膜、13…酸化膜、14…p型チャ
ンネル領域、15…半導体薄層、16…ゲート酸化膜、
17…第1のゲート電極、18…ゲート酸化膜、19…
第2のゲート電極、20…n型ソース領域、21…n型
ドレイン領域、22…パッシベーション膜、23…金属
配線層、24…金属配線層、30…柱状のシリコンをゲ
ート電極で取り囲んだ構造を有する絶縁ゲート型MOS
FET、31…n型シリコン基板、32…p型ウエル領
域、33…p型シリコン柱、34…ゲート酸化膜、35
…多結晶シリコン膜、36…n型ソース領域、37…n
型ドレイン領域
Claims (2)
- 【請求項1】 高不純物密度を有する第1導電型のソー
ス領域と、高不純物密度を有する第1導電型のドレイン
領域と、前記ソース領域および前記ドレイン領域間に設
けらた第2導電型の半導体領域と、前記半導体領域に設
けられ、前記ソース領域および前記ドレイン領域間にチ
ャンネルを形成するためのゲート構造とを具備し、前記
半導体領域は前記ソース領域および前記ドレイン領域か
ら前記半導体領域にしみだす多数キャリアと少なくとも
同等の量の第2導電型の不純物を含むことを特徴とする
絶縁ゲート型電界効果トランジスタ。 - 【請求項2】 前記ソース領域および前記ドレイン領域
から前記半導体領域にしみだす多数キャリアによる不純
物密度の低下を補正するすように第2導電型の不純物を
前記半導体領域にドープすることを特徴とする請求項1
記載の絶縁ゲート型電界効果トランジスタの製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7347083A JP3055869B2 (ja) | 1995-12-15 | 1995-12-15 | 絶縁ゲート型電界効果トランジスタ及びその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7347083A JP3055869B2 (ja) | 1995-12-15 | 1995-12-15 | 絶縁ゲート型電界効果トランジスタ及びその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH09167839A JPH09167839A (ja) | 1997-06-24 |
JP3055869B2 true JP3055869B2 (ja) | 2000-06-26 |
Family
ID=18387806
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP7347083A Expired - Lifetime JP3055869B2 (ja) | 1995-12-15 | 1995-12-15 | 絶縁ゲート型電界効果トランジスタ及びその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3055869B2 (ja) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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WO2009110050A1 (ja) * | 2008-02-15 | 2009-09-11 | 日本ユニサンティスエレクトロニクス株式会社 | 半導体装置の製造方法 |
EP2517250A1 (en) * | 2009-12-21 | 2012-10-31 | Imec | Double gate nanostructure fet |
JP6063757B2 (ja) * | 2012-02-03 | 2017-01-18 | 株式会社半導体エネルギー研究所 | トランジスタ及び半導体装置 |
-
1995
- 1995-12-15 JP JP7347083A patent/JP3055869B2/ja not_active Expired - Lifetime
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Publication number | Publication date |
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JPH09167839A (ja) | 1997-06-24 |
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