JPH09167839A - 絶縁ゲート型電界効果トランジスタ及びその製造方法 - Google Patents

Abstract

(57)【要約】 【目的】 チャンネル領域の両側に隣接するそれぞれ高
不純物密度のｎ型ドレイン領域とｎ型ソース領域からの
電子のしみだしを考慮して、チャンネル領域における不
純物密度を補正することにより正確に閾値電圧の決定さ
れたＭＯＳＦＥＴを提供することにある。 【構成】 高不純物密度を有するｎ型のソース領域２０
と、高不純物密度を有するｎ型のドレイン領域２１と、
前記ソース領域および前記ドレイン領域間に設けらたｐ
型の半導体領域１４と、前記半導体領域に設けられ、前
記ソース領域および前記ドレイン領域間にチャンネルを
形成するための、互いに対向し、第１のゲート酸化膜１
６／第１のゲート電極１７と第２のゲート酸化膜１８／
第２のゲート電極１９とからなるゲート構造とを有する
ダブルゲート型ＭＯＳＦＥＴにおいて、前記半導体領域
１４には隣接する前記ソース領域２０および前記ドレイ
ン領域２１から前記半導体領域１４にしみだす電子によ
る不純物密度の低下を補正するすようにｐ型の不純物が
導入されている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は絶縁ゲート型電界効
果トランジスタ及びその製造方法に関し、特にドレイン
電流および駆動能力の大きい絶縁ゲート型電界効果トラ
ンジスタ及びその製造方法に関するものである。

【０００２】

【従来の技術】従来より絶縁ゲート型電界効果トランジ
スタ（以下、ＭＯＳＦＥＴという）は論理回路、メモリ
などに用いられており、微細化高集積化が行われてい
る。このＭＯＳＦＥＴの駆動能力を改善する構造の一つ
として、ダブルゲートＭＯＳＦＥＴが林などによって提
案されている（Ｙ．Ｈａｙａｓｈｉ ｅｔ．ａｌ．，
“Ｃｕｌｃｕｌａｔｅｄ Ｔｈｒｅｓｈｏｌｄ Ｖｏｌ
ｔａｇｅＣｈａｒａｃｔｅｒｉｓｔｉｃｓ ｏｆ ａｎ
ＸＭＯＳＴｒａｎｓｉｓｔｏｒ Ｈａｖｉｎｇ Ａｄ
ｄｉｔｉｏｎａｌ ＢｏｔｔｏｍＧａｔｅ”，Ｓｏｌｉ
ｄ−Ｓｔａｔｅ Ｅｌｅｃｔｒｏｎｉｃｓ，２７，８／
９，ｐ．８２７，１９８５）。

【０００３】ダブルゲート型ＭＯＳＦＥＴとは、従来の
ゲート構造と対向するように、チャンネル領域を挟んで
もう一つのゲートを形成した構造である。ダブルゲート
型ＭＯＳＦＥＴはシングルゲート型ＭＯＳＦＥＴに比べ
て大きなドレイン電流と大きな変換コンダクタンスが得
られるという特徴を有している。また、チャンネルの不
純物密度を上げることなしに、良好なサブスレッショル
ド特性が得られるとされている。このようなダブルゲー
ト型ＭＯＳＦＥＴの構造はトランジスタを微細化してい
っても充分有効であることがシュミレーションなどで示
されている。

【０００４】ダブルゲート型ＭＯＳＦＥＴの代表的な構
造例５０を図１５に示す。ｐ型チャンネル領域５１の一
表面に薄いゲート酸化膜５２が形成され、その上に第１
のゲート電極５４が設けられている。さらに、チャンネ
ル領域５１を挟んで反対側の表面に薄いゲート酸化膜５
３を介して第２のゲート電極５５が形成されている。ま
た、それぞれ高不純物密度を有するｎ型ソース領域５６
およびｎ型ドレイン領域５７がチャンネル領域５１の両
側に設けられている。

【０００５】ここで、チャンネル領域の周囲を全てゲー
トで囲ったものもこの範疇に入れると、このような構造
を実現するための種々のものが提案されている。例え
ば、柱状のＳｉをゲート電極で取り囲んだＳＧＴ（Ｆ．
Ｍａｓｕｏｋａ ｅｔ．ａｌ．，“Ｈｉｇｈ Ｐｅｒｆ
ｏｒｍａｎｃｅ ＣＭＯＳ ＳｕｒｒｏｕｎｄｉｎｇＧ
ａｔｅ Ｔｒａｎｓｉｓｔｏｒ（ＳＧＴ） ｆｏｒ Ｕ
ｌｔｒａ ＨｉｇｈＤｅｎｓｉｔｙ ＬＳＩｓ”，ＩＥ
ＤＭ Ｔｅｃｈ．Ｄｉｇ．，ｐ．２２２１９８８）、Ｓ
ｉを衝立型にしてゲートを両面に形成したＤＥＬＴＡ
（Ｅ．Ｔａｋｅｄａ ｅｔ．ａｌ．，“Ａ Ｆｕｌｌｙ
Ｄｅｐｌｅｔｅｄ Ｌｅｅｎ−ｃｈａｎｎｅｌ Ｔｒ
ａｎｓｉｓｔｏｒ（ＤＥＬＴＡ）”，ＩＥＤＭ Ｔｅｃ
ｈ．Ｄｉｇ．，ｐ．８３３，１９８９）或いはＳＯＩ基
板においてＳｉ層の下を掘り込みゲートを周囲に形成し
たＧＡＡ（Ｊ．Ｐ．Ｃｏｌｉｎｇｅ ｅｔ．ａｌ．，
“Ｓｉｌｉｃｏｎ−ｏｎ−Ｉｎｓｕｌａｔｏｒ Ｇａｔ
ｅ−Ａｌｌ−Ａｒｏｕｎｄ Ｄｅｖｉｃｅ”，ＩＥＤＭ
Ｔｅｃｈ．Ｄｉｇ．，ｐ．５９５，１９９０）等があ
る。

【０００６】従来のダブルゲート型ＭＯＳＦＥＴの一つ
であるＳＧＴ６０の断面構造を図１６に示す。ＳＧＴは
チャンネル領域の電子密度が高く、また、バルク全体に
電流が流れることによって、モビリティが大きく、微細
化したときの特性が優れている。

【０００７】図示のように、ｎ型半導体基板６１の主表
面にチャンネルとなるｐ型ウエル６２を形成し、該ｐ型
ウエル６２を異方性エッチングしてシリコン柱６３を形
成する。シリコン柱６３の周囲に薄いゲート酸化膜６４
を設け、その上にゲート電極となる多結晶シリコン６５
を形成している。このゲート電極６５に隣接した基板側
には高不純物密度のｎ型ソース領域６６が設けられ、シ
リコン柱６３の頂部には高不純物密度のｎ型ソース領域
６７が形成されている。ゲート電極６５に電圧を印加す
ることにより、チャンネルを流れる電流が制御される。

【０００８】この例からもわかるように、短チャンネル
化を行うのに当たり、これまでは如何にしてゲート構造
の微細化を行いつつチャンネル領域をゲートで挟み込ん
だ構造を形成するかが主とした問題となってきた。これ
に対して、本発明者は基板側に形成されるｎ−ｐ−ｎ
（ｎ−ｉ−ｎ）接合の特性が微細化を進めていく上で大
きな問題であると考えるに至った。

【０００９】それ故、本発明者は先ずチャンネル長が短
くなったときのｎ−ｉ−ｎ接合の特性を調べるために、
図１７に示すようなチャンネル長Ｌのｎ⁻領域が両側の
ｎ^＋領域に挟まれたダイオード構造において、電流−電
圧特性の測定を行った。

【００１０】図１８（ａ），（ｂ）および（ｃ）は、そ
れぞれ異なるｎ⁻領域の不純物密度Ｎ_ｄ−に対する測定
された電流密度と電界との関係を示している。何れの不
純物密度の場合にも、低電界領域からかなり広い電界に
亘って、電界に比例する電流が観測される。

【００１１】図中の点線がもともとｎ⁻領域に存在して
いた電子による電流、いわゆるオーミック電流であり、 Ｊ ＝ ｑＮ_ｄ−μＥ を表している。ただし、ｑは電子の電荷量、Ｎ_ｄ−はｎ
⁻領域の不純物密度、μは電子の移動度、Ｅは電界であ
る。オーミック電流であれば、電流密度と電界との関係
は、チャンネル長Ｌに依存しないはずである。

【００１２】しかし、特に図１８（ａ）におけるＮ_ｄ−
＝１×１０^１３ｃｍ^−３のように、不純物密度が低い場
合には、電流密度と電界との関係はチャンネル長Ｌに大
きく依存し、測定したチャンネル長の範囲では低電界領
域からオーミック電流よりはるかに大きく、電界に比例
して流れる電流が観測される。図１８（ｂ）におけるＮ
_ｄ−＝３×１０^１４ｃｍ^−３の場合および同図（ｃ）に
おけるＮ_ｄ−＝７×１０^１５ｃｍ^−３の場合には、比較
的チャンネル長Ｌが長いときにはオーミック電流に近い
電流が観測されるが、チャンネル長Ｌが短くなってくる
と、低電界領域からオーミック電流より大きな電流が電
界に比例して流れている。

【００１３】図中の実線がＭｏｔｔ，Ｇｕｒｎｅｙによ
る空間電荷制限電流 Ｊ ＝ （９／８）εμ（Ｅ^２／Ｌ） を表している。空間電荷制限電流が測定されても良いよ
うな、充分に大きな電界まで測定を行っているが、少な
くとも電界の２乗に比例するような電流は観測されな
い。

【００１４】何れの場合にも、低電界領域においては、
電流密度と電界はほぼ比例しているので、この関係を抵
抗値として表すことができる。チャンネル長Ｌと低電界
領域における抵抗値との関係を示したのが図１９であ
る。低電界領域における抵抗値には、いわゆるオーミッ
ク電流によるチャンネル長Ｌに比例する抵抗の他に、チ
ャンネル長Ｌの３乗に概ね比例している成分があること
がわかる。

【００１５】ここで、絶縁ゲート構造を有する３端子構
造にもどって考えれば、従来は、チャンネル長を短くし
ていったときに、チャンネル領域の電荷がゲート電圧だ
けでなくソース領域およびドレイン領域の空乏層電荷の
影響を受けるというモデル（例えば、チャージシェアモ
デル）で閾値を決定していた。しかしながら、前記した
実験事実は、ダブルゲート型ＭＯＳＦＥＴのように、チ
ャンネル領域が両側の高不純物密度のｎ型ドレイン領域
とソース領域とに挟まれるような構造においては、チャ
ンネル長Ｌが短くなってくると、従来のモデルで考えら
れる以上にチャンネル長に依存して、閾値電圧が低下す
ることを示している。

【００１６】

【発明が解決しようとする課題】本発明の目的は、前記
した実験事実に鑑み、チャンネル領域において補正され
た不純物密度を有するＭＯＳＦＥＴを提供することにあ
る。

【００１７】本発明の他の目的は、より正確に閾値電圧
の決定されたＭＯＳＦＥＴを提供することにある。

【００１８】本発明の別の目的は、チャンネル領域にお
いて不純物密度の補正されたダブルゲート型ＭＯＳＦＥ
Ｔを提供することにある。

【００１９】

【課題を解決するための手段】本発明による絶縁ゲート
型電界効果トランジスタにおいては、高不純物密度を有
する第１導電型のソース領域と、高不純物密度を有する
第１導電型のドレイン領域と、前記ソース領域および前
記ドレイン領域間に設けらた第２導電型の半導体領域
と、前記半導体領域に設けられ、前記ソース領域および
前記ドレイン領域間にチャンネルを形成するためのゲー
ト構造とを具備し、前記半導体領域は前記ソース領域お
よび前記ドレイン領域から前記半導体領域にしみだす多
数キャリアと少なくとも同等の量の第２導電型の不純物
を含むように構成されている。

【００２０】

【発明の実施の形態】本発明においては、予め閾値電圧
の低下が予想される分だけ絶縁ゲート型電界効果トラン
ジスタを形成しているチャンネル領域の不純物密度を高
く補正している。

【００２１】まず、閾値電圧が従来考えられていたモデ
ルよりもさらに低下する理由について述べると、これ
は、従来、ドレイン領域およびソース領域からの多数キ
ャリア（電子或いは正孔）のしみだしの量を無視してき
たことに起因する。次に、本発明の基礎となるモデルに
ついて説明する。

【００２２】図１はｎ^＋領域からの電子のしみだしを考
慮したｎ^＋−ｎ⁻−ｎ^＋構造のモデルを示す。この場
合、ｎ⁻領域の長さが短くなると、両側のｎ^＋領域から
の電子の拡散によって、ｎ⁻領域の中央部０においてＮ
_ｄ− ⁻のレベルより矢印で示した分だけ電子密度が上昇
し、ドナー密度に対して無視できない量になる。この電
子密度の増加量は次のようにして求めることができる。
特にシリコンの場合、電子の平均自由行程は短いのでド
リフト・拡散モデルで考えて良い。したがって、基本方
程式として電流連続の式とポアソンの方程式のみを考え
る。ただし、電子の拡散項を無視しない。

【００２３】両側のｎ^＋領域を基準にして、電位φ
（ｘ）および電子密度ｎ（ｘ）を考え、ｎ⁻領域の長さ
をＬ、中央をｘ＝０とすれば、電流連続の式は Ｊ＝ｑｎ（ｘ）μ（ｘ）｛ｄφ（ｘ）／ｄｘ｝＋Ｄ｛ｄ
ｎ（ｘ）／ｄｘ｝ となる。また、ポアソンの方程式は ｛ｄ^２φ（ｘ）／ｄｘ^２｝ ＝ −（ｑ／ε）｛Ｎ_ｄ＋
− ｎ（ｘ）｝ ただし、ｘの絶対値 ≧ Ｌ／２ ｛ｄ^２φ（ｘ）／ｄｘ^２｝ ＝ −（ｑ／ε）｛Ｎ_ｄ−
− ｎ（ｘ）｝ ただし、ｘの絶対値 ≦ Ｌ／２ である。ここで、Ｎ_ｄ＋はｎ^＋領域のドナー密度、Ｎ
_ｄ−はｎ⁻領域のドナー密度である。電位についての境
界条件は φ（±∞） ＝ ０ であり、電界についての境界条件は ｛ｄφ（０）／ｄｘ｝ ＝ ０ である。

【００２４】前記の方程式は非線形微分方程式であるの
で、解析的に解くことは難しい。ここでは、最初から電
流が流れていない（Ｊ＝０）場合についてのみ考え、低
電界領域の電子密度分布や電流について、より簡単に解
析的な近似解を得ることを試みる。

【００２５】まず、全ての場所ｘに対してＪ＝０が成立
しているとして、ｎ（ｘ）を次のように表わす。 ｎ（ｘ） ＝ Ｎ_ｄ＋・ｅｘｐ｛ｑφ（ｘ）／ｋＴ｝ さらに、簡単のため、 ｙ（ｘ） ＝ ｑφ（ｘ）／ｋＴ Ｌ_ｄ＋ ＝ （εｋＴ／ｑ^２Ｎ_ｄ＋）^１／２ とおけば、ポアソンの方程式は次のようになる。 ｛ｄ^２ｙ（ｘ）／ｄｘ^２｝＝１／Ｌ_ｄ＋｛ｅ^ｙ（ｘ）−
（Ｎ_ｄ−／Ｎ_ｄ＋）｝ ｛ｄ^２ｙ（ｘ）／ｄｘ^２｝＝１／Ｌ_ｄ＋｛ｅ^ｙ（ｘ）
− １｝ 新たに、ｘ／Ｌ_ｄ＋をｘとおけば、 ｛ｄ^２ｙ（ｘ）／ｄｘ^２｝＝｛ｅ^ｙ（ｘ）−（Ｎ_ｄ−／
Ｎ_ｄ＋）｝ ｛ｄ^２ｙ（ｘ）／ｄｘ^２｝＝ｅ^ｙ（ｘ） − １ となる。

【００２６】ここで、Ｎ_ｄ＋はＮ_ｄ−よりも充分大き
く、電子のしみだしがＮ_ｄ−よりも充分大きい場合を考
えと、 ｛ｄ^２ｙ（ｘ）／ｄｘ^２｝ ＝ ｅ^ｙ（ｘ） ｛ｄ^２ｙ（ｘ）／ｄｘ^２｝ ＝ −１ が得られる。｛ｄ^２ｙ（ｘ）／ｄｘ^２｝ ＝ −１で表
される式はｐｎ接合で電荷をイオン化したドナーのみと
して、空乏近似を行ったことに相当する。｛ｄ^２ｙ
（ｘ）／ｄｘ^２｝ ＝ ｅ^ｙ（ｘ）で表される式もｐｎ
接合において電荷をイオン化したアクセプタのみとした
ように、右辺が定数であれば線形微分方程式として簡単
に解けるが、右辺がｅ^ｙ（ｘ）という形の電位の関数に
なっている。

【００２７】そこで、ｐｎ接合で片側階段接合を考えた
のと同様に、ｎ⁻領域側のみを考え、 ｛ｄ^２ｙ（ｘ）／ｄｘ^２｝ ＝ ｅ^ｙ（ｘ） を解くことにする。さらに、図２に示したように、両側
のｎ^＋領域からの電子のしみだしの重ね合わせで全体の
電子の分布が決定されるものとする。

【００２８】新たに、ｎ^＋領域とｎ⁻領域との境界を原
点にとって、電位に対する境界条件を ｙ（０） ＝ ０ とする。また、電界に対する境界条件を ｄｙ（∞）／ｄｘ ＝ ０ とする。重ね合わせた解は、その対称性からｎ⁻領域の
中央で電界が零であるという最初の境界条件を満足する
はずである。

【００２９】この条件下では、前記した非線形微分方程
式は変数分離型で簡単に解くことができる。その解は ｙ（ｘ） ＝ ｌｏｇ｛（−ｘ／２^１／２ − １）
^−２｝ となる。したがって、電子の密度分布は ｅ^ｙ（ｘ） ＝ （−ｘ／２^１／２ − １）^−２ と表せる。ｎ⁻領域中央での電子の密度は、係数を元に
戻して、 ｎ（Ｌ／２） ＝ ８εｋＴ／ｑ^２Ｌ^２ である。両側からの電子のしみだしを重ね合わせると、
チャンネル中央部の電子密度Ｎ_ｓｏは、 Ｎ_ｓｏ ＝ １６εｋＴ／ｑ^２Ｌ^２ となる。したがって、ｎ⁻領域中央の電子密度はチャン
ネル長Ｌの２乗に逆比例することがわかる。

【００３０】次に、低電界領域における電流について考
える。例えば、ｋＴ／ｑ以下の非常に小さな電圧が与え
られたときであれば、電子の密度分布には大きな影響を
与えないと考えて良いから、電界により流れる電流成分
はやはりドリフト−拡散電流と考えて良い。ｎ⁻領域中
の電子密度を最も小さい真ん中の密度で代表させると、
流れる電流は、 Ｊ ＝ ｑＮ_ｓｏμＥ ＝ （１６εｋＴμ／ｑ）・（Ｅ／Ｌ^２） で表される。これからわかるように、ｎ^＋領域からの電
子のしみだしを考慮すると、低電界領域では電界に比例
し、チャンネル長Ｌの２乗に逆比例する電流が流れる。

【００３１】実験値と上式で表されるｎ^＋領域からの電
子のしみだしを考慮した電流値を比較したのが図３であ
る。低電界領域における短チャンネル構造のＩ−Ｖ特性
と良く一致する。なお、図３（ａ），（ｂ）および
（ｃ）は図１８と同様に、それぞれ異なるｎ⁻領域の不
純物密度Ｎ_ｄ−に対する電流密度と電界との関係を示し
ている。したがって、特にｎ⁻領域が短い場合にはｎ^＋
領域からしみだした電子を無視できないと言える。

【００３２】移動度μを一定としたときの上記非線形微
分方程式の解は、Ｇｒｉｎｂｅｒｇ等によってベッセル
関数を用いて正確に表現されている（Ａ．Ａ．Ｇｒｉｎ
ｂｅｒｇ ａｎｄ Ｓ．Ｌｕｒｙ，“Ｓｐａｃｅ−ｃｈ
ａｒｇｅ−ｌｉｍｉｔｅｄ ｃｕｒｒｅｎｔ ａｎｄ
ｃａｐａｃｉｔａｎｃｅ ｉｎｄｏｕｂｌｅ ｊｕｎｃ
ｔｉｏｎ ｄｉｏｄｅｓ”，Ｊ．Ａｐｐｌ．Ｐｈｙ
ｓ．，６１（３），ｐ．１１８１，１９８７）。これに
よれば、電流が０になる極限におけるチャンネル中央部
の電子密度Ｎ_ｓｏは、 Ｎ_ｓｏ ＝ ２π^２εｋＴ／ｑ^２Ｌ^２ となる。近似して解析的に求めた解はＧｒｉｎｂｅｒｇ
等の求めた正確な中央での電子の密度に対して係数分の
比率（２π^２：１６）が異なるだけである。

【００３３】より正確な解は２次元計算機シュミレータ
によっても求めることができる。シュミレーションした
構造は、両端にｎ^＋領域と電極があるｎ⁻領域の長さ
Ｌ、厚さｄ、幅Ｗの直方体シリコンである。この場合も
基本方程式は、ポアソンの方程式と電流連続の方程式で
ある。電極における領域の境界条件は、 Ψ ＝ Ｖ_Ｄ ＋ Ψ_ｂ で与えられる。ここで、Ｖ_Ｄは印加電圧、Ψ_ｂは拡散電
位とし、電荷中性の条件が成り立っているものとした。
それ以外の部分の境界条件は電界や電流密度が境界上で
法線方向の成分をもたないこととした。また、非線形の
微分方程式を線形化するのにＧｕｍｍｅｌ法を用いた。

【００３４】図４はｎ⁻領域中の電子密度分布の計算結
果を示す。図中の実線がシュミレーションによる正確な
解である。これに対して、図中の１点鎖線は片側のｎ^＋
領域からの電子のしみだしのみを考慮した場合の電子密
度分布、破線は両側のｎ^＋領域を考慮して重ね合わせた
場合の電子密度分布である。今回、重ね合わせで解析的
に求めた解は電子密度分布としても比較的良い近似とな
っている。

【００３５】図５は、ｎ⁻領域の不純物密度Ｎ_ｄ−が１
×１０^１４ｃｍ^−３のときの電子密度分布のチャンネル
長依存性を示す。両側のｎ^＋領域の間隔が小さくなる、
即ち、チャンネル長Ｌが小さくなるにつれて、電子のし
みだしによりｎ⁻領域の電子密度が増加することがわか
る。

【００３６】図６は図５に対応する電位分布のチャンネ
ル長依存性を示す。当然のことながら、電子密度の増加
に対応して、ｎ⁻領域中の電位障壁の高さはチャンネル
長Ｌが小さくなるにつれて、本来の拡散電位より小さく
なっている。

【００３７】図７はｎ⁻領域の中央における電子密度と
チャンネル長との関係を示す。電子密度の増加はチャン
ネル長の２乗に逆比例し、Ｇｒｉｎｂｅｒｇ等の求めた
近似式と良く一致している。

【００３８】図８は、それぞれ異なるｎ⁻領域の不純物
密度Ｎ_ｄ−に対する電流密度と電界との関係を示してい
る。図１８および図３の実験結果と同様に、低電界領域
では抵抗性電流が流れる。また、電界に対して１乗より
も大きな依存性を有する電流はｎ⁻領域の不純物密度が
小さく、かつ長い場合にしか見られない。特に、電界の
２乗に比例するような電流は充分大きな電界領域まで計
算しているにも拘らず見られない。

【００３９】以上、説明したように、低不純物密度のチ
ャンネル領域の両側に高不純物密度のソース／ドレイン
領域があるときには、これらソース／ドレイン領域から
しみだす電子が無視できないことがわかる。電子密度は
場所によって分布をもつので簡単ではないが、ｐ⁻領域
の電子密度は略々長さの２乗に反比例すると考えて良
い。それ故、実効的なアクセプタ密度Ｎ_Ａ´は少なくと
も次式のように考える必要がある。 Ｎ´_Ａ ＝ Ｎ_Ａ − Ｎ_ｓｏ ＝ Ｎ_Ａ − ２π^２εｋＴ／ｑ^２Ｌ^２ 図９はｐ⁻領域の不純物密度Ｎ_Ａをそれぞれ１０^１５ｃ
ｍ^−３、１０^１６ｃｍ^−３、１０^１７ｃｍ^−３および１
０^１８ｃｍ^−３としたときの実効的な不純物密度Ｎ´_Ａ
の長さ依存性を示す。Ｎ_Ａ＝１０^１５ｃｍ^−３では、Ｌ
＝２μｍを切ったあたりから既に両側のｎ^＋領域からし
みだす電子の影響が見られる。また、Ｎ_Ａ＝１０^１７ｃ
ｍ^−３では、０．２μｍを切ったあたりで影響が現れて
いる。

【００４０】図１０は実効的なアクセプタ密度Ｎ_Ａ´が
もともとのアクセプタ密度Ｎ_Ａに対して１０％減少する
ときのチャンネル長を示す。Ｎ_Ａ＝１０^１５ｃｍ^−３で
は、Ｌ＝１．８μｍ程度、１０^１７ｃｍ^−３では、０．
１８μｍ程度であり、かなりチャンネル長が長いときか
ら補正を要することがわかる。

【００４１】前記したように、両側のｎ^＋領域からしみ
だす電子密度はチャンネル長のみに依存するので、この
分を補正するためには予めアクセプタ密度を高く設定し
ておけば良い。したがって、実際にドープすべきアクセ
プタの量は Ｎ_{Ａ ｄｏｐｅ} ＝ Ｎ_Ａ ＋ Ｎ_ｓｏ ＝ Ｎ_Ａ ＋ ２π^２εｋＴ／ｑ^２Ｌ^２ となる。図１１は実際にドープすべきアクセプタの量Ｎ
_{Ａ ｄｏｐｅ}とチャンネル長との関係を示している。

【００４２】次に、ｋＴ／ｑ＝βとして、閾値電圧に対
して新たに考慮すべき電荷量Ｑ´_ｓｏを求めると、 Ｑ´_ｓｏ ＝ ｑＮ_ｓｏ（Ｗ／２） ＝ π^２εβＷ／
Ｌ^２ となる。ただし、Ｗはチャンネル領域の幅である。

【００４３】また、閾値電圧Ｖ_ＴＨは Ｖ_ＴＨ＝Ｖ_ＦＢ＋２φ_Ｆ＋（Ｑ_ＢＯ／Ｃ_ＯＸ）Ｆ＋（Ｑ
´_ｓｏ／Ｃ_ＯＸ）Ｆ と表せる。ただし、Ｖ_ＦＢはフラットバンド電圧、φ_Ｆ
はチャンネル領域のフェルミレベル、Ｑ_ＢＯはチャンネ
ル中のイオン化したアクセプタによる電荷量、Ｃ_ＯＸは
ゲート酸化膜厚、Ｆはドレインとゲートとの間の電荷の
分配比率を表す係数である。ドレイン領域およびソース
領域からの電子のしみだしを考慮していないときの閾値
電圧をＶ_ＴＨ０とすれば、閾値電圧Ｖ_ＴＨは Ｖ_ＴＨ＝Ｖ_ＴＨ０＋（１／Ｃ_ＯＸ）・（π^２εβＷ／Ｌ
^２）・Ｆ と表すことができる。右辺第２項が本発明にかかる閾値
電圧の補正項である。この式によって、デバイスの閾値
電圧の値を決定できる。

【００４４】

【実施例】図１２は、本発明を用いたダブルゲート型Ｍ
ＯＳＦＥＴ１０の断面を示す。シリコン基板１１の表面
には、ＢＰＳＧ膜１２および酸化膜１３を介してｐ型チ
ャンネル領域１４を有する半導体薄層１５が設けられ、
ｐ型チャンネル領域１４と酸化膜１３との間には薄いゲ
ート酸化膜１６と、その上に設けられたゲート電極１７
とが形成されている。

【００４５】このような第１のゲート電極１７を有する
半導体薄層１５は、予め他の基板上にｐ型シリコン層を
形成し、厚さが５０ｎｍ〜１μｍとなるように機械的お
よび／または化学的研磨により薄膜化し、チャンネルを
形成するように前記したゲート酸化膜１６およびゲート
電極１７をｐ型シリコン層に設けた後、ＢＰＳＧ膜１２
および酸化膜１３を介してシリコン基板１１に張り合わ
せることにより形成することができる。

【００４６】第１のゲート電極１７と対向するように、
ｐ型チャンネル領域１４を挟んで反対側の表面に薄いゲ
ート酸化膜１８を介して第２のゲート電極１９が設けら
れている。ゲート絶縁膜として薄いシリコン酸化膜がよ
く用いられ、膜厚は１．５ｎｍ〜１００ｎｍ程度とされ
る。絶縁膜の材料として、熱酸化膜に限られるわけでは
なく、酸化膜と窒化膜との複合膜などでも良い。ゲート
電極の材料として、例えば、不純物を高濃度にドープし
た多結晶シリコン膜などが挙げられ、１００ｎｍ〜５０
０ｎｍ程度の膜厚とされる。また、多結晶シリコン膜の
上に高融点金属膜や高融点金属シリサイド膜を形成して
も良く、さらに、多結晶シリコンに代えて、金属を用い
ても良い。

【００４７】ｐ型チャンネル領域１４の両側にそれぞれ
高不純物密度のｎ型ソース領域２０およびｎ型ドレイン
領域２１が設けられている。これらのｎ型ソース領域２
０およびｎ型ドレイン領域２１はイオン注入或いは不純
物拡散によって形成でき、その不純物密度は１０^１９〜
１０^２１ｃｍ^−３程度である。半導体薄層１５の表面は
パッシベーション膜２２で覆われ、ｎ型ソース領域２０
およびｎ型ドレイン領域２１にはコンタクト孔を介して
それぞれＡｌなどの金属配線層２３および２４が設けら
れている。ゲート電極１７および１９への配線層は図示
されていないが、紙面垂直方向の適切な位置で行われ
る。

【００４８】このような構造において、ｐ型チャンネル
領域１４の不純物密度が本発明に係るものである。即
ち、予めチャンネル長にしたがって両側のｎ型ソース領
域２０およびｎ型ドレイン領域２１からしみだす電子に
よって打ち消される分のアクセプタ不純物をｐ型チャン
ネル領域１４に対して余分に導入している。例えば、実
効チャンネル長が０．１μｍのときに、ｐ型チャンネル
領域１４の不純物密度を１×１０^１７ｃｍ^−３相当に設
定するのであれば、図１１に示されているように、ｐ型
チャンネル領域１４の不純物密度を１．３３×１０^１７
ｃｍ^−３とする。もちろん、前記構造を製作後にチャン
ネル長の測定を行い、それによってｐ型チャンネル領域
１４の不純物密度を決定して、イオン注入などによりア
クセプタ・イオンを導入すれば、チャンネル長の製造バ
ラツキによる閾値電圧の変化を補正することができる。

【００４９】図１３は、本発明を用いた、柱状のシリコ
ンをゲート電極で取り囲んだ構造を有する絶縁ゲート型
ＭＯＳＦＥＴ３０の断面を示す。ｎ型シリコン基板３１
にｐ型ウエル領域３２を形成した後、このウエル領域３
２を異方性エッチングしてチャンネルとなるｐ型シリコ
ン柱３３を設ける。ｐ型シリコン柱３３の周囲には薄い
ゲート酸化膜３４があり、その上にゲート電極となる多
結晶シリコン膜３５が設けられている。ゲート絶縁膜と
して薄いシリコン酸化膜が通常用いられ、膜厚は１．５
ｎｍ〜１００ｎｍ程度とされる。絶縁膜の材料として、
熱酸化膜に限られるわけではなく、酸化膜と窒化膜との
複合膜などを用いることができる。ゲート電極の材料と
して、例えば、不純物を高濃度にドープした多結晶シリ
コン膜などが挙げられ、１００ｎｍ〜５００ｎｍ程度の
膜厚とする。もちろん、多結晶シリコンの上に高融点金
属や高融点金属シリサイドを形成したものでも良く、ま
た、金属膜でも良い。前記ゲート電極３５に隣接した基
板側に高不純物密度のｎ型ソース領域３６が環状に設け
られ、また、ｐ型シリコン柱３３の頂部に高不純物密度
のｎ型ドレイン領域３７が形成されている。ソース領域
３６およびドレイン領域３７はイオン注入或いは不純物
拡散によって形成でき、その不純物密度は１０^１９〜１
０^２１ｃｍ^−３程度であり、また、拡散深さは０．０５
〜０．５μｍ程度である。なお、図示されてはいない
が、ゲート電極３５、ソース領域３６およびドレイン領
域３７には通常の態様により金属配線がされる。

【００５０】前記構造における領域３３が本発明にかか
るｐ型半導体領域である。チャンネル長Ｌを決定する凸
型のシリコン柱３３を形成した後、その高さを測定し
て、高さに、即ち、チャンネル長Ｌに応じて補正を行っ
たアクセプタ密度になるように、イオン注入或いは不純
物拡散によって形成される。例えば、チャンネル長Ｌが
１μｍの場合、ｐ型半導体領域３３の不純物密度が実効
的に１×１０^１５ｃｍ^−３とするには、図１１にしたが
って、ｐ型半導体領域３３のアクセプタ密度が１．３３
×１０^１５ｃｍ^−３となるようにする。また、ｐ型ウエ
ル領域３２の不純物密度を予め高く設定しても良い。

【００５１】図１４は柱状のシリコンをゲート電極で取
り囲んだ構造を有する絶縁ゲート型ＭＯＳＦＥＴ４０の
製造工程の一例を示す。

【００５２】図１４（ａ）に示されるように、（１０
０）面を有するｎ型シリコン基板４１の表面にｐ型ウエ
ル４２をエピタキシャル成長により形成する。なお、ｐ
型ウエル４２は拡散により形成することもできる。ｐ型
ウエル４２の不純物密度は最終的に目標とする不純物密
度と同等かやや少なめに設定する。例えば、チャンネル
長を１μｍ、チャンネル領域の不純物密度を１×１０
^１５ｃｍ^−３のように設計するとすれば、ｐ型ウエル４
２の不純物密度は５×１０^１４ｃｍ^−３のようにする。
しかる後、ｐ型ウエル４２を反応性イオンエッチングに
よりエッチングしてシリコン柱４３を形成する。反応性
イオンエッチングには、ＰＣｌ_３或いはＳＦ_６を用い、
０．１Ｔｏｒｒ程度の圧力で高周波プラズマ中で行う。

【００５３】図１４（ｂ）に示されるように、エッチン
グしたシリコン柱４３の高さを測定して、チャンネル長
を求める。このチャンネル長に応じて、本発明によりシ
リコン柱４３、即ち、ｐ型チャンネル領域４４の不純物
密度を決定し、ｐ型ウエル４２の不純物密度との差分を
斜め方向よりボロンをイオン注入して熱処理を行う。な
お、ｐ型ウエル４２における点線はボロンのイオン注入
された状態を示している。チャンネル長が設計どうり１
μｍになる見込みの場合、本発明の不純物密度の補正に
よれば、両側のソース領域およびドレイン領域からしみ
だす電子を考慮して、ｐ型チャンネル領域４４の不純物
密度を１．３３×１０^１５ｃｍ^−３とする必要がある。
それ故、もともとｐ型ウエル４２の不純物密度に対して
不足分の８．３×１０^１４ｃｍ^−３をｐ型チャンネル領
域４４に導入する。ｐ型ウエル４２の不純物密度よりも
ｐ型チャンネル領域４４の不純物密度を小さくする方向
に補正したいときには、ｎ型不純物をカウンタードープ
すれば良い。

【００５４】図１４（ｃ）に示されるように、ドライ酸
化法或いはＨＣｌ酸化法を用いて、薄いゲート酸化膜４
５をｐ型チャンネル領域４４となるシリコン柱４３の周
囲に形成する。膜厚は１．５〜１００ｎｍ程度である。
しかる後、ゲート電極となる多結晶シリコン膜４６をＳ
ｉＨ_４のＣＶＤ法により１００〜５００ｎｍ程度堆積さ
せる。反応性イオンエッチングにより多結晶シリコン膜
４６を選択的に除去してシリコン柱４３の周辺のみに残
す。次いで、多結晶シリコン膜４６をマスクとして用
い、ｎ型不純物の導入によりｎ型ソース領域４７および
ｎ型ドレイン領域４８を形成する。これらｎ型ソース領
域４７およびｎ型ドレイン領域４８の不純物密度は１０
^１９〜１０^２１ｃｍ^−３程度であり、また、それらの厚
さは０．１〜０．３μｍ程度である。図示していない
が、ゲート電極４６、ソース領域４７およびドレイン領
域４８には、通常のように高融点金属或いは高融点金属
シリサイドの低抵抗電極が設けられる。

【００５５】このように、ｐ型ウエル４２に凸状のシリ
コン柱４３を形成し、その高さを測定した後、ｐ型チャ
ンネル領域４４に追加の不純物を導入することによっ
て、シリコン柱４３の形成の工程のバラツキを含めて、
実効的な不純物密度を補正することができる。

【００５６】

【発明の効果】絶縁ゲート型ＭＯＳＦＥＴにおけるｎ型
ドレイン領域およびｎ型ソース領域からｐ型チャンネル
領域への多数キャリア、即ち、電子のしみだしを考慮す
ることにより、短チャンネル領域においても一層正確な
閾値電圧を有するデバイスが得られる。

【図面の簡単な説明】

【図１】本発明の基礎となるｎ^＋型領域からの電子のし
みだしを考慮した短いｎ^＋−ｎ⁻−ｎ^＋構造のモデルを
示す図である。

【図２】片側ｎ^＋／ｎ⁻構造の重ね合わせモデルを示す
図である。

【図３】短いｎ^＋−ｎ⁻−ｎ^＋構造における電流密度と
電界との関係を示す図である。

【図４】ｎ⁻領域中の電子密度分布を示す図である。

【図５】ｎ⁻領域中の電子密度分布のチャンネル長依存
性を示す図である。

【図６】ｎ⁻領域中の電位分布のチャンネル長依存性を
示す図である。

【図７】ｎ⁻領域の中央における電子密度とチャンネル
長との関係を示す図である。

【図８】ｎ⁻領域の不純物密度Ｎ_ｄ−に対する電流密度
と電界との関係を示す図である。

【図９】ｐ⁻領域中のアクセプタ密度のチャンネル長依
存性を示す図である。

【図１０】ｐ⁻領域中のアクセプタ密度に１０％影響を
及ぼすチャンネル長のアクセプタ密度依存性を示す図で
ある。

【図１１】ｐ⁻領域において実際にドープすべきアクセ
プタの量とチャンネル長との関係を示す図である。

【図１２】本発明の第一の実施例によるダブルゲート型
ＭＯＳＦＥＴの断面を示す図である。

【図１３】本発明の第二の実施例による柱状のシリコン
をゲート電極で取り囲んだ構造を有する絶縁ゲート型Ｍ
ＯＳＦＥＴの断面を示す図である。

【図１４】本発明の第二の実施例による柱状のシリコン
をゲート電極で取り囲んだ構造を有する絶縁ゲート型Ｍ
ＯＳＦＥＴの製造工程の断面を示す図である。

【図１５】従来のダブルゲート型ＭＯＳＦＥＴの断面を
示す図である。

【図１６】従来の柱状のシリコンをゲート電極で取り囲
んだ構造を有する絶縁ゲート型ＭＯＳＦＥＴの断面を示
す図である。

【図１７】実験に用いた短いｎ^＋−ｎ⁻−ｎ^＋構造を示
す図である。

【図１８】実験に用いた短いｎ^＋−ｎ⁻−ｎ^＋構造にお
ける電流密度と電界との関係を示す図である。

【図１９】チャンネル長と低電界領域における抵抗値と
の関係を示す図である。

【符号の説明】

１０…ダブルゲート型ＭＯＳＦＥＴ、１１…シリコン基
板、１２…ＢＰＳＧ膜、１３…酸化膜、１４…ｐ型チャ
ンネル領域、１５…半導体薄層、１６…ゲート酸化膜、
１７…第１のゲート電極、１８…ゲート酸化膜、１９…
第２のゲート電極、２０…ｎ型ソース領域、２１…ｎ型
ドレイン領域、２２…パッシベーション膜、２３…金属
配線層、２４…金属配線層、３０…柱状のシリコンをゲ
ート電極で取り囲んだ構造を有する絶縁ゲート型ＭＯＳ
ＦＥＴ、３１…ｎ型シリコン基板、３２…ｐ型ウエル領
域、３３…ｐ型シリコン柱、３４…ゲート酸化膜、３５
…多結晶シリコン膜、３６…ｎ型ソース領域、３７…ｎ
型ドレイン領域

Claims (2)

【特許請求の範囲】
1. 【請求項１】 高不純物密度を有する第１導電型のソー
   ス領域と、高不純物密度を有する第１導電型のドレイン
   領域と、前記ソース領域および前記ドレイン領域間に設
   けらた第２導電型の半導体領域と、前記半導体領域に設
   けられ、前記ソース領域および前記ドレイン領域間にチ
   ャンネルを形成するためのゲート構造とを具備し、前記
   半導体領域は前記ソース領域および前記ドレイン領域か
   ら前記半導体領域にしみだす多数キャリアと少なくとも
   同等の量の第２導電型の不純物を含むことを特徴とする
   絶縁ゲート型電界効果トランジスタ。
2. 【請求項２】 前記ソース領域および前記ドレイン領域
   から前記半導体領域にしみだす多数キャリアによる不純
   物密度の低下を補正するすように第２導電型の不純物を
   前記半導体領域にドープすることを特徴とする請求項１
   記載の絶縁ゲート型電界効果トランジスタの製造方法。