JP2010258345A - Ｍｏｓトランジスタ及びｍｏｓトランジスタを備えた半導体装置の製造方法 - Google Patents

Ｍｏｓトランジスタ及びｍｏｓトランジスタを備えた半導体装置の製造方法 Download PDF

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Abstract

【課題】縦型トランジスタにおいて、柱状半導体層上部のシリサイドの細線効果を低減すること、また、シリサイドと上部拡散層間の界面抵抗を低減することによりトランジスタ特性を改善すること、またコンタクトとゲート間のショートが発生しない構造を実現すること。
【解決手段】柱状半導体層と、前記柱状半導体層の底部に形成される第1のドレイン又はソース領域と、該柱状半導体層の側壁を包囲するように第１の絶縁膜を介して形成されるゲート電極と、前記柱状半導体層上面上部に形成されるエピタキシャル半導体層とを含み、前記第２のソース又はドレイン領域が少なくとも前記エピタキシャル半導体層に形成され、前記第２のソース又はドレイン領域の上面の面積は、前記柱状半導体層の上面の面積よりも大きいことを特徴とするＭＯＳトランジスタ。
【選択図】図２

Description

本発明は半導体装置およびその製造方法に関し、特に柱状半導体層を有し、その側壁をチャネル領域とし、ゲート電極がチャネル領域を取り囲むように形成された縦型ＭＯＳトランジスタであるＳＧＴ（Ｓｕｒｒｏｕｎｄｉｎｇ Ｇａｔｅ Ｔｒａｎｓｉｓｔｏｒ)の構造およびその製造方法に関する。
半導体装置の高集積化や高性能化を実現するため、半導体基板の表面に柱状半導体層を形成し、その側壁に柱状半導体層を取り囲むように形成されたゲートを有する縦型ゲートトランジスタであるＳＧＴ（Ｓｕｒｒｏｕｎｄｉｎｇ Ｇａｔｅ Ｔｒａｎｓｉｓｔｏｒ)が提案された（例えば、特許文献１：特開平２−１８８９６６）。ＳＧＴではドレイン、ゲート、ソースが垂直方向に配置されるため、従来のプレーナー型トランジスタに比べて占有面積を大幅に縮小することができる。
図４６に特許文献１のＳＧＴの（ａ）鳥瞰図および（ｂ）断面構造を示す。これらの図を参照して、簡単にＳＧＴについて説明する。シリコン基板上に柱状シリコン層１６０１が形成され、柱状シリコン層１６０１を取り囲むようにゲート絶縁膜１６０２が形成され、ゲート絶縁膜１６０２を取り囲むようにゲート電極１６０３が形成されている。柱状シリコン層１６０１の上下には、下部拡散層１６０４と上部拡散層１６０５が形成されている。上部拡散層１６０５はコンタクトを通して配線層１６０６へと接続される。
続いて、ＳＧＴを用いたＣＭＯＳインバーターの等価回路を図４７（ａ）に、ＣＭＯＳインバーターの平面図を（ｂ）に、Ａ−Ａ’における断面図を（ｃ）に示す。図４７（ｂ）、（ｃ）を参照すると、Ｓｉ基板１７０１上にＮウェル１７０２およびＰウェル１７０３が形成され、Ｓｉ基板表面にはＮウェル領域にＰＭＯＳを形成する柱状シリコン層１７０５が形成され、Ｐウェル領域にＮＭＯＳを形成する柱状シリコン層１７０６が形成され、それぞれの柱状シリコン層を取り囲むようにゲート１７０８が形成される。ＰＭＯＳを形成する柱状半導体の底部に形成されるＰ＋ドレイン拡散層１７１０およびＮＭＯＳを形成する柱状半導体の底部に形成されるＮ＋ドレイン拡散層１７１２は出力端子Ｖｏｕｔ１７に接続され、ＰＭＯＳを形成する柱状シリコン層上部に形成されるソース拡散層１７０９は電源電位Ｖｃｃ１７に接続され、ＮＭＯＳを形成する柱状シリコン層上部に形成されるソース拡散層１７１１は接地電位ＧＮＤ１７に接続され、ＰＭＯＳとＮＭＯＳの共通のゲート１７０８は入力端子Ｖｉｎ１７に接続されることによりＣＭＯＳインバーターを形成する。
ＳＧＴにおいてゲートによるチャネルの制御性を向上させて、ショートチャネル効果を十分に抑制するには、柱状シリコン層の寸法をゲート長に比べて十分に小さく形成しなければならない。柱状シリコン層の寸法を小さく形成するには、柱状シリコン層のドライエッチング時に寸法をシュリンクさせる方法や、柱状シリコン層形成後に犠牲酸化を行う方法などにより、比較的容易に寸法を縮小できる。このため、ＳＧＴでは十分にショートチャネル効果を抑制するために、シリコン柱の寸法は最小加工寸法Ｆより小さい寸法を持つことが多い。図４８に柱状シリコン層１６１１の寸法が最小加工寸法Ｆより小さい場合のＳＧＴの構造を示す。このＳＧＴの構造においては、ゲート長が柱状シリコン層１６１１の寸法よりも十分長いためショートチャネル効果を抑制することができる。また柱状シリコン層上部に形成されるコンタクト１６１６は最小加工寸法Ｆ程度の大きさで形成されるため、柱状シリコン層１６１１よりも大きい構造になる。
特開平２−１８８９６６号公報
しかしながら、図４８の構造を持つＳＧＴにおいては、以下のような問題がある。第１に、ＳＧＴの寄生抵抗を低減するには、ピラー上部及び下部にシリサイド層を形成する必要があるが、柱状半導体層の寸法が小さくなると、シリサイドの細線効果により、ピラー上部にシリサイドを形成することが困難になる。また、ピラー上部にシリサイドが形成できたとしても、ピラー径が小さいため、シリサイドと上部拡散層の界面面積が小さくなり、シリサイドと上部拡散層の界面抵抗が大きく、トランジスタ特性を低下させてしまう。
第２に、ＳＧＴにおいては製造工程削減のため、柱状シリコン層の上部拡散層１４１５と下部の拡散層１６１４上に同時にコンタクトを形成することが望ましい。柱状シリコン層上部に形成されるコンタクト１６１６に対しては、下部の拡散層１６１４に形成されるコンタクトと比べると、柱状シリコン層の高さ以上のオーバーエッチが必要になる。図４８のＳＧＴの構造においては、柱状シリコン層上部に形成されるコンタクトにおいて、コンタクトエッチング時にオーバーエッチが過剰に行われることにより、ゲートとコンタクト間のショートが生じやすくなる。
本発明は上記の事情を鑑みてなされたもので、縦型トランジスタにおいて、柱状シリコン層上部のシリサイドの細線効果を低減し、また、シリサイドと上部拡散層間の界面抵抗を低減することによりトランジスタ特性を改善することを目的とする。またコンタクトとゲート間のショートが発生しない構造を実現することを目的とする。
本発明の第１の態様は、柱状半導体層と、前記柱状半導体層の底部に形成される第1のドレイン又はソース領域と、該柱状半導体層の側壁を包囲するように第１の絶縁膜を介して形成されるゲート電極と、前記柱状半導体層上面上部に形成されるエピタキシャル半導体層とを含み、前記第２のソース又はドレイン領域が少なくとも前記エピタキシャル半導体層に形成され、前記第２のソース又はドレイン領域の上面の面積は、前記柱状半導体層の上面の面積よりも大きいことを特徴とするＭＯＳトランジスタを提供するものである。
好ましくは、前記第２のドレイン又はソース領域の上面にシリサイド層が形成されている。
好ましくは、前記シリサイド層と、前記第２のドレイン又はソース領域との接触面積は前記柱状半導体層の上面の面積よりも大きい。
好ましくは、前記エピタキシャル半導体層は、ｎ型の場合にはエピタキシャル成長によって成膜されたシリコン（Ｓｉ）層、又はシリコンカーバイド（ＳｉＣ）層であり、ｐ型の場合にはエピタキシャル成長によって成膜されたシリコン（Ｓｉ）層、又はシリコンゲルマニウム（ＳｉＧｅ）層である。
好ましくは、少なくとも２つの柱状半導体層から構成され、該少なくとも２つの柱状半導体層の上部に形成された前記エピタキシャル半導体層同士が互いに接続され、共通のソース又はドレイン領域となっている。
好ましくは、前記エピタキシャル半導体層は、第２の絶縁膜を介してゲート電極の上部に形成されている。
好ましくは、前記シリサイド層上に形成されるコンタクトの面積が、前記シリサイド層の上面の面積よりも小さい。
好ましくは、前記少なくとも２つの柱状半導体層の上部に形成された前記エピタキシャル半導体層上に形成されるコンタクトの数が、前記柱状半導体層の数より少ない。
好ましくは、少なくとも１つのコンタクトが前記互いに接続されたエピタキシャル半導体層上に形成され、該少なくとも１つのコンタクトは、前記互いに接続されたエピタキシャル半導体層上の、前記少なくとも２つの柱状半導体層のうちの一の柱状半導体層とそれに隣接する柱状半導体層との間に対応する位置に配置されるコンタクトを含む。
好ましくは、前記互いに接続されたエピタキシャル半導体層上に形成されるコンタクトのうちの少なくとも１つのコンタクトの前記基板の主面に平行な断面の面積の大きさが、他のコンタクトより大きい。
本発明の第２の態様は、上方に複数の柱状半導体層が形成された基板を用意する工程と、前記柱状半導体層の底部に第１のドレイン又はソース領域を形成する工程と、その後に表面に第１の絶縁膜を形成する工程と、前記第１の絶縁膜上に導電膜を形成する工程と、前記第１の絶縁膜及び前記導電膜をエッチバックし、前記柱状半導体層側面の前記第１の絶縁膜及び前記導電膜をゲート長の高さに形成する工程と、前記導電膜及び前記第１の絶縁膜を選択的にエッチングにより除去し、前記柱状半導体層の周囲に形成されたゲート電極及び該ゲート電極から延在するゲート配線を形成する工程と、前記複数の柱状半導体層の少なくとも１つの上面上部に、その上面の面積が前記柱状半導体層の上面の面積よりも大きいエピタキシャル層を形成する工程と、前記エピタキシャル層と前記柱状半導体層に、前記基板上に形成された第１のドレイン又はソース領域と同じ導電型の第２のソース又はドレイン領域を形成する工程とを含むことを特徴とするＭＯＳトランジスタを備えた半導体装置の製造方法を提供するものである。
好ましくは、前記エピタキシャル層の表面にシリサイド層を形成する工程を更に含む。
好ましくは、前記エピタキシャル半導体層は、ｎ型の場合にはエピタキシャル成長によって成膜されたシリコン（Ｓｉ）層、又はシリコンカーバイド（ＳｉＣ）層であり、ｐ型の場合にはエピタキシャル成長によって成膜されたシリコン（Ｓｉ）層、又はシリコンゲルマニウム（ＳｉＧｅ）層である。
好ましくは、エピタキシャル成長の成膜条件を調整することにより、所定の間隔以下で隣接するＭＯＳトランジスタを構成する複数の前記柱状半導体層に対してのみ、ＭＯＳトランジスタを構成する複数の前記柱状半導体層の上面上部に形成される前記エピタキシャル層の少なくとも２つは、自己整合的に互いに接続され、共通のソース又はドレイン領域となるように形成される。
好ましくは、前記エピタキシャル層を形成する工程の前処理として、前記ゲート電極と、前記エピタキシャル半導体層とを分離するための第２の絶縁膜を形成する工程を更に含む。
好ましくは、前記第２の絶縁膜を形成する工程は、表面にシリコン窒化膜又はシリコン窒化膜とシリコン酸化膜の積層膜を形成する工程と、前記シリコン窒化膜又はシリコン窒化膜とシリコン酸化膜の積層膜を、前記ゲート電極上部のシリコン窒化膜又はシリコン窒化膜とシリコン酸化膜の積層膜が存在するように、且つ前記第１のドレイン又はソース領域及び前記柱状半導体層の上面を露出させるように、エッチバックし、前記柱状半導体層の側壁及び前記ゲート電極壁面及び前記ゲート配線壁面を前記シリコン窒化膜又はシリコン窒化膜とシリコン酸化膜の積層膜で覆う工程とを更に含む。
好ましくは、前記上方に複数の柱状半導体層が形成された基板を用意する工程及び前記柱状半導体層の下部に第１のドレイン又はソース領域を形成する工程は、基板上に複数の柱状半導体層を形成する工程と、前記基板上に素子分離を形成する工程と、前記基板上に第１のドレイン又はソース領域を形成する工程とからなる。
好ましくは、前記上方に複数の柱状半導体層が形成された基板を用意する工程及び前記柱状半導体層の下部に第１のドレイン又はソース領域を形成する工程は、基板上の絶縁膜上に平面状半導体層及び該平面状半導体層上の複数の柱状半導体層を形成する工程と、 前記平面状半導体層を素子に分離する工程と、前記平面状半導体層に第１のドレイン又はソース領域を形成する工程とからなる。
ここで、基板の「上方」とは、基板上又は基板上に形成された何らかの層を介した基板の上方をいう。
本発明によれば、縦型トランジスタにおいて、柱状シリコン層上部のシリサイドの細線効果を低減することができる。また、シリサイドと上部拡散層間の界面抵抗を低減することによりトランジスタ特性を改善することができる。また、コンタクトとゲート間のショートが発生しない構造を実現することができる。
本発明のトランジスタの平面図及び断面図である。 本発明のトランジスタの平面図及び断面図である。 本発明のトランジスタの平面図及び断面図である。 本発明のトランジスタの平面図及び断面図である。 本発明のトランジスタの平面図及び断面図である。 本発明の製造方法を工程順に示す工程図である。 本発明の製造方法を工程順に示す工程図である。 本発明の製造方法を工程順に示す工程図である。 本発明の製造方法を工程順に示す工程図である。 本発明の製造方法を工程順に示す工程図である。 本発明の製造方法を工程順に示す工程図である。 本発明の製造方法を工程順に示す工程図である。 本発明の製造方法を工程順に示す工程図である。 本発明の製造方法を工程順に示す工程図である。 本発明の製造方法を工程順に示す工程図である。 本発明の製造方法を工程順に示す工程図である。 本発明の製造方法を工程順に示す工程図である。 本発明の製造方法を工程順に示す工程図である。 本発明の製造方法を工程順に示す工程図である。 本発明の製造方法を工程順に示す工程図である。 本発明のトランジスタの平面図及び断面図である。 本発明のトランジスタの平面図及び断面図である。 本発明のＣＭＯＳインバーターの平面図及び断面図である。 本発明のＣＭＯＳインバーターの平面図及び断面図である。 ＳＯＩ基板上に形成された本発明のトランジスタの平面図及び断面図である。 ＳＯＩ基板上に形成された本発明のトランジスタの平面図及び断面図である。 ＳＯＩ基板上に形成された本発明の製造方法を工程順に示す工程図である。 ＳＯＩ基板上に形成された本発明の製造方法を工程順に示す工程図である。 ＳＯＩ基板上に形成された本発明の製造方法を工程順に示す工程図である。 ＳＯＩ基板上に形成された本発明の製造方法を工程順に示す工程図である。 ＳＯＩ基板上に形成された本発明の製造方法を工程順に示す工程図である。 ＳＯＩ基板上に形成された本発明の製造方法を工程順に示す工程図である。 ＳＯＩ基板上に形成された本発明の製造方法を工程順に示す工程図である。 ＳＯＩ基板上に形成された本発明の製造方法を工程順に示す工程図である。 ＳＯＩ基板上に形成された本発明の製造方法を工程順に示す工程図である。 ＳＯＩ基板上に形成された本発明の製造方法を工程順に示す工程図である。 ＳＯＩ基板上に形成された本発明の製造方法を工程順に示す工程図である。 ＳＯＩ基板上に形成された本発明の製造方法を工程順に示す工程図である。 ＳＯＩ基板上に形成された本発明の製造方法を工程順に示す工程図である。 ＳＯＩ基板上に形成された本発明の製造方法を工程順に示す工程図である。 ＳＯＩ基板上に形成された本発明の製造方法を工程順に示す工程図である。 ＳＯＩ基板上に形成された本発明のトランジスタの平面図及び断面図である。 ＳＯＩ基板上に形成された本発明のＣＭＯＳインバーターの平面図及び断面図である。 本発明のトランジスタの平面図及び断面図である。 本発明のトランジスタの平面図及び断面図である。 従来のＳＧＴの鳥瞰図及び断面図である。 従来のＳＧＴを用いたインバーターの等価回路、平面図及び断面図である。 柱状半導体層の寸法が小さいときのＳＧＴの構造である。
〔実施例１〕
図１は本発明を用いたトランジスタの平面図及びＡ−Ａ’の断面図である。以下に、図１のトランジスタの平面図及びＡ−Ａ’の断面図を用いて本実施例について説明する。シリコン基板１０１は素子分離１０２により分離され、シリコン基板上には柱状シリコン層（柱状半導体層）（１０５ａ、１０５ｂ）が形成されている。柱状シリコン層（柱状半導体層）の周囲にはゲート絶縁膜（第１の絶縁膜）１０７及びゲート電極（１０８ａ、１０８ｂ）が形成されている。本実施例においてはゲート絶縁膜（第１の絶縁膜）としてはＨｉｇｈ−ｋ膜、ゲート電極としては金属膜を用いているが、ゲート絶縁膜（第１の絶縁膜）としては酸化によるシリコン酸窒化膜、ゲート電極としてはポリシリコン等も用いることが出来る。柱状シリコン層（柱状半導体層）の底部には下部Ｎ＋拡散層（第１のドレイン又はソース領域）１０３が形成され、下部Ｎ＋拡散層（第１のドレイン又はソース領域）１０３の表面には、寄生抵抗を低減するために下部シリサイド層１１１ａが形成されている。柱状シリコン層（柱状半導体層）の上部には上面積が柱状半導体層より大きい上部Ｎ＋拡散層（第２のソース又はドレイン領域）（１０９ａ、１０９ｂ）が形成されている。本実施例では、この上面積が柱状半導体層より大きい上部拡散層（１０９ａ、１０９ｂ）は、その上の部分がエピタキシャルシリコン成長により形成された半導体エピタキシャル層、その下の部分が柱状半導体層の上の部分から構成されている。上部Ｎ＋拡散層（第２のソース又はドレイン領域）（１０９ａ、１０９ｂ）は、半導体エピタキシャル層の一部又は全部から構成されてもよい。半導体エピタキシャル層は、シリコン窒化膜又はシリコン窒化膜とシリコン酸化膜の積層膜等の第２の絶縁膜１１２を介してゲート電極（１０８ａ、１０８ｂ）と絶縁されている。上部Ｎ＋拡散層（第２のソース又はドレイン領域）（１０９ａ、１０９ｂ）にはシリサイド層（１１１ｂ、１１１ｃ）が形成されるが、このシリサイド層は柱状シリコン層（柱状半導体層）の径より大きいエピタキシャルシリコン層（半導体エピタキシャル層）上に形成されるため、シリサイドの細線効果の影響を低減することができる。また、シリサイドと拡散層の界面の面積を大きく取れるため、シリサイドと拡散層間の界面抵抗を低減することができる。また、柱状シリコン層（柱状半導体層）上部に形成されるコンタクト（１１５、１１６）について、上部Ｎ＋拡散層（第２のソース又はドレイン領域）の上面に形成されたシリサイド層（１１１ｂ、１１１ｃ）をコンタクト（１１５、１１６）の径より大きく形成する場合には、コンタクトエッチング時にオーバーエッチを行っても、コンタクトとゲートがショートするのを防止することができる。柱状シリコン層（柱状半導体層）上部に形成されるコンタクト（１１５、１１６）は配線層１２０を通して一方のソースドレイン端子に接続され、柱状シリコン層（柱状半導体層）下部に形成されるコンタクト１１８は配線層１２２を通して他方のソースドレイン端子に接続され、ゲート電極から延在するゲート配線１０８上に形成されるコンタクト１１７は配線層１２１を通してゲート端子に接続される。
図２のように、隣接する柱状シリコン層（柱状半導体層）（２０５ａ、２０５ｂ）間の距離が所定の距離より近い場合には、エピタキシャル成長膜厚を調整することにより、隣接する柱状半導体層の上部Ｎ＋拡散層（第２のソース又はドレイン領域）を自己整合的に接続することができる。この場合、柱状シリコン層（柱状半導体層）上部のシリサイド層２１１ｂと上部Ｎ＋拡散層（第２のソース又はドレイン領域）（２０９ａ、２０９ｂ）との界面面積がより大きくなるため、さらにシリサイドと上部Ｎ＋拡散層（第２のソース又はドレイン領域）間の界面抵抗を低減することができる。また、柱状シリコン層（柱状半導体層）上部のシリサイド層２１１ｂの面積が大きくなるため、シリサイドの細線効果の影響が大きく低減し、シリサイドの形成が容易になる。
図３のように複数の柱状シリコン層（柱状半導体層）に対して、柱状シリコン層（柱状半導体層）の数より少ない個数のコンタクトにて複数の柱状シリコン層（柱状半導体層）上部と配線層を接続することもできる。
更に、図４のようにコンタクト４１５を、接続された上部Ｎ＋拡散層（第２のソース又はドレイン領域）（４０９ａ、４０９ｂ）上の、柱状シリコン層（柱状半導体層）間に対応する位置に配置することもできる。ここで、コンタクト４１５は、コンタクト４１５の軸が、柱状シリコン層（柱状半導体層）の軸と軸を結ぶ線分上のみならず、柱状シリコン層（柱状半導体層）の軸と軸との間の領域に位置すればよい。この構成により、配線層４２０と他の配線（４２１、４２２）間のスペースを大きくとることができるので、配線の引き回しを容易にすることができる。
また、図５のように、基板の主面に平行な断面の面積が他のコンタクト（５１７，５１８）よりも大きいコンタクト５１５を、複数の柱状シリコン層（柱状半導体層）上に柱状シリコン層（柱状半導体層）の個数より少ない個数形成することにより、コンタクト抵抗を低減したり、安定してコンタクトを形成することができる。
以下に本発明の図２の半導体装置を形成するための製造方法の一例を図６〜図２０を参照して説明する。各図において（ａ）は平面図、（ｂ）はＡ−Ａ’の断面図を示している。
図６に示されるように、基板２０１上にシリコン窒化膜等のハードマスク層２０４ａ及び、柱状シリコン層（柱状半導体層）（２０５ａ、２０５ｂ）をリソグラフィー及びエッチングにより形成する。
図７に示されるように、基板上に素子分離２０２を形成する。素子分離は、まず溝パターンをエッチングして、シリカなどの塗布やＣＶＤにより溝パターンに酸化膜を埋め込み、余分な基板上の酸化膜をドライエッチやウェットエッチなどにより取り除くことにより形成する。
図８に示されるように、素子分離２０２形成後、イオン注入などにより柱状シリコン層（柱状半導体層）の下部拡散層２０３を形成する。このとき、柱状シリコン層（柱状半導体層）上部のハードマスク層２０４ａにより柱状シリコン層（柱状半導体層）（２０５ａ、２０５ｂ）には不純物が注入されないようにする。
図９に示されるように、ゲート絶縁膜（第１の絶縁膜）２０７及びゲート導電膜２０８ｃを成膜する。ゲート絶縁膜（第１の絶縁膜）２０７は酸化膜やＨｉｇｈ−ｋ膜等により形成される。また、ゲート導電膜２０８ｃはポリシリコンや金属膜等により形成される。
図１０に示されるように、ゲート導電膜２０８ｃをＣＭＰ等により平坦化する。
図１１に示されるように、ゲート絶縁膜（第１の絶縁膜）２０７及びゲート導電膜２０８ｃをエッチバックし、柱状シリコン層（柱状半導体層）（２０５ａ、２０５ｂ）側面のゲート絶縁膜（第１の絶縁膜）２０７及びゲート導電膜２０８ｃを所望のゲート長に設定する。
図１２に示されるように、窒化膜等を成膜しエッチバックすることにより、サイドウォールスペーサー２０４ｂを形成する。
図１３に示されるように、リソグラフィー等を用いてレジスト２１０によりゲート配線パターンをパターニングする。
図１４に示されるように、レジスト２１０をマスクに用いてゲート導電膜２０８ｃ及びゲート絶縁膜（第１の絶縁膜）２０７を異方性エッチング等により選択的にエッチングして、柱状シリコン層（柱状半導体層）（２０５ａ、２０５ｂ）の周囲にゲート電極（２０８ａ、２０８ｂ）、及びゲート電極（２０８ａ、２０８ｂ）から延在するゲート電極（２０８）を形成する。その後レジスト２１０を除去する。
図１５に示されるように、ハードマスク２０４ａ及びサイドウォールスペーサー２０４ｂをウェットエッチング等により除去する。
図１６に示されるように、窒化膜や窒化膜と酸化膜との積層膜などを成膜してエッチバックすることにより第２の絶縁膜２１２を形成する。
図１７に示されるように、シリコン等を柱状シリコン層（柱状半導体層）の上面上部と下部の拡散層上に選択的にエピタキシャル成長させて、所定の間隔より近くに隣接する柱状シリコン層（柱状半導体層）の上面上部に形成されるエピタキシャル層が互いに接続されるようにエピタキシャルシリコン層（半導体エピタキシャル層）２１０ｂを自己整合的に形成する。また、エピタキシャルシリコン層（半導体エピタキシャル層）の径が後工程で形成される柱状シリコン層（柱状半導体層）上に形成されるコンタクトの径よりも大きく形成する場合には、コンタクトとゲート間がショートしない構造にすることができる。
図１８に示されるように、イオン注入などにより、エピタキシャルシリコン層（半導体エピタキシャル層）２１０ｂ及び柱状シリコン層（柱状半導体層）（２０５ａ、２０５ｂ）の上の部分に上部Ｎ＋拡散層（第２のソース又はドレイン領域）（２０９ａ、２０９ｂ）を形成する。なお、上部Ｎ＋拡散層（第２のソース又はドレイン領域）が形成される領域は、エピタキシャルシリコン層（半導体エピタキシャル層）２１０ｂの一部又は全部のみであってもよい。
図１９に示されるように、ＣｏやＮｉなどの金属をスパッタして、熱処理を行うことにより、上部Ｎ＋拡散層（第２のソース又はドレイン領域）を選択的にシリサイド化して、下部シリサイド層２１１ａおよび上部シリサイド層２１１ｂを形成する。上部シリサイド層２１１ｂは柱状シリコン層（柱状半導体層）の寸法より大きく形成されるため、シリサイドの細線効果を抑制することができる。また、エピタキシャルシリコン層（半導体エピタキシャル層）の上面全体をシリサイド化エピタキシャルシリコン層（半導体エピタキシャル層）すると、上部シリサイド層２１１ｂと上部拡散層（２０９ａ、２０９ｂ）との接触面積が柱状シリコン層（柱状半導体層）の上面より大きくなるため、界面抵抗が減少し、ソースドレイン寄生抵抗を低減することができる。
図２０に示されるように、層間膜であるシリコン酸化膜形成後にコンタクト（２１５〜２１８）を形成する。このときに、図２０のように柱状シリコン層（柱状半導体層）上部に形成されるコンタクト（２１５、２１６）が、完全に上部シリサイド層２１１ｂ上に形成されるようにエピタキシャルシリコン層（半導体エピタキシャル層）を形成すると、コンタクトの形成時にオーバーエッチが行われても、コンタクトとゲート間のショートは発生しない構造になる。
本実施例においてはエピタキシャルシリコン層（半導体エピタキシャル層）を形成した場合を示しているが、ＮＭＯＳにはエピタキシャルシリコンカーバイド（ＳｉＣ）層を、ＰＭＯＳにはエピタキシャルシリコンゲルマニウム（ＳｉＧｅ）層を形成することにより、チャネル部に応力を加えて、移動度を向上させることも可能である。
〔実施例２〕
本実施例は本発明を２個直列に接続したトランジスタに適用した実施例である。図２１は本実施例の平面図及びＡ−Ａ’の断面図である。以下に、図２１のトランジスタの平面図及びＡ−Ａ’の断面図について説明する。シリコン基板６０１は素子分離６０２により分離され、シリコン基板上には第１のトランジスタを形成する柱状シリコン層（柱状半導体層）（６０５ａ、６０５ｂ）及び第２のトランジスタを形成する柱状シリコン層（柱状半導体層）（６０５ｃ、６０５ｄ）が形成されている。柱状シリコン層（柱状半導体層）の周囲にはゲート絶縁膜（第１の絶縁膜）６０７及びゲート電極（６０９ａ〜６０９ｄ）が形成されている。本実施例においてはゲート絶縁膜（第１の絶縁膜）としてはＨｉｇｈ−ｋ膜、ゲート電極としては金属膜を用いているが、ゲート絶縁膜（第１の絶縁膜）としては酸化によるシリコン酸窒化膜、ゲート電極としてはポリシリコン等も用いることが出来る。柱状シリコン層（柱状半導体層）の底部には下部Ｎ＋拡散層（第１のドレイン又はソース領域）６０３が形成され、下部Ｎ＋拡散層（第１のドレイン又はソース領域）６０３の表面には、寄生抵抗を低減するために下部シリサイド層６１１ａが形成されている。柱状シリコン層（柱状半導体層）の上部には上面積が柱状半導体層より大きい上部Ｎ＋拡散層（第２のソース又はドレイン領域）（６０９ａ〜６０９ｄ）が形成されている。本実施例では、この上面積が柱状半導体層より大きい上部Ｎ＋拡散層（第２のソース又はドレイン領域）は、その上の部分がエピタキシャルシリコン成長により形成された半導体エピタキシャル層、その下の部分が柱状半導体層の上の部分から構成されている。上部Ｎ＋拡散層（第２のソース又はドレイン領域）は、半導体エピタキシャル層の一部又は全部のみから構成されてもよい。半導体エピタキシャル層は、シリコン窒化膜又はシリコン窒化膜とシリコン酸化膜の積層膜などの第２の絶縁膜６１２を介してゲート電極（６０９ａ〜６０９ｄ）と絶縁されている。このときに、第１のトランジスタを形成する２個の柱状シリコン層（柱状半導体層）（６０５ａ、６０５ｂ）は近くに形成されているため、柱状シリコン層（柱状半導体層）の上面上部のエピタキシャルシリコン層（半導体エピタキシャル層）は自己整合的に接続される。同様に、第２のトランジスタを形成する２個の柱状シリコン層（柱状半導体層）（６０５ｃ、６０５ｄ）も近くに形成されているため、柱状シリコン層（柱状半導体層）の上面上部のエピタキシャルシリコン層（半導体エピタキシャル層）は自己整合的に接続される。一方、異なるトランジスタを形成する柱状シリコン層（柱状半導体層）である６０５ｂと６０５ｃは一定の間隔以上の間隔をあけて配置されているため、エピタキシャルシリコン層（半導体エピタキシャル層）は分離される。
上部Ｎ＋拡散層（第２のソース又はドレイン領域）（６０９ａ〜６０９ｄ）上にはシリサイド層（６１１ｂ、６１１ｃ）が形成されるが、このシリサイド層は柱状シリコン層（柱状半導体層）の径より大きいエピタキシャルシリコン層（半導体エピタキシャル層）上に形成されるため、シリサイドの細線効果の影響を低減することができる。また、シリサイドと拡散層の界面の面積を大きく取れるため、シリサイド（６１１ｂ、６１１ｃ）と上部Ｎ＋拡散層（第２のソース又はドレイン領域）（６０９ａ〜６０９ｄ）間の界面抵抗を低減することができる。また、柱状シリコン層（柱状半導体層）上部に形成されるコンタクト（６１５ａ、６１５ｂ、６１５ａ、６１６ｂ）について、上部Ｎ＋拡散層（第２のソース又はドレイン領域）の上面に形成されたシリサイド層（６１１ｂ、６１１ｃ）をコンタクト（６１５ａ、６１５ｂ、６１５ａ、６１６ｂ）の径より大きく形成する場合には、コンタクトエッチング時にオーバーエッチを行っても、コンタクトとゲートがショートするのを防止することができる。第１のトランジスタを形成する柱状シリコン層（柱状半導体層）上部に形成されるコンタクト（６１５ａ、６１５ｂ）は配線層６２０ａを通して一方のソースドレイン端子に接続され、第２のトランジスタを形成する柱状シリコン層（柱状半導体層）上部に形成されるコンタクト（６１６ａ、６１６ｂ）は配線層６２０ｂを通して他方のソースドレイン端子に接続され、第１のトランジスタと第２のトランジスタは下部Ｎ＋拡散層（第１のドレイン又はソース領域）６０３により直列に接続される。また、ゲート電極から延在するゲート配線６０８上に形成されるコンタクト６１７は配線層６２１を通してゲート端子に接続される。
図２２のように複数の柱状シリコン層（柱状半導体層）に対して、柱状シリコン層（柱状半導体層）の数より少ない個数のコンタクトにて複数の柱状シリコン層（柱状半導体層）上部と配線層を接続することもできる。
例えば、図２２のようにコンタクト（７１５、７１６）を、接続された上部Ｎ＋拡散層（第２のソース又はドレイン領域）（７１１ｂ、７１１ｃ）上の、柱状シリコン層（柱状半導体層）間に対応する位置に配置することもできる。ここで、コンタクト（７１５、７１６）は、コンタクト（７１５、７１６）の軸が、柱状シリコン層（柱状半導体層）の軸と軸を結ぶ線分上のみならず、柱状シリコン層（柱状半導体層）の軸と軸との間の領域に位置すればよい。この構成により、配線層（７２０ａ、７２０ｂ、７２１）間のスペースを大きくすることができるので、配線の引き回しを容易にすることができる。
また、図５の場合と同様に、基板の主面に平行な断面の面積が他のコンタクトよりも大きいコンタクトを、複数の柱状シリコン層（柱状半導体層）上に柱状シリコン層（柱状半導体層）の個数より少ない個数形成することにより、コンタクト抵抗を低減したり、安定してコンタクトを形成することができる。
〔実施例３〕
本実施例は本発明をＣＭＯＳインバーターに適用した実施例である。図２３は本実施例の平面図及びＡ−Ａ’の断面図である。図２３において、ＮＭＯＳに接続する配線層８２０ａはＧＮＤに接続され、ＰＭＯＳに接続する配線層８２０ｂはＶｃｃに接続される。ゲート配線層８０８には配線層８２２より入力信号（Ｖｉｎ）が入力され、ＮＭＯＳ及びＰＭＯＳの上部より接続される配線層である８２１ａと８２１ｂは配線層にて接続され出力信号（Ｖｏｕｔ）が出力されることにより、ＣＭＯＳインバーターが形成される。
以下に、図２３のＣＭＯＳインバーターの平面図及びＡ−Ａ’の断面図について説明する。シリコン基板８０１は素子分離８０２により分離され、シリコン基板上にはＮＭＯＳを形成する２個の柱状シリコン層（柱状半導体層）８０５ａ及びＰＭＯＳを形成する４個の柱状シリコン層（柱状半導体層）８０５ｂが形成されている。それぞれの柱状シリコン層（柱状半導体層）の周囲にはゲート絶縁膜（第１の絶縁膜）８０７及びゲート電極（８０８ａ、８０８ｂ）が形成されている。本実施例においてはゲート絶縁膜（第１の絶縁膜）としてはＨｉｇｈ−ｋ膜、ゲート電極としては金属膜を用いているが、ゲート絶縁膜（第１の絶縁膜）としては酸化によるシリコン酸窒化膜、ゲート電極としてはポリシリコン等も用いることが出来る。ＮＭＯＳを形成する柱状シリコン層（柱状半導体層）８０５ａの底部にはＰウェル８０１ａに囲まれた下部Ｎ＋拡散層（第１のドレイン又はソース領域）８０３ａが形成され、ＰＭＯＳを形成する柱状シリコン層（柱状半導体層）８０５ｂの底部にはＮウェル８０１ｂに囲まれた下部Ｐ＋拡散層８０３ｂが形成され、下部Ｐ＋拡散層（第１のドレイン又はソース領域）の表面には、寄生抵抗を低減するために下部シリサイド層（８１１ａ、８１１ｂ）が形成されている。ＮＭＯＳを形成する柱状シリコン層（柱状半導体層）８０５ａの上部には柱状半導体層より大きい上部Ｎ＋拡散層（第２のソース又はドレイン領域）８０９ａが形成されており、ＰＭＯＳを形成する柱状シリコン層（柱状半導体層）８０５ｂの上部には柱状半導体層より大きい上部Ｐ＋拡散層８０９ｂが形成されている。本実施例では、この上面積が柱状半導体層より大きい上部拡散層は、その上の部分がエピタキシャルシリコン成長により形成された半導体エピタキシャル層、その下の部分が柱状半導体層の上の部分から構成されている。上部拡散層は、半導体エピタキシャル層の一部又は全部のみから構成されていてもよい。半導体エピタキシャル層は、シリコン窒化膜又はシリコン窒化膜とシリコン酸化膜の積層膜などの第２の絶縁膜８１２を介してゲート電極（８０８ａ、８０８ｂ）と絶縁されている。このときに、ＮＭＯＳを形成する２個の柱状シリコン層（柱状半導体層）８０５ａは近くに形成されているため、柱状シリコン層（柱状半導体層）上部のエピタキシャルシリコン層（半導体エピタキシャル層）は自己整合的に接続され、ＰＭＯＳを形成する４個の柱状シリコン層（柱状半導体層）８０５ｂは近くに形成されているため、柱状シリコン層（柱状半導体層）上部のエピタキシャルシリコン層（半導体エピタキシャル層）は自己整合的に接続される。
上部拡散層（８０９ａ、８０９ｂ）上にはシリサイド層（８１１ｃ、８１１ｄ）が形成されるが、このシリサイド層は柱状シリコン層（柱状半導体層）の径より大きいエピタキシャルシリコン層（半導体エピタキシャル層）上に形成されるため、シリサイドの細線効果の影響を低減することができる。また、シリサイド（８１１ｃ、８１１ｄ）と拡散層（８０９ａ、８０９ｂ）の界面の面積を大きく取れるため、シリサイドと拡散層間の界面抵抗を低減することができる。また、柱状シリコン層（柱状半導体層）上部に形成されるコンタクト（８１５、８１６）について、上部Ｎ＋拡散層（第２のソース又はドレイン領域）の上面に形成されたシリサイド層（８１１ｃ、８１１ｄ）をコンタクト（８１５、８１６）の径より大きく形成する場合には、コンタクトエッチング時にオーバーエッチを行っても、コンタクトとゲートがショートするのを防止することができる。図２４のように複数の柱状シリコン層（柱状半導体層）に対して、柱状シリコン層（柱状半導体層）の数より少ない個数のコンタクトにて複数の柱状シリコン層（柱状半導体層）上部と配線層を接続することもできる。
更に、図２４におけるＮＭＯＳのようにコンタクト９１５を、接続された上部Ｎ＋拡散層（第２のソース又はドレイン領域）（９０９ａ）上の、柱状シリコン層（柱状半導体層）間に対応する位置に配置することもできる。ここで、コンタクト９１５は、コンタクト９１５の軸が、柱状シリコン層（柱状半導体層）の軸と軸を結ぶ線分上のみならず、柱状シリコン層（柱状半導体層）の軸と軸との間の領域に位置すればよい。この構成や図２４におけるＰＭＯＳのようにコンタクトの個数を減らしたりすることで、配線層（９２０ａ、９２０ｂ、９２１ａ、９２１ｂ、９２２）間のスペースを大きくことができるので、配線の引き回しを容易にすることができる。
また、図５の場合と同様に、基板の主面に平行な断面の面積が他のコンタクトよりも大きいコンタクトを、複数の柱状シリコン層（柱状半導体層）上に柱状シリコン層（柱状半導体層）の個数より少ない個数形成することにより、コンタクト抵抗を低減したり、安定してコンタクトを形成することができる。
〔実施例４〕
図２５はＳＯＩ基板を用いた場合における本発明のトランジスタの平面図及びＡ−Ａ’の断面図である。以下に、図１のトランジスタの平面図及びＡ−Ａ’の断面図を用いて本実施例について説明する。ＳＯＩ基板上のシリコン層１００２は素子ごとに分離され、シリコン層１００２上には柱状シリコン層（柱状半導体層）（１００５ａ、１００５ｂ）が形成されている。柱状シリコン層（柱状半導体層）の周囲にはゲート絶縁膜（第１の絶縁膜）１００７及びゲート電極（１００８ａ、１００８ｂ）が形成されている。本実施例においてはゲート絶縁膜（第１の絶縁膜）としてはＨｉｇｈ−ｋ膜、ゲート電極としては金属膜を用いているが、ゲート絶縁膜（第１の絶縁膜）としては酸化によるシリコン酸窒化膜、ゲート電極としてはポリシリコン等も用いることが出来る。柱状シリコン層（柱状半導体層）の底部には下部Ｎ＋拡散層（第１のドレイン又はソース領域）１００３が形成され、下部Ｎ＋拡散層（第１のドレイン又はソース領域）１００３の表面には、寄生抵抗を低減するために下部シリサイド層１０１１ａが形成されている。柱状シリコン層（柱状半導体層）の上部には上面積が柱状半導体層より大きい上部Ｎ＋拡散層（第２のソース又はドレイン領域）（１００９ａ、１００９ｂ）が形成されている。本実施例では、この上面積が柱状半導体層より大きい上部Ｎ＋拡散層（第２のソース又はドレイン領域）は、その上の部分がエピタキシャルシリコン成長により形成された半導体エピタキシャル層、その下の部分が柱状半導体層の上の部分から構成されている。上部Ｎ＋拡散層（第２のソース又はドレイン領域）は、半導体エピタキシャル層の一部又は全部のみから構成されてもよい。半導体エピタキシャル層は、シリコン酸化膜又はシリコン窒化膜とシリコン酸化膜の積層膜などの第２の絶縁膜１０１２を介してゲート電極（１００８ａ、１００８ｂ）と絶縁されている。上部Ｎ＋拡散層（第２のソース又はドレイン領域）（１００９ａ、１００９ｂ）上にはシリサイド層（１０１１ｂ、１０１１ｃ）が形成されるが、このシリサイド層は柱状シリコン層（柱状半導体層）の径より大きいエピタキシャルシリコン層（半導体エピタキシャル層）上に形成されるため、シリサイドの細線効果の影響を低減することができる。また、シリサイドと拡散層の界面の面積を大きく取れるため、シリサイドと拡散層間の界面抵抗を低減することができる。また、柱状シリコン層（柱状半導体層）上部に形成されるコンタクト（１０１５、１０１６）について、上部Ｎ＋拡散層（第２のソース又はドレイン領域）の上面に形成されたシリサイド層（１０１１ｂ、１０１１ｃ）をコンタクト（１０１５、１０１６）の径より大きく形成する場合には、コンタクトエッチング時にオーバーエッチを行っても、コンタクトとゲートがショートするのを防止することができる。柱状シリコン層（柱状半導体層）上部に形成されるコンタクト（１０１５、１０１６）は配線層１０２０を通して一方のソースドレイン端子に接続され、柱状シリコン層（柱状半導体層）下部に形成されるコンタクト１０１８は配線層１０２２を通して他方のソースドレイン端子に接続され、ゲート電極から延在するゲート配線１００８上に形成されるコンタクト１０１７は配線層１０２１を通してゲート端子に接続される。
図２６のように、隣接する柱状シリコン層（柱状半導体層）（１１０５ａ、１１０５ｂ）間の距離が所定の距離より近い場合には、エピタキシャル成長膜厚を調整することにより、隣接する柱状半導体層の上部拡散層を自己整合的に接続することができる。この場合、柱状シリコン層（柱状半導体層）上部のシリサイド層２１１ｂと拡散層（１１０９ａ、１１０９ｂ）との界面面積がより大きくなるため、さらにシリサイドと拡散層間の界面抵抗を低減することができる。また、柱状シリコン層（柱状半導体層）上部のシリサイド層１１１１ｂの面積が大きくなるため、シリサイドの細線効果の影響が大きく低減し、シリサイドの形成が容易になる。
ＳＯＩ基板を用いた本実施例においても、図３のように複数の柱状シリコン層（柱状半導体層）に対して、柱状シリコン層（柱状半導体層）の数より少ない個数のコンタクトにて複数の柱状シリコン層（柱状半導体層）上部と配線層を接続することもできる。
同様に図４のようにコンタクトを、接続された上部Ｎ＋拡散層（第２のソース又はドレイン領域）上の、柱状シリコン層（柱状半導体層）間に対応する位置に配置することもできる。ここで、コンタクトは、コンタクトの軸が、柱状シリコン層（柱状半導体層）の軸と軸を結ぶ線分上のみならず、柱状シリコン層（柱状半導体層）の軸と軸との間の領域に位置すればよい。この構成により、配線層と他の配線間のスペースを大きくとることができるので、配線の引き回しを容易にすることもできる。
また、図５のように、基板の主面に平行な断面の面積が他のコンタクトよりも大きいコンタクトを、複数の柱状シリコン層（柱状半導体層）上に柱状シリコン層（柱状半導体層）の個数より少ない個数形成することにより、コンタクト抵抗を低減したり、安定してコンタクトを形成することができる。
以下に本発明の図２６の半導体装置を形成するための製造方法の一例を図２７〜図４１を参照して説明する。各図において（ａ）は平面図、（ｂ）はＡ−Ａ’の断面図を示している。
図２７に示されるように、ＳＯＩ基板上のシリコン層１１０２上にシリコン窒化膜等のハードマスク層１１０４ａ及び、柱状シリコン層（柱状半導体層）（１１０５ａ、１１０５ｂ）をリソグラフィー及びエッチングにより形成する。
図２８に示されるように、ＳＯＩ基板上のシリコン層１１０２を素子ごとに分離する。
図２９に示されるように、素子を分離した後、イオン注入などにより柱状シリコン層（柱状半導体層）の下部拡散層１１０３を形成する。このとき、柱状シリコン層（柱状半導体層）上部のハードマスク層１１０４ａにより柱状シリコン層（柱状半導体層）（１１０５ａ、１１０５ｂ）には不純物が注入されないようにする。
図３０に示されるように、ゲート絶縁膜（第１の絶縁膜）１１０７及びゲート導電膜１１０８ｃを成膜する。ゲート絶縁膜（第１の絶縁膜）１１０７は酸化膜やＨｉｇｈ−ｋ膜等により形成される。また、ゲート導電膜１１０８ｃはポリシリコンや金属膜等により形成される。
図３１に示されるように、ゲート導電膜１１０８ｃをＣＭＰ等により平坦化する。
図３２に示されるように、ゲート絶縁膜（第１の絶縁膜）１１０７及びゲート導電膜１１０８ｃをエッチバックし、柱状シリコン層（１１０５ａ、１１０５ｂ）側面のゲート絶縁膜（第１の絶縁膜）１１０７及びゲート導電膜１１０８ｃを所望のゲート長に設定する。
図３３に示されるように、窒化膜等を成膜しエッチバックすることにより、サイドウォールスペーサー１１０４ｂを形成する。
図３４に示されるように、リソグラフィー等を用いてレジスト１１１０によりゲート配線パターンをパターニングする。
図３５に示されるように、レジスト１１１０をマスクに用いてゲート導電膜１１０８ｃ及びゲート絶縁膜（第１の絶縁膜）１１０７を異方性エッチング等により選択的にエッチングして、柱状シリコン層（柱状半導体層）（１１０５ａ、１１０５ｂ）の周囲にゲート電極（１１０８ａ、１１０８ｂ）、及び電極（１１０８ａ、１１０８ｂ）から延在するゲート配線１１０８、及びゲート電極（１１０８ａ、１１０８ｂ）を形成する。その後レジスト１１１０を除去する。
図３６に示されるように、ハードマスク１１０４ａ及びサイドウォールスペーサー１１０４ｂをウェットエッチング等により除去する。
図３７に示されるように、窒化膜や窒化膜と酸化膜との積層膜などを成膜してエッチバックすることにより第２の絶縁膜１１１２を形成する。
図３８に示されるように、シリコン等を柱状シリコン層（柱状半導体層）の上面上部と下部の拡散層上に選択的にエピタキシャル成長させて、所定の間隔より近くに隣接する柱状シリコン層（柱状半導体層）の上面上部に形成されるエピタキシャル層が互いに接続されるように半導体エピタキシャル層であるエピタキシャルシリコン層（半導体エピタキシャル層）１１１０ｂを自己整合的に形成する。また、エピタキシャルシリコン層（半導体エピタキシャル層）の径が後工程で形成される柱状シリコン層（柱状半導体層）上に形成されるコンタクトの径よりも大きく形成する場合には、コンタクトとゲート間がショートしない構造にすることができる。
図３９に示されるように、イオン注入などにより、エピタキシャルシリコン層（半導体エピタキシャル層）１１１０ｂ及び柱状シリコン層（柱状半導体層）（１１０５ａ、１１０５ｂ）の上の部分に上部Ｎ＋拡散層（第２のソース又はドレイン領域）（１１０９ａ、１１０９ｂ）を形成する。
図４０に示されるように、ＣｏやＮｉなどの金属をスパッタして、熱処理を行うことにより、上部Ｎ＋拡散層（第２のソース又はドレイン領域）（１１０９ａ、１１０９ｂ）を選択的にシリサイド化して、下部シリサイド層１１１１ａおよび上部シリサイド層１１１１ｂを形成する。上部シリサイド層１１１１ｂは柱状シリコン層（柱状半導体層）寸法より大きく形成されるため、シリサイドの細線効果を抑制することができる。また、エピタキシャルシリコン層（半導体エピタキシャル層）の上面全体をシリサイド化エピタキシャルシリコン層（半導体エピタキシャル層）すると、上部シリサイド層１１１１ｂと上部拡散層（１１０９ａ、１１０９ｂ）との接触面積が柱状シリコン層（柱状半導体層）の上面より大きくなるため、界面抵抗が減少し、ソースドレイン寄生抵抗を低減することができる。
図４１に示されるように、層間膜であるシリコン酸化膜形成後にコンタクト（１１１５〜１１１８）を形成する。このときに、図４１のように柱状シリコン層（柱状半導体層）上部に形成されるコンタクト（１１１５、１１１６）が、完全に上部シリサイド層１１１１ｂ上に形成されるようにエピタキシャルシリコン層（半導体エピタキシャル層）を形成すると、コンタクトの形成時にオーバーエッチが行われても、コンタクトとゲート間のショートは発生しない構造になる。
本実施例においてはエピタキシャルシリコン層（半導体エピタキシャル層）を形成した場合を示しているが、ＮＭＯＳにはエピタキシャルシリコンカーバイド（ＳｉＣ）層を、ＰＭＯＳにはエピタキシャルシリコンゲルマニウム（ＳｉＧｅ）層を形成することにより、チャネル部に応力を加えて、移動度を向上させることも可能である。
〔実施例５〕
本実施例はＳＯＩ基板を用いた場合に、本発明を２個直列に接続したトランジスタに適用した実施例である。図４２は本実施例の平面図及びＡ−Ａ’の断面図である。以下に、図４２のトランジスタの平面図及びＡ−Ａ’の断面図について説明する。ＳＯＩ基板上のシリコン基層１２０２は素子ごとに分離され、シリコン層１２０２上には第１のトランジスタを形成する柱状シリコン層（柱状半導体層）（１２０５ａ、１２０５ｂ）及び第２のトランジスタを形成する柱状シリコン層（柱状半導体層）（１２０５ｃ、１２０５ｄ）が形成されている。柱状シリコン層（柱状半導体層）の周囲にはゲート絶縁膜（第１の絶縁膜）１２０７及びゲート電極（１２０９ａ〜１２０９ｄ）が形成されている。本実施例においてはゲート絶縁膜（第１の絶縁膜）としてはＨｉｇｈ−ｋ膜、ゲート電極としては金属膜を用いているが、ゲート絶縁膜（第１の絶縁膜）としては酸化によるシリコン酸窒化膜、ゲート電極としてはポリシリコン等も用いることが出来る。柱状シリコン層（柱状半導体層）の底部には下部Ｎ＋拡散層（第１のドレイン又はソース領域）１２０３が形成され、下部Ｎ＋拡散層（第１のドレイン又はソース領域）１２０３の表面には、寄生抵抗を低減するために下部シリサイド層１２１１ａが形成されている。柱状シリコン層（柱状半導体層）の上部には上面積が柱状半導体層より大きい上部Ｎ＋拡散層（第２のソース又はドレイン領域）（１２０９ａ〜１２０９ｄ）が形成されている。本実施例では、この上面積が柱状半導体層より大きい上部Ｎ＋拡散層（第２のソース又はドレイン領域）は、その上の部分がエピタキシャルシリコン成長により形成された半導体エピタキシャル層、その下の部分が柱状半導体層の上の部分から構成されている。上部Ｎ＋拡散層（第２のソース又はドレイン領域）は、半導体エピタキシャル層の一部又は全部のみから構成されてもよい。半導体エピタキシャル層は、シリコン窒化膜又はシリコン窒化膜とシリコン酸化膜の積層膜などの第２の絶縁膜１２０２を介してゲート電極（１２０９ａ〜１２０９ｄ）と絶縁されている。このときに、第１のトランジスタを形成する２個の柱状シリコン層（柱状半導体層）（１２０５ａ、１２０５ｂ）は近くに形成されているため、柱状シリコン層（柱状半導体層）の上面上部のエピタキシャルシリコン層（半導体エピタキシャル層）は自己整合的に接続される。同様に、第２のトランジスタを形成する２個の柱状シリコン層（柱状半導体層）（１２０５ｃ、１２０５ｄ）も近くに形成されているため、柱状シリコン層（柱状半導体層）の上面上部のエピタキシャルシリコン層（半導体エピタキシャル層）は自己整合的に接続される。一方、異なるトランジスタを形成する柱状シリコン層（柱状半導体層）である１２０５ｂと１２０５ｃは所定の間隔以上の間隔をあけて配置されているため、エピタキシャルシリコン層（半導体エピタキシャル層）は分離される。
上部Ｎ＋拡散層（第２のソース又はドレイン領域）（１２０９ａ〜１２０９ｄ）上にはシリサイド層（１２１１ｂ、１２１１ｃ）が形成されるが、このシリサイド層は柱状シリコン層（柱状半導体層）の径より大きいエピタキシャルシリコン層（半導体エピタキシャル層）上に形成されるため、シリサイドの細線効果の影響を低減することができる。また、シリサイドと拡散層の界面の面積を大きく取れるため、シリサイド（１２１１ｂ、１２１１ｃ）と上部Ｎ＋拡散層（第２のソース又はドレイン領域）（１２０９ａ〜１２０９ｄ）間の界面抵抗を低減することができる。また、柱状シリコン層（柱状半導体層）上部に形成されるコンタクト１２１５ａ、１２１５ｂ、１２１６ａ、１２１６ｂ）について、上部Ｎ＋拡散層（第２のソース又はドレイン領域）の上面に形成されたシリサイド層（１２１１ｂ、１２１１ｃ）をコンタクト（１２１５ａ、１２１５ｂ、１２１６ａ、１２１６ｂ）の径より大きく形成する場合には、コンタクトエッチング時にオーバーエッチを行っても、コンタクトとゲートがショートするのを防止することができる。第１のトランジスタを形成する柱状シリコン層（柱状半導体層）上部に形成されるコンタクト（１２１５ａ、１２１５ｂ）は配線層１２２０ａを通して一方のソースドレイン端子に接続され、第２のトランジスタを形成する柱状シリコン層（柱状半導体層）上部に形成されるコンタクト（１２１６ａ、１２１６ｂ）は配線層１２２０ｂを通して他方のソースドレイン端子に接続され、第１のトランジスタと第２のトランジスタは下部Ｎ＋拡散層（第１のドレイン又はソース領域）１２０３により直列に接続される。また、ゲート電極から延在するゲート配線１２０８上に形成されるコンタクト１２１７は配線層１２２１を通してゲート端子に接続される。
ＳＯＩ基板を用いた本実施例においても、図２２のように複数の柱状シリコン層（柱状半導体層）に対して、柱状シリコン層（柱状半導体層）の数より少ない個数のコンタクトにて複数の柱状シリコン層（柱状半導体層）上部と配線層を接続することもできる。
同様に、図２２のようにコンタクトを、接続された上部Ｎ＋拡散層（第２のソース又はドレイン領域）上の、柱状シリコン層（柱状半導体層）間に対応する位置に配置することもできる。ここで、コンタクトは、コンタクトの軸が、柱状シリコン層（柱状半導体層）の軸と軸を結ぶ線分上のみならず、柱状シリコン層（柱状半導体層）の軸と軸との間の領域に位置すればよい。この構成により、配線層間のスペースを大きくすることができるので、配線の引き回しを容易にすることもできる。
また、図５の場合と同様に、基板の主面に平行な断面の面積が他のコンタクトよりも大きいコンタクトを、複数の柱状シリコン層（柱状半導体層）上に柱状シリコン層（柱状半導体層）の個数より少ない個数形成することにより、コンタクト抵抗を低減したり、安定してコンタクトを形成することができる。
〔実施例６〕
本実施例はＳＯＩ基板を用いた場合に、本発明をＣＭＯＳインバーターに適用した実施例である。図４３は本実施例の平面図及びＡ−Ａ’の断面図である。図４３において、ＮＭＯＳに接続する配線層１３２０ａはＧＮＤに接続され、ＰＭＯＳに接続する配線層１３２０ｂはＶｃｃに接続される。ゲート配線層１３０８には配線層１３２２より入力信号（Ｖｉｎ）が入力され、ＮＭＯＳ及びＰＭＯＳの上部より接続される配線層である１３２１ａと１３２１ｂは配線層にて接続され出力信号（Ｖｏｕｔ）が出力されることにより、ＣＭＯＳインバーターが形成される。
以下に、図４３のＣＭＯＳインバーターの平面図及びＡ−Ａ’の断面図について説明する。ＳＯＩ基板上のシリコン層（１３０２ａ、１３０２ｂ）は素子ごとに分離され、シリコン層上にはＮＭＯＳを形成する２個の柱状シリコン層（柱状半導体層）１３０５ａ及びＰＭＯＳを形成する４個の柱状シリコン層（柱状半導体層）８０５ｂが形成されている。それぞれの柱状シリコン層（柱状半導体層）の周囲にはゲート絶縁膜（第１の絶縁膜）１３０７及びゲート電極（１３０８ａ、１３０８ｂ）が形成されている。本実施例においてはゲート絶縁膜（第１の絶縁膜）としてはＨｉｇｈ−ｋ膜、ゲート電極としては金属膜を用いているが、ゲート絶縁膜（第１の絶縁膜）としては酸化によるシリコン酸窒化膜、ゲート電極としてはポリシリコン等も用いることが出来る。ＮＭＯＳを形成する柱状シリコン層（柱状半導体層）８０５ａの底部には下部Ｎ＋拡散層（第１のドレイン又はソース領域）１３０３ａが形成され、ＰＭＯＳを形成する柱状シリコン層（柱状半導体層）１３０５ｂの底部には下部Ｐ＋拡散層１３０３ｂが形成され、下部拡散層（第１のドレイン又はソース領域）の表面には、寄生抵抗を低減するために下部シリサイド層（１３１１ａ、１３１１ｂ）が形成されている。ＮＭＯＳを形成する柱状シリコン層（柱状半導体層）１３０５ａの上部には柱状半導体層より大きい上部Ｎ＋拡散層（第２のソース又はドレイン領域）１３０９ａが形成されており、ＰＭＯＳを形成する柱状シリコン層（柱状半導体層）１３０５ｂの上部には柱状半導体層より大きい上部Ｐ＋拡散層１３０９ｂが形成されている。本実施例では、この上面積が柱状半導体層より大きい上部拡散層は、その上の部分がエピタキシャルシリコン成長により形成された半導体エピタキシャル層、その下の部分が柱状半導体層の上の部分から構成されている。上部拡散層は、半導体エピタキシャル層の一部又は全部のみから構成されてもよい。半導体エピタキシャル層は、シリコン窒化膜又はシリコン窒化膜とシリコン酸化膜の積層膜などの第２の絶縁膜１３１２を介してゲート電極（１３０８ａ、１３０８ｂ）と絶縁されている。このときに、ＮＭＯＳを形成する２個の柱状シリコン層（柱状半導体層）１３０５ａは近くに形成されているため、柱状シリコン層（柱状半導体層）上部のエピタキシャルシリコン層（半導体エピタキシャル層）は自己整合的に接続され、ＰＭＯＳを形成する４個の柱状シリコン層（柱状半導体層）１３０５ｂは近くに形成されているため、柱状シリコン層（柱状半導体層）上部のエピタキシャルシリコン層（半導体エピタキシャル層）は自己整合的に接続される。
上部拡散層（１３０９ａ、１３０９ｂ）上にはシリサイド層（１３１１ｃ、１３１１ｄ）が形成されるが、このシリサイド層は柱状シリコン層（柱状半導体層）径より大きいエピタキシャルシリコン層（半導体エピタキシャル層）上に形成されるため、シリサイドの細線効果の影響を低減することができる。また、シリサイド（１３１１ｃ、１３１１ｄ）と拡散層（１３０９ａ、１３０９ｂ）の界面の面積を大きく取れるため、シリサイドと拡散層間の界面抵抗を低減することができる。また、柱状シリコン層（柱状半導体層）上部に形成されるコンタクト（１３１５、１３１６）について、上部Ｎ＋拡散層（第２のソース又はドレイン領域）の上面に形成されたシリサイド層（１３１１ｃ、１３１１ｄ）をコンタクト（１３１５、１３１６）の径より大きく形成する場合には、コンタクトエッチング時にオーバーエッチを行っても、コンタクトとゲートがショートするのを防止することができる。
ＳＯＩ基板を用いた本実施例においても、図２４のように複数の柱状シリコン層（柱状半導体層）に対して、柱状シリコン層（柱状半導体層）の数より少ない個数のコンタクトにて複数の柱状シリコン層（柱状半導体層）上部と配線層を接続することもできる。
同様に、図２４におけるＮＭＯＳのようにコンタクトを、接続された上部拡散層上の、柱状シリコン層（柱状半導体層）間に対応する位置に配置することもできる。ここで、コンタクトは、コンタクトの軸が、柱状シリコン層（柱状半導体層）の軸と軸を結ぶ線分上のみならず、柱状シリコン層（柱状半導体層）の軸と軸との間の領域に位置すればよい。この構成や、図２４におけるＰＭＯＳのようにコンタクトの個数を減らしたりすることで、配線層（９２０ａ、９２０ｂ、９２１ａ、９２１ｂ、９２２）間のスペースを大きくことができるので、配線の引き回しを容易にすることもできる。
また、図５の場合と同様に、基板の主面に平行な断面の面積が他のコンタクトよりも大きいコンタクトを、複数の柱状シリコン層（柱状半導体層）上に柱状シリコン層（柱状半導体層）の個数より少ない個数形成することにより、コンタクト抵抗を低減したり、安定してコンタクトを形成することができる。
〔実施例７〕
図４４はゲート電極にポリシリコンを用いた場合における本発明を用いたトランジスタの平面図及びＡ−Ａ’の断面図である。以下に、図４４のトランジスタの平面図及びＡ−Ａ’の断面図を用いて本実施例について説明する。シリコン基板１４０１は素子分離１４０２により分離され、シリコン基板上には柱状シリコン層（柱状半導体層）（１４０５ａ、１４０５ｂ）が形成されている。柱状シリコン層（柱状半導体層）の周囲にはゲート絶縁膜（第１の絶縁膜）１４０７及びゲート電極（１４０８ａ、１４０８ｂ）が形成されている。本実施例においてはゲート絶縁膜（第１の絶縁膜）としてはＨｉｇｈ−ｋ膜、ゲート電極としてはポリシリコンを用いているが、ゲート絶縁膜（第１の絶縁膜）としては酸化による酸化膜等も用いることが出来る。ゲート電極はポリシリコンであるため、ゲート電極表面には拡散層上と同様にシリサイド層１４１１ｃが形成される。柱状シリコン層（柱状半導体層）の底部には下部Ｎ＋拡散層（第１のドレイン又はソース領域）１４０３が形成され、下部Ｎ＋拡散層（第１のドレイン又はソース領域）１４０３の表面には、寄生抵抗を低減するために下部シリサイド層１４１１ａが形成されている。柱状シリコン層（柱状半導体層）の上部には上面積が柱状半導体層より大きい上部Ｎ＋拡散層（第２のソース又はドレイン領域）（１４０９ａ、１４０９ｂ）が形成されている。本実施例では、この上面積が柱状半導体層より大きい上部Ｎ＋拡散層（第２のソース又はドレイン領域）（１４０９ａ、１４０９ｂ）は、その上の部分がエピタキシャルシリコン成長により形成された半導体エピタキシャル層、その上の部分が柱状半導体層の上の部分から構成されている。上部Ｎ＋拡散層（第２のソース又はドレイン領域）は、半導体エピタキシャル層の一部又は全部のみから構成されてもよい。半導体エピタキシャル層は、シリコン窒化膜又はシリコン窒化膜とシリコン酸化膜の積層膜などの第２の絶縁膜１４１２を介してゲート電極（１４０８ａ、１４０８ｂ）と絶縁されている。隣接する柱状シリコン層（柱状半導体層）（１４０５ａ、１４０５ｂ）間の距離が所定の距離より近いため、エピタキシャル成長膜厚を調整することにより、隣接する柱状半導体層の上部拡散層は自己整合的に接続されている。上部Ｎ＋拡散層（第２のソース又はドレイン領域）（１４０９ａ、１４０９ｂ）上にはシリサイド層（１４１１ｂ、１４１１ｃ）が形成されるが、このシリサイド層は柱状シリコン層（柱状半導体層）の径より大きいエピタキシャルシリコン層（半導体エピタキシャル層）上に形成されるため、シリサイドの細線効果の影響を低減することができる。また、シリサイドと拡散層の界面の面積を大きく取れるため、シリサイドと拡散層間の界面抵抗を低減することができる。また、柱状シリコン層（柱状半導体層）上部に形成されるコンタクト（１４１５、１４１６）について、上部Ｎ＋拡散層（第２のソース又はドレイン領域）の上面に形成されたシリサイド層（１４１１ｂ、１４１１ｃ）をコンタクト（１４１５、１４１６）の径より大きく形成する場合には、コンタクトエッチング時にオーバーエッチを行っても、コンタクトとゲートがショートするのを防止することができる。柱状シリコン層（柱状半導体層）上部に形成されるコンタクト（１４１５、１４１６）は配線層１４２０を通して一方のソースドレイン端子に接続され、柱状シリコン層（柱状半導体層）下部に形成されるコンタクト１４１８は配線層１４２２を通して他方のソースドレイン端子に接続され、ゲート電極から延在するゲート配線１４０８上に形成されるコンタクト１４１７は配線層１４２１を通してゲート端子に接続される。なお、本実施例の製造方法は実施例１と同様であり、ＳＯＩ基板を用いた場合においても、実施例４と同様の製造方法を用いることができる。
ゲート電極にポリシリコンを用いた本実施例においても、図３のように複数の柱状シリコン層（柱状半導体層）に対して、柱状シリコン層（柱状半導体層）の数より少ない個数のコンタクトにて複数の柱状シリコン層（柱状半導体層）上部と配線層を接続することもできる。
更に、図４のようにコンタクトを、接続された上部Ｎ＋拡散層（第２のソース又はドレイン領域）上の、柱状シリコン層（柱状半導体層）間に対応する位置に配置することもできる。ここで、コンタクトは、コンタクトの軸が、柱状シリコン層（柱状半導体層）の軸と軸を結ぶ線分上のみならず、柱状シリコン層（柱状半導体層）の軸と軸との間の領域に位置すればよい。この構成により、配線層と他の配線間のスペースを大きくとることができるので、配線の引き回しを容易にすることもできる。
また、図５のように、基板の主面に平行な断面の面積が他のコンタクトよりも大きいコンタクトを、複数の柱状シリコン層（柱状半導体層）上に柱状シリコン層（柱状半導体層）の個数より少ない個数形成することにより、コンタクト抵抗を低減したり、安定してコンタクトを形成することができる。
〔実施例８〕
図４５はゲート電極にポリシリコンを用いて、ゲート電極をフルシリサイド化した場合における本発明を用いたトランジスタの平面図及びＡ−Ａ’の断面図である。以下に、図４５のトランジスタの平面図及びＡ−Ａ’の断面図を用いて本実施例について説明する。シリコン基板１５０１は素子分離１５０２により分離され、シリコン基板上には柱状シリコン層（柱状半導体層）（１５０５ａ、１５０５ｂ）が形成されている。柱状シリコン層（柱状半導体層）の周囲にはゲート絶縁膜（第１の絶縁膜）１４０７及びゲート電極（１５０８ａ、１５０８ｂ）が形成されている。本実施例においてはゲート絶縁膜（第１の絶縁膜）としてはＨｉｇｈ−ｋ膜、ゲート電極としてはフルシリサイド化されたポリシリコンを用いているが、ゲート絶縁膜（第１の絶縁膜）としては酸化による酸化膜等も用いることが出来る。ゲート電極はシリサイド材料のスパッタ膜厚を最適化したり、シリサイド化条件を調整することにより、ポリシリコンをフルシリサイド化している。柱状シリコン層（柱状半導体層）の底部には下部Ｎ＋拡散層（第１のドレイン又はソース領域）１５０３が形成され、下部Ｎ＋拡散層（第１のドレイン又はソース領域）１５０３の表面には、寄生抵抗を低減するために下部シリサイド層１５１１ａが形成されている。柱状シリコン層（柱状半導体層）の上部には上面積が柱状半導体層より大きい上部Ｎ＋拡散層（第２のソース又はドレイン領域）（１５０９ａ、１５０９ｂ）が形成されている。本実施例では、この上面積が柱状半導体層より大きい上部Ｎ＋拡散層（第２のソース又はドレイン領域）（１５０９ａ、１５０９ｂ）は、その上の部分がエピタキシャルシリコン成長により形成された半導体エピタキシャル層、その下の部分が柱状半導体層の上の部分から構成されている。上部Ｎ＋拡散層（第２のソース又はドレイン領域）は、半導体エピタキシャル層の一部又は全部のみから構成されてもよい。半導体エピタキシャル層は、シリコン窒化膜又はシリコン窒化膜とシリコン酸化膜の積層膜などの第２の絶縁膜１５１２を介してゲート電極（１５０８ａ、１５０８ｂ）と絶縁されている。隣接する柱状シリコン層（柱状半導体層）（１５０５ａ、１５０５ｂ）間の距離が所定の距離より近いため、エピタキシャル成長膜厚を調整することにより、隣接する柱状半導体層の上部拡散層は自己整合的に接続されている。上部Ｎ＋拡散層（第２のソース又はドレイン領域）（１５０９ａ、１５０９ｂ）上にはシリサイド層（１５１１ｂ、１５１１ｃ）が形成されるが、このシリサイド層は柱状シリコン層（柱状半導体層）径より大きいエピタキシャルシリコン層（半導体エピタキシャル層）上に形成されるため、シリサイドの細線効果の影響を低減することができる。また、シリサイドと拡散層の界面の面積を大きく取れるため、シリサイドと拡散層間の界面抵抗を低減することができる。また、柱状シリコン層（柱状半導体層）上部に形成されるコンタクト（１５１５、１５１６）について、上部Ｎ＋拡散層（第２のソース又はドレイン領域）の上面に形成されたシリサイド層（１５１１ｂ、１５１１ｃ）をコンタクト（１５１５、１５１６）の径より大きく形成する場合には、コンタクトエッチング時にオーバーエッチを行っても、コンタクトとゲートがショートするのを防止することができる。柱状シリコン層（柱状半導体層）上部に形成されるコンタクト（１５１５、１５１６）は配線層１５２０を通して一方のソースドレイン端子に接続され、柱状シリコン層（柱状半導体層）下部に形成されるコンタクト１５１８は配線層１５２２を通して他方のソースドレイン端子に接続され、ゲート電極から延在するゲート配線１５０８上に形成されるコンタクト１５１７は配線層１５２１を通してゲート端子に接続される。なお、本実施例の製造方法は実施例１と同様であり、ＳＯＩ基板を用いた場合においても、実施例４と同様の製造方法を用いることができる。
ゲート電極にフルシリサイド化したポリシリコンを用いた本実施例においても、図３のように複数の柱状シリコン層（柱状半導体層）に対して、柱状シリコン層（柱状半導体層）の数より少ない個数のコンタクトにて複数の柱状シリコン層（柱状半導体層）上部と配線層を接続することもできる。
更に、図４のようにコンタクトを、接続された上部Ｎ＋拡散層（第２のソース又はドレイン領域）上の、柱状シリコン層（柱状半導体層）間に対応する位置に配置することもできる。ここで、コンタクトは、コンタクトの軸が、柱状シリコン層（柱状半導体層）の軸と軸を結ぶ線分上のみならず、柱状シリコン層（柱状半導体層）の軸と軸との間の領域に位置すればよい。この構成により、配線層と他の配線間のスペースを大きくとることができるので、配線の引き回しを容易にすることもできる。
また、図５のように、基板の主面に平行な断面の面積が他のコンタクトよりも大きいコンタクトを、複数の柱状シリコン層（柱状半導体層）上に柱状シリコン層（柱状半導体層）の個数より少ない個数形成することにより、コンタクト抵抗を低減したり、安定してコンタクトを形成することができる。
１０１、２０１、３０１、４０１、５０１、６０１、７０１、８０１、９０１、１０００、１１００、１２００、１３００：シリコン基板
１１０１、１２０１、１３０１：シリコン酸化膜
１０２、２０２、３０２、４０２、５０２、６０２、７０２、８０２、９０２、１４０２、１５０２：素子分離
１００２、１１０２、１２０２、１３０２ａ、１３０２ｂ：シリコン層
１０３、２０３、３０３、４０３、５０３、６０３、７０３、８０３ａ、８０３ｂ、９０３ａ、９０３ｂ、１００３、１１０３、１２０３、１３０３ａ、１３０３ｂ、１４０３、１５０３：基板上の拡散層
２０４ａ、１１０４ａ：ハードマスク
２０４ｂ、１１０４ｂ：サイドウォールスペーサー
１０５ａ、１０５ｂ、２０５ａ、２０５ｂ、３０５ａ、３０５ｂ、４０５ａ、４０５ｂ、５０５ａ、５０５ｂ、６０５ａ、６０５ｂ、６０５ｃ、６０５ｄ、７０５ａ、７０５ｂ、７０５ｃ、７０５ｄ、８０５ａ、８０５ｂ、９０５ａ、９０５ｂ、１００５ａ、１００５ｂ、１１０５ａ、１１０５ｂ、１２０５ａ、１２０５ｂ、１２０５ｃ、１２０５ｄ、１３０５ａ、１３０５ｂ、１４０５ａ、１４０５ｂ、１５０５ａ、１５０５ｂ：柱状半導体層
１０７、２０７、３０７、４０７、５０７、６０７、７０７、８０７、９０７、１００７、１１０７、１２０７、１３０７、１４０７、１５０７：ゲート絶縁膜
１０８、２０８、３０８、４０８、５０８、６０８、７０８、８０８、９０８、１００８、１１０８、１２０８、１３０８、１４０８、１５０８：ゲート配線
１０８ａ、１０８ｂ、２０８ａ、２０８ｂ、３０８ａ、３０８ｂ、４０８ａ、４０８ｂ、５０８ａ、５０８ｂ、６０８ａ、６０８ｂ、６０８ｃ、６０８ｄ、７０８ａ、７０８ｂ、７０８ｃ、７０８ｄ、８０８ａ、８０８ｂ、９０８ａ、９０８ｂ、１００８ａ、１００８ｂ、１１０８ａ、１１０８ｂ、１２０８ａ、１２０８ｂ、１２０８ｃ、１２０８ｄ、１３０８ａ、１３０８ｂ、１４０８ａ、１４０８ｂ、１５０８ａ、１５０８ｂ：ゲート電極
２０８ｃ、１１０８ｃ：ゲート導電膜
１０９ａ、１０９ｂ、２０９ａ、２０９ｂ、３０９ａ、３０９ｂ、４０９ａ、４０９ｂ、５０９ａ、５０９ｂ、６０９ａ、６０９ｂ、６０９ｃ、６０９ｄ、７０９ａ、７０９ｂ、７０９ｃ、７０９ｄ、８０９ａ、８０９ｂ、９０９ａ、９０９ｂ、１００９ａ、１００９ｂ、１１０９ａ、１１０９ｂ、１２０９ａ、１２０９ｂ、１２０９ｃ、１２０９ｄ、１３０９ａ、１３０９ｂ、１４０９ａ、１４０９ｂ、１５０９ａ、１５０９ｂ：上部拡散層
２１０、１１１０：レジスト
１１２、２１２、３１２、４１２、５１２、６１２、７１２、８１２、９１２、１０１２、１１１２、１２１２、１３１２、１４１２、１５１２：第２の絶縁膜
２１０ａ、２１０ｂ、１１１０ａ、１１１０ｂ：エピタキシャルシリコン層
１１１ａ、２１１ａ、３１１ａ、４１１ａ、５１１ａ、６１１ａ、７１１ａ、８１１ａ、８１１ｂ、９１１ａ、９１１ｂ、１０１１ａ、１１１１ａ、１２１１ａ、１３１１ａ、１３１１ｂ、１４１１ａ、１５１１ａ：下部シリサイド層
１１１ｂ、１１１ｃ、２１１ｂ、３１１ｂ、４１１ｂ、５１１ｂ、６１１ｂ、６１１ｃ、７１１ｂ、７１１ｃ、８１１ｃ、８１１ｄ、９１１ｃ、９１１ｄ、１０１１ｂ、１１１１ｂ、１２１１ｂ、１２１１ｃ、１３１１ｃ、１３１１ｄ、１４１１ｂ、１５１１ｂ：上部シリサイド層
１４１１ｃ：ポリシリコン上シリサイド層
１１５、１１６、１１７、１１８、２１５、２１６、２１７、２１８、３１５、３１７、３１８、４１５、４１７、４１８、５１５、５１７、５１８、６１５ａ、６１５ｂ、６１６ａ、６１６ｂ、６１７、７１５、７１６、７１７、８１５、８１６、８１７、８１８ａ、８１８ｂ、９１５、９１６、９１７、９１８ａ、９１８ｂ、１０１５、１０１６、１０１７、１０１８、１１１５、１１１６、１１１７、１１１８、１２１５ａ、１２１５ｂ、１２１６ａ、１２１６ｂ、１２１７、１３１５、１３１６、１３１７、１３１８ａ、１３１８ｂ、１４１５、１４１６、１４１７、１４１８、１５１５、１５１６、１５１７、１５１８：コンタクト
１２０、１２１、１２２、２２０、２２１、２２２、３２０、３２１、３２２、４２０、４２１、４２２、５２０、５２１、５２２、６２０ａ、６２０ｂ、６２１、７２０ａ、７２０ｂ、７２１、８２０ａ、８２０ｂ、８２１ａ、８２１ｂ、８２２、９２０ａ、９２０ｂ、９２１ａ、９２１ｂ、９２２、１０２０、１０２１、１０２２、１１２０、１１２１、１１２２、１２２０ａ、１２２０ｂ、１２２１、１３２０ａ、１３２０ｂ、１３２１ａ、１３２１ｂ、１３２２、１４２０、１４２１、１４２２、１５２０、１５２１、１５２２：配線層
１６０１、１６１１：柱状シリコン層
１６０２、１６１２：ゲート絶縁膜
１６０３、１６１３：ゲート電極
１６０４、１６１４：下部拡散層
１６０５、１６１５：上部拡散層
１６０６：Ａｌ配線
１６１６：コンタクト
１６１７：配線層
１７０１：基板
１７０２：Ｎウェル
１７０３：Ｐウェル
１７０４：素子分離
１７０５、１７０６：柱状シリコン層
ゲート電極：１７０８
１７０９、１７１０：Ｐ＋拡散層
１７１１、１７１２：Ｎ＋拡散層
１７１４、１７１５、１７１６：配線層

Claims (18)

  1. 柱状半導体層と、
    前記柱状半導体層の底部に形成される第1のドレイン又はソース領域と、
    該柱状半導体層の側壁を包囲するように第１の絶縁膜を介して形成されるゲート電極と、
    前記柱状半導体層上面上部に形成されるエピタキシャル半導体層と、
    を含み、
    前記第２のソース又はドレイン領域が少なくとも前記エピタキシャル半導体層に形成され、
    前記第２のソース又はドレイン領域の上面の面積は、前記柱状半導体層の上面の面積よりも大きいことを特徴とするＭＯＳトランジスタ。
  2. 前記第２のドレイン又はソース領域の上面にシリサイド層が形成されていることを特徴とする請求項１に記載のＭＯＳトランジスタ。
  3. 前記シリサイド層と、前記第２のドレイン又はソース領域との接触面積は前記柱状半導体層の上面の面積よりも大きいことを特徴とする請求項２に記載のＭＯＳトランジスタ。
  4. 前記エピタキシャル半導体層は、ｎ型の場合にはエピタキシャル成長によって成膜されたシリコン（Ｓｉ）層、又はシリコンカーバイド（ＳｉＣ）層であり、ｐ型の場合にはエピタキシャル成長によって成膜されたシリコン（Ｓｉ）層、又はシリコンゲルマニウム（ＳｉＧｅ）層であることを特徴とする請求項１に記載のＭＯＳトランジスタ。
  5. 少なくとも２つの柱状半導体層から構成され、該少なくとも２つの柱状半導体層の上部に形成された前記エピタキシャル半導体層同士が互いに接続され、共通のソース又はドレイン領域となっていることを特徴とする請求項１に記載のＭＯＳトランジスタ。
  6. 前記エピタキシャル半導体層は、第２の絶縁膜を介してゲート電極の上部に形成されていることを特徴とする請求項１に記載のＭＯＳトランジスタ。
  7. 前記シリサイド層上に形成されるコンタクトの面積が、前記シリサイド層の上面の面積よりも小さいことを特徴とする請求項２に記載のＭＯＳトランジスタ。
  8. 前記少なくとも２つの柱状半導体層の上部に形成された前記エピタキシャル半導体層上に形成されるコンタクトの数が、前記柱状半導体層の数より少ないことを特徴とする請求項５に記載のＭＯＳトランジスタ。
  9. 少なくとも１つのコンタクトが前記互いに接続されたエピタキシャル半導体層上に形成され、該少なくとも１つのコンタクトは、前記互いに接続されたエピタキシャル半導体層上の、前記少なくとも２つの柱状半導体層のうちの一の柱状半導体層とそれに隣接する柱状半導体層との間に対応する位置に配置されるコンタクトを含むことを特徴とする請求項５に記載のＭＯＳトランジスタ。
  10. 前記互いに接続されたエピタキシャル半導体層上に形成されるコンタクトのうちの少なくとも１つのコンタクトの前記基板の主面に平行な断面の面積の大きさが、他のコンタクトより大きいことを特徴とする請求項５に記載のＭＯＳトランジスタ。
  11. ＭＯＳトランジスタを備えた半導体装置の製造方法であって、
    上方に複数の柱状半導体層が形成された基板を用意する工程と、
    前記柱状半導体層の底部に第１のドレイン又はソース領域を形成する工程と、
    その後に表面に第１の絶縁膜を形成する工程と、
    前記第１の絶縁膜上に導電膜を形成する工程と、
    前記第１の絶縁膜及び前記導電膜をエッチバックし、前記柱状半導体層側面の前記第１の絶縁膜及び前記導電膜をゲート長の高さに形成する工程と、
    前記導電膜及び前記第１の絶縁膜を選択的にエッチングにより除去し、前記柱状半導体層の周囲に形成されたゲート電極及び該ゲート電極から延在するゲート配線を形成する工程と、
    前記複数の柱状半導体層の少なくとも１つの上面上部に、その上面の面積が前記柱状半導体層の上面の面積よりも大きいエピタキシャル層を形成する工程と、
    前記エピタキシャル層と前記柱状半導体層に、前記基板上に形成された第１のドレイン又はソース領域と同じ導電型の第２のソース又はドレイン領域を形成する工程と、
    を含むことを特徴とする半導体装置の製造方法。
  12. 前記エピタキシャル層の表面にシリサイド層を形成する工程を更に含むことを特徴とする請求項１１に記載の半導体装置の製造方法。
  13. 前記エピタキシャル半導体層は、ｎ型の場合にはエピタキシャル成長によって成膜されたシリコン（Ｓｉ）層、又はシリコンカーバイド（ＳｉＣ）層であり、ｐ型の場合にはエピタキシャル成長によって成膜されたシリコン（Ｓｉ）層、又はシリコンゲルマニウム（ＳｉＧｅ）層であることを特徴とする請求項１１に記載の半導体装置の製造方法。
  14. エピタキシャル成長の成膜条件を調整することにより、所定の間隔以下で隣接するＭＯＳトランジスタを構成する複数の前記柱状半導体層に対してのみ、ＭＯＳトランジスタを構成する複数の前記柱状半導体層の上面上部に形成される前記エピタキシャル層の少なくとも２つは、自己整合的に互いに接続され、共通のソース又はドレイン領域となるように形成されることを特徴とする請求項１１に記載の半導体装置の製造方法。
  15. 前記エピタキシャル層を形成する工程の前処理として、
    前記ゲート電極と、前記エピタキシャル半導体層とを分離するための第２の絶縁膜を形成する工程を更に含むことを特徴とする請求項１１に記載の半導体装置の製造方法。
  16. 前記第２の絶縁膜を形成する工程は、
    表面にシリコン窒化膜又はシリコン窒化膜とシリコン酸化膜の積層膜を形成する工程と、
    前記シリコン窒化膜又はシリコン窒化膜とシリコン酸化膜の積層膜を、前記ゲート電極上部のシリコン窒化膜又はシリコン窒化膜とシリコン酸化膜の積層膜が存在するように、且つ前記第１のドレイン又はソース領域及び前記柱状半導体層の上面を露出させるように、エッチバックし、前記柱状半導体層の側壁及び前記ゲート電極壁面及び前記ゲート配線壁面を前記シリコン窒化膜又はシリコン窒化膜とシリコン酸化膜の積層膜で覆う工程と、
    を更に含むことを特徴とする請求項１５に記載の半導体装置の製造方法。
  17. 前記上方に複数の柱状半導体層が形成された基板を用意する工程及び前記柱状半導体層の下部に第１のドレイン又はソース領域を形成する工程は、
    基板上に複数の柱状半導体層を形成する工程と、
    前記基板上に素子分離を形成する工程と、
    前記基板上に第１のドレイン又はソース領域を形成する工程と、
    からなることを特徴とする請求項１１〜１６のいずれか１項に記載の方法。
  18. 前記上方に複数の柱状半導体層が形成された基板を用意する工程及び前記柱状半導体層の下部に第１のドレイン又はソース領域を形成する工程は、
    基板上の絶縁膜上に平面状半導体層及び該平面状半導体層上の複数の柱状半導体層を形成する工程と、
    前記平面状半導体層を素子に分離する工程と、
    前記平面状半導体層に第１のドレイン又はソース領域を形成する工程と、
    からなることを特徴とする請求項１１〜１６のいずれか１項に記載の方法。
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