JP2004079694A - スタンダードセル - Google Patents
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Abstract
【課題】従来例と比較して、セル面積の増大を招くことなく、電流駆動能力の可変範囲を大きくし、特性の最適化を図ることができるようにしたスタンダードセルを提供する。
【解決手段】ＰＮレシオ（４Ｗｐ／２Ｗｎ）＝２の場合、ＰＭＯＳトランジスタとＮＭＯＳトランジスタの個数を４：２と非対称とし、ＰＭＯＳトランジスタ３〜６の各々のゲート幅ＷｐとＮＭＯＳトランジスタ７、８の各々のゲート幅Ｗｎを常に同一とし、ＰＮレシオ（４Ｗｐ／２Ｗｎ）＝２を維持する。
【選択図】 図１
【解決手段】ＰＮレシオ（４Ｗｐ／２Ｗｎ）＝２の場合、ＰＭＯＳトランジスタとＮＭＯＳトランジスタの個数を４：２と非対称とし、ＰＭＯＳトランジスタ３〜６の各々のゲート幅ＷｐとＮＭＯＳトランジスタ７、８の各々のゲート幅Ｗｎを常に同一とし、ＰＮレシオ（４Ｗｐ／２Ｗｎ）＝２を維持する。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路のレイアウト設計に用いられるスタンダードセルに関する。
【０００２】
【従来の技術】
半導体集積回路の設計方法には、フルカスタム方式、スタンダードセル方式、ゲートアレイ方式がある。スタンダードセル方式は、予め登録された標準的なセル（スタンダードセル）群を用いて設計する方式であり、スタンダードセルは、通常、ＰＭＯＳトランジスタとＮＭＯＳトランジスタを相補形に組み合わせて構成するＣＭＯＳ（相補形金属酸化膜半導体）技術で設計される。
【０００３】
ＣＭＯＳ技術で設計されたＣＭＯＳスタンダードセルの中でも、特に、完全相補形スタティックＣＭＯＳスタンダードセルと呼ばれるスタンダードセルは、例えば、図１３に示すように、ＰＭＯＳトランジスタとＮＭＯＳトランジスタとの論理的双対で構成され、ＰＭＯＳトランジスタとＮＭＯＳトランジスタを同数として設計されるのが一般的である。
【０００４】
ＣＭＯＳスタンダードセルでは、トランジスタのゲート幅を大きくすることによって、その電流駆動能力を大きくすることが可能である。その実現手段としては、単純にトランジスタのサイズを大きくする以外に、トランジスタを並列に接続して実効的にゲート幅を大きくする方法がある。
【０００５】
例えば、図１３に示すＣＭＯＳスタンダードセルが備えるＣＭＯＳインバータ１では、ＰＭＯＳトランジスタとＮＭＯＳトランジスタをそれぞれ３個並列に接続することで、実効的にゲート幅を３倍にし、電流駆動能力を３倍としている。
【０００６】
ところで、トランジスタの応答速度は、その電流駆動能力によって決まるが、ＰＭＯＳトランジスタとＮＭＯＳトランジスタとでは、キャリアの移動度が異なるために、同じゲート幅でも、電流駆動能力は異なるものとなる。そこで、設計者は、ＣＭＯＳスタンダードセルの動作特性をコントロールするためにβレシオ（βｎ／βｐ）を適切な値に定めている。
【０００７】
βｎはＮＭＯＳトランジスタのβ値、βｐはＰＭＯＳトランジスタのβ値であり、電子の移動度をμｎ、ＮＭＯＳトランジスタのゲート長をＬｎ、ゲート幅をＷｎ、正孔の移動度をμｐ、ＰＭＯＳトランジスタのゲート長をＬｐ、ゲート幅をＷｐとすると、βレシオ＝μｎＬｐＷｎ／μｐＬｎＷｐとなる。
【０００８】
ここで、移動度μｎ、μｐはプロセスに依存する値であり、ゲート長Ｌｎ、Ｌｐはデザインルールで固定であるように義務付けられている場合が多い。そこで、設計者は、ゲート幅Ｗｎ、Ｗｐによって所望のβレシオを得るようにしている。なお、βレシオにより定まったＰＭＯＳトランジスタのゲート幅ＷｐとＮＭＯＳトランジスタのゲート幅Ｗｎの比Ｗｐ／ＷｎをＰＮレシオと呼ぶ。
【０００９】
図１４は従来のＣＭＯＳインバータセルの一例（従来のスタンダードセルの他の例）を示す図であり、図１４Ａはレイアウト図、図１４Ｂは回路図である。図１４中、２は入力ノード、３〜６はＰＭＯＳトランジスタ、７〜１０はＮＭＯＳトランジスタ、１１は出力ノード、１２〜１４はＶＤＤ電源配線、１５〜１９はＰ形拡散層、２０はゲート層、２１〜２５はＮ形拡散層、２６〜２８はＧＮＤ配線である。
【００１０】
このＣＭＯＳインバータセルは、ＰＭＯＳトランジスタ３〜６の各々のゲート幅をＷｐ、ＮＭＯＳトランジスタ７〜１０の各々のゲート幅をＷｎとすると、ＰＭＯＳトランジスタ３〜６の合計ゲート幅４ＷｐとＮＭＯＳトランジスタの合計ゲート幅４Ｗｎとの比４Ｗｐ／４Ｗｎ（ＰＮレシオ）を２とするものである。
【００１１】
図１５は図１４に示す従来のＣＭＯＳインバータセルの電流駆動能力の可変範囲を説明するためのレイアウト図であり、図１５Ａは電流駆動能力を最大とした場合、図１５Ｂは電流駆動能力を最小とした場合である。
【００１２】
図１５Ａ中、Ｗｐ．ｍａｘはＰＭＯＳトランジスタ３〜６の各々が取り得る最大ゲート幅、Ｗｎ．ｍａｘはＮＭＯＳトランジスタ７〜１０の各々が取り得る最大ゲート幅であり、図１５Ｂ中、Ｗｐ．ｍｉｎはＰＭＯＳトランジスタ３〜６の各々が取り得る最小ゲート幅、Ｗｎ．ｍｉｎはＮＭＯＳトランジスタ７〜１０の各々が取り得る最小ゲート幅である。
【００１３】
ここで、ＰＮレシオ（４Ｗｐ／４Ｗｎ）を無視した場合に、ＰＭＯＳトランジスタ３〜６及びＮＭＯＳトランジスタ７〜１０の各々が取り得る最大ゲート幅をＷｍａｘ、最小ゲート幅をＷｍａｘ／４とすると、本例の場合、ＰＮレシオ（４Ｗｐ／４Ｗｎ）＝２であるから、Ｗｐ．ｍａｘ＝Ｗｍａｘ、Ｗｎ．ｍａｘ＝Ｗｍａｘ／２、Ｗｐ．ｍｉｎ＝Ｗｍａｘ／２、Ｗｎ．ｍｉｎ＝Ｗｍａｘ／４となる。
【００１４】
この結果、ＰＭＯＳトランジスタ３〜６の各々のゲート幅Ｗｐが最大ゲート幅Ｗｐ．ｍａｘ＝Ｗｍａｘ（ＰＭＯＳトランジスタ３〜６の合計ゲート幅が４Ｗｍａｘ）、ＮＭＯＳトランジスタ７〜１０の各々のゲート幅Ｗｎが最大ゲート幅Ｗｎ．ｍａｘ＝Ｗｍａｘ／２（ＮＭＯＳトランジスタ７〜１０の合計ゲート幅が２Ｗｍａｘ）のときの電流駆動能力を１００％とすると、本例における電流駆動能力の可変範囲は、１００％〜５０％となる。
【００１５】
図１６は半導体集積回路を設計する場合に行われている従来のクロックスキュー調整方法を説明するための図である。図１６Ａ中、ＣＬＫはクロック、２９、３０はバッファ、３１、３２はフリップフロップである。
【００１６】
ここで、例えば、フリップフロップ３１に到達するクロックＣＬＫが設計値よりも早い場合、図１６Ｂに示すように、バッファ２９とフリップフロップ３１との間にバッファ３３を挿入するか、図１６Ｃに示すように、バッファ３０のサイズを変更することにより、クロックスキュー調整が行われていた。
【００１７】
しかし、これらのクロックスキュー調整方法では、再度、配置配線を行う必要があり、また、バッファ毎に遅延時間が決まっているため、微調整を行うことができないという問題点があった。そこで、クロックスキューを調整する素子として、可変遅延セルが提案されている。
【００１８】
図１７は従来の可変遅延セルの一例（従来のスタンダードセルの更に他の例）を示す図であり、図１７Ａはレイアウト図、図１７Ｂは回路図である。図１７中、３４は図１４に示す従来のＣＭＯＳインバータセルと同一のレイアウトとされたＣＭＯＳインバータ部、３５は可変負荷容量部である。
【００１９】
可変負荷容量部３５において、３６は一方の電極をなすポリシリコン層であり、ゲート層２０と一体とされたもの、３７は他方の電極をなすＮ形拡散層、３８はＧＮＤ配線であり、本例の可変遅延セルは、ポリシリコン層３６のサイズＱを調整することにより、可変負荷容量部３５の容量を調整して遅延時間を調整するというものである。
【００２０】
【発明が解決しようとする課題】
図１４に示す従来のＣＭＯＳインバータセルでは、ＰＭＯＳトランジスタ３〜６の各々は、ゲート幅Ｗｐの可変範囲をＷｍａｘ〜Ｗｍａｘ／２とし、ＮＭＯＳトランジスタ７〜１０の各々は、ゲート幅Ｗｎの可変範囲をＷｍａｘ／２〜Ｗｍａｘ／４としているため、電流駆動能力の可変範囲は狭く、１００％〜５０％の範囲でしか、電流駆動能力を調整することができないという問題点があった。
【００２１】
また、図１７に示す従来の可変遅延セルを使用してクロックスキューを調整する場合には、バッファ挿入や、バッファサイズの変更などを行う場合と異なり、再度の配置配線を行う必要はないが、セルサイズが大きくなってしまうという問題点があった。
【００２２】
本発明は、かかる点に鑑み、従来例と比較して、セル面積の増大を招くことなく、電流駆動能力の可変範囲を大きくし、特性の最適化を図ることができるようにしたスタンダードセルを提供することを第１の目的とし、遅延時間を可変することができ、しかも、従来例と比較して、セル面積を縮小することができるようにしたスタンダードセルを提供することを第２の目的とする。
【００２３】
【課題を解決するための手段】
本発明のスタンダードセルは、ＰＭＯＳトランジスタとＮＭＯＳトランジスタとの論理的双対で構成され、ＰＭＯＳトランジスタとＮＭＯＳトランジスタの個数を非対称としている論理回路を含むというものである。
【００２４】
本発明によれば、同一回路で、ＰＭＯＳトランジスタとＮＭＯＳトランジスタの個数を対称とする論理回路を含むスタンダードセルと同一面積であっても、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタのゲート幅の可変範囲を大きくすることができる。
【００２５】
また、ＰＭＯＳトランジスタとＮＭＯＳトランジスタの個数を非対称としていることから、同一回路で、ＰＭＯＳトランジスタとＮＭＯＳトランジスタの個数を対称とする論理回路を含むスタンダードセルの面積を変えることなく、セル領域内に空き領域を設けることができる。したがって、この空き領域に可変負荷容量を設けることができる。
【００２６】
【発明の実施の形態】
以下、図１〜図１２を参照して、本発明の第１実施形態〜第６実施形態について説明する。
【００２７】
（第１実施形態・・図１、図２）
図１は本発明の第１実施形態を示す図であり、図１Ａはレイアウト図、図１Ｂは回路図である。本発明の第１実施形態は、図１４に示す従来のＣＭＯＳインバータセルを改良したものであり、図１において、図１４に対応する部分には同一符号を付している。
【００２８】
本発明の第１実施形態では、図１４に示すＮＭＯＳトランジスタ９、１０を削除し、ＰＭＯＳトランジスタ３〜６の各々のゲート幅ＷｐとＮＭＯＳトランジスタ７、８の各々のゲート幅Ｗｎを常に同一とし、ＰＮレシオ（４Ｗｐ／２Ｗｎ）＝２を維持するようにしたものである。
【００２９】
図２は本発明の第１実施形態の電流駆動能力の可変範囲を説明するためのレイアウト図であり、図２Ａは電流駆動能力を最大とした場合、図２Ｂは電流駆動能力を最小とした場合である。
【００３０】
ここで、ＰＮレシオ（４Ｗｐ／２Ｗｎ）を無視した場合に、ＰＭＯＳトランジスタ３〜６及びＮＭＯＳトランジスタ７、８の各々が取り得る最大ゲート幅をＷｍａｘ、最小ゲート幅をＷｍａｘ／４とすると、本実施形態の場合、ＰＮレシオ（４Ｗｐ／２Ｗｎ）＝２であるから、Ｗｐ．ｍａｘ＝Ｗｍａｘ、Ｗｎ．ｍａｘ＝Ｗｍａｘ、Ｗｐ．ｍｉｎ＝Ｗｍａｘ／４、Ｗｎ．ｍｉｎ＝Ｗｍａｘ／４となる。
【００３１】
この結果、ＰＭＯＳトランジスタ３〜６の各々のゲート幅ＷｐがＷｐ．ｍａｘ＝Ｗｍａｘ（ＰＭＯＳトランジスタ３〜６の合計ゲート幅が４Ｗｍａｘ）、ＮＭＯＳトランジスタ７、８の各々のゲート幅ＷｎがＷｎ．ｍａｘ＝Ｗｍａｘ（ＮＭＯＳトランジスタ７、８の合計ゲート幅が２Ｗｍａｘ）のときの電流駆動能力を１００％とすると、本実施形態における電流駆動能力の可変範囲は、１００％〜２５％となる。
【００３２】
ここで、一般に、ＰＮレシオをγ、求めるべきＰＭＯＳトランジスタの並列接続数をＸｐ、求めるべきＮＭＯＳトランジスタの並列接続数をＸｎとすると、Ｘｐ／Ｘｎ＝γＷｎ．ｍａｘ／Ｗｐ．ｍａｘが成立するので、Ｘｐ、Ｘｎは、γＷｎ．ｍａｘ／Ｗｐ．ｍａｘ＞１ならば、Ｘｐ＝Ｎ（但し、Ｎはスタンダードセル設計者が与えるトランジスタの並列接続数）、Ｘｎ＝ＮＷｐ．ｍａｘ／γＷｎ．ｍａｘで求めることができ、γＷｎ．ｍａｘ／Ｗｐ．ｍａｘ＜１ならば、Ｘｎ＝Ｎ、Ｘｐ＝ＮγＷｎ．ｍａｘ／Ｗｐ．ｍａｘで求めることができる。なお、少ない方のトランジスタの数を求める場合において、小数点以下は、切り上げても、四捨五入でも、切り下げても良い。
【００３３】
以上のように、本発明の第１実施形態によれば、ＰＭＯＳトランジスタとＮＭＯＳトランジスタの個数を４：２と非対称としているので、ＰＭＯＳトランジスタとＮＭＯＳトランジスタの個数を４：４と対称としている図１４に示す従来のＣＭＯＳインバータセルと同一面積であっても、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタのゲート幅の可変範囲をＷｍａｘ〜Ｗｍａｘ／４と大きくすることができる。したがって、図１４に示す従来のＣＭＯＳインバータセルに比較して、セル面積の増大を招くことなく、電流駆動能力の可変範囲を１００％〜２５％と大きくすることができ、特性の最適化を図ることができる。
【００３４】
（第２実施形態・・図３、図４）
図３は本発明の第２実施形態を示す図であり、図３Ａはレイアウト図、図３Ｂは回路図である。本発明の第２実施形態は、図１７に示す従来の可変遅延セルを改良したものである。
【００３５】
図３中、３９は図１に示す本発明の第１実施形態と同一のレイアウトとされたＣＭＯＳインバータ部、４０は可変負荷容量部であり、４１はゲート層２０と一体とされた一方の電極をなすポリシリコン層、４２は他方の電極をなすＮ形拡散層、４３はＧＮＤ配線である。
【００３６】
本発明の第２実施形態は、本発明の第１実施形態の空き領域に可変負荷容量部４０を設けたものであり、ポリシリコン層４１のサイズＱを調整することにより、可変負荷容量部４０の容量を調整して遅延時間を調整するというものである。図４Ａは遅延時間を最大とした場合、図４Ｂは遅延時間を最小とした場合を示している。
【００３７】
本発明の第２実施形態によれば、本発明の第１実施形態と同様に、電流駆動能力の可変範囲を大きくすることができると共に、本発明の第１実施形態の空き領域に可変負荷容量部４０を設ける構成としているので、遅延時間を可変することができ、しかも、図１７に示す従来の可変遅延セルと比較して、セル面積を縮小することができる。
【００３８】
（第３実施形態・・図５、図６）
図５は本発明の第３実施形態を示す図であり、図５Ａはレイアウト図、図５Ｂは回路図である。図５中、４４は入力ノード、４５、４６はＣＭＯＳインバータ部、４７は可変負荷容量部、４８は出力ノードである。
【００３９】
ＣＭＯＳインバータ部４５において、４９は３個のＰＭＯＳトランジスタを並列接続してなるＰＭＯＳトランジスタ部、５０は２個のＮＭＯＳトランジスタを並列接続してなるＮＭＯＳトランジスタ部、５１はゲート層である。
【００４０】
ＣＭＯＳインバータ部４６において、５２は９個のＰＭＯＳトランジスタを並列接続してなるＰＭＯＳトランジスタ部、５３は５個のＮＭＯＳトランジスタを並列接続してなるＮＭＯＳトランジスタ部、５４はゲート層である。
【００４１】
可変負荷容量部４７において、５５はゲート層５２と一体とされた一方の電極をなすポリシリコン層、５６は他方の電極をなすＮ形拡散層であり、本発明の第３実施形態は、可変負荷容量部４７のポリシリコン層５５の幅Ｑを可変することにより遅延時間を調整するというものである。
【００４２】
本発明の第３実施形態によれば、ＣＭＯＳインバータ部４５、４６におけるＰＭＯＳトランジスタとＮＭＯＳトランジスタの個数を非対称としているので、ＮＭＯＳトランジスタの個数をＣＭＯＳインバータ部４５、４６と同数とするＣＭＯＳインバータ部を２段構成とするバッファセルと同一の面積であっても、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタのゲート幅の可変範囲を大きくすることができる。
【００４３】
したがって、ＮＭＯＳトランジスタの個数をＣＭＯＳインバータ部４５、４６と同数とするＣＭＯＳインバータ部を２段構成とするバッファセルと比較して、セル面積の増大を招くことなく、電流駆動能力の可変範囲を大きくすることができ、特性の最適化を図ることができる。
【００４４】
また、ＰＭＯＳトランジスタとＮＭＯＳトランジスタの個数を非対称とするＣＭＯＳインバータ部４５、４６を設けることにより、セル領域内に空き領域を設け、この空き領域に可変負荷容量部４７を設ける構成としているので、遅延時間を可変することができ、しかも、ＮＭＯＳトランジスタの個数をＣＭＯＳインバータ部４５、４６と同数とするＣＭＯＳインバータ部を２段構成とする場合に比較して、セル面積を縮小することができる。
【００４５】
更に、ＣＭＯＳインバータ部４５、４６を図６に示すようにレイアウトし、その空き領域５７、５８に可変負荷容量部を設ける構成とする場合と異なり、入力負荷の減少化及び出力スルーの短縮化と、可変負荷容量部の面積を大きくすることによるスキュー調整範囲の拡大化と、ＣＭＯＳインバータ部４５の並列度（電流駆動能力）をＣＭＯＳインバータ部４６の並列度（電流駆動能力）よりも小さくすることによるスキュー調整範囲の拡大化を図ることができる。
【００４６】
（第４実施形態・・図７、図８）
図７は本発明の第４実施形態を示す図であり、図７Ａはレイアウト図、図７Ｂは回路図である。図７中、５９は入力ノード、６０〜６２はＣＭＯＳインバータ部、６３、６４は可変負荷容量部、６５は出力ノードである。
【００４７】
ＣＭＯＳインバータ部６０において、６６は３個のＰＭＯＳトランジスタを並列接続してなるＰＭＯＳトランジスタ部、６７は２個のＮＭＯＳトランジスタを並列接続してなるＮＭＯＳトランジスタ部、６８はゲート層である。
【００４８】
ＣＭＯＳインバータ部６１において、６９は９個のＰＭＯＳトランジスタを並列接続してなるＰＭＯＳトランジスタ部、７０は５個のＮＭＯＳトランジスタを並列接続してなるＮＭＯＳトランジスタ部、７１はゲート層である。
【００４９】
ＣＭＯＳインバータ部６２において、７２はｍ個のＰＭＯＳトランジスタを並列接続してなるＰＭＯＳトランジスタ部、７３はｎ（＜ｍ）個のＮＭＯＳトランジスタを並列接続してなるＮＭＯＳトランジスタ部、７４はゲート層である。
【００５０】
可変負荷容量部６３において、７５はゲート層７１と一体とされた一方の電極をなすポリシリコン層、可変負荷容量部６４において、７６はゲート層７１と一体とされた一方の電極をなすポリシリコン層であり、本発明の第４実施形態は、可変負荷容量部６３、６４のポリシリコン層７５、７６の幅Ｑを可変することにより遅延時間を調整するというものである。
【００５１】
本発明の第４実施形態によれば、ＣＭＯＳインバータ部６０〜６２におけるＰＭＯＳトランジスタとＮＭＯＳトランジスタの個数を非対称としているので、ＮＭＯＳトランジスタの個数をＣＭＯＳインバータ部６０〜６２と同数とするＣＭＯＳインバータ部を３段構成とするバッファセルと同一の面積であっても、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタのゲート幅の可変範囲を大きくすることができる。
【００５２】
したがって、ＮＭＯＳトランジスタの個数をＣＭＯＳインバータ部６０〜６２と同数とするＣＭＯＳインバータ部を３段構成とするバッファセルと比較して、セル面積の増大を招くことなく、電流駆動能力の可変範囲を大きくすることができ、特性の最適化を図ることができる。
【００５３】
また、ＰＭＯＳトランジスタとＮＭＯＳトランジスタの個数を非対称とするＣＭＯＳインバータ部６０〜６２を設けることにより、セル領域内に空き領域を設け、この空き領域に可変負荷容量部６３、６４を設ける構成としているので、遅延時間を可変することができ、しかも、ＮＭＯＳトランジスタの個数をＣＭＯＳインバータ部６０〜６２と同数とするＣＭＯＳインバータ部を３段構成とする場合に比較して、セル面積を縮小することができる。
【００５４】
更に、ＣＭＯＳインバータ部６０〜６２を図８に示すようにレイアウトし、空き領域７７〜７９に可変負荷容量部を設ける構成とする場合と異なり、入力負荷の減少化及び出力スルーの短縮化と、可変負荷容量部の面積を大きくすることによるスキュー調整範囲の拡大化と、ＣＭＯＳインバータ部６０の並列度（電流駆動能力）をＣＭＯＳインバータ部６１の並列度（電流駆動能力）よりも小さくすることによるスキュー調整範囲の拡大化を図ることができる。
【００５５】
（第５実施形態・・図９、図１０）
図９は本発明の第５実施形態を示す図であり、図９Ａはレイアウト図、図９Ｂは回路図である。本発明の第５実施形態は、本発明をＣＭＯＳ型の２入力ＮＡＮＤセルに適用したものである。
【００５６】
図９中、８０、８１は入力ノード、８２、８３はＰＭＯＳトランジスタ、８４〜８７はＮＭＯＳトランジスタ、８９は出力ノード、９０、９１はＶＤＤ電源配線、９２〜９４はＰ形拡散層、９５、９６はゲート層、９７〜１０１はＮ形拡散層、１０２、１０３はＧＮＤ配線である。
【００５７】
本発明の第５実施形態では、入力信号ＩＮ１に対して、１個のＰＭＯＳトランジスタ８２と、並列接続された２個のＮＭＯＳトランジスタ８４、８５を設けると共に、入力信号ＩＮ２に対して、１個のＰＭＯＳトランジスタ８３と、並列接続された２個のＮＭＯＳトランジスタ８６、８７を設け、ＰＭＯＳトランジスタ８２、８３の各々のゲート幅ＷｐとＮＭＯＳトランジスタ８４〜８７の各々のゲート幅Ｗｎを常に同一とし、ＰＮレシオ（Ｗｐ／２Ｗｎ）＝１／２としたものである。
【００５８】
図１０は本発明の第５実施形態の電流駆動能力の可変範囲を説明するためのレイアウト図であり、図１０Ａは電流駆動能力を最大とした場合、図１０Ｂは電流駆動能力を最小とした場合である。
【００５９】
ここで、ＰＮレシオ（Ｗｐ／２Ｗｎ）を無視した場合に、ＰＭＯＳトランジスタ８２、８３及びＮＭＯＳトランジスタ８４〜８７の各々が取り得る最大ゲート幅をＷｍａｘ、最小ゲート幅をＷｍａｘ／４とすると、本実施形態の場合、ＰＮレシオ（Ｗｐ／２Ｗｎ）＝１／２であるから、Ｗｐ．ｍａｘ＝Ｗｍａｘ、Ｗｎ．ｍａｘ＝Ｗｍａｘ、Ｗｐ．ｍｉｎ＝Ｗｍａｘ／４、Ｗｎ．ｍｉｎ＝Ｗｍａｘ／４となる。
【００６０】
この結果、ＰＭＯＳトランジスタ８２、８３の各々のゲート幅ＷｐがＷｐ．ｍａｘ＝Ｗｍａｘ、ＮＭＯＳトランジスタ８４〜８７の各々のゲート幅ＷｎがＷｎ．ｍａｘ＝Ｗｍａｘのときの電流駆動能力を１００％とすると、本実施形態における電流駆動能力の可変範囲は、１００％〜２５％となる。なお、ＰＭＯＳトランジスタとＮＭＯＳトランジスタの個数を４：４と対称とする２入力ＮＡＮＤセルの場合、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタのゲート幅の可変範囲は、１００％〜５０％となる。
【００６１】
以上のように、本発明の第５実施形態によれば、ＰＭＯＳトランジスタとＮＭＯＳトランジスタの個数を２：４と非対称としているので、ＰＭＯＳトランジスタとＮＭＯＳトランジスタの個数を４：４と対称とする場合の２入力ＮＡＮＤセルと同一面積であっても、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタのゲート幅の可変範囲をＷｍａｘ〜Ｗｍａｘ／４と大きくすることができる。したがって、ＰＭＯＳトランジスタとＮＭＯＳトランジスタの個数を４：４と対称とする２入力ＮＡＮＤセルに比較して、セル面積の増大を招くことなく、電流駆動能力の可変範囲を１００％〜２５％と大きくすることができ、特性の最適化を図ることができる。
【００６２】
（第６実施形態・・図１１、図１２）
図１１は本発明の第６実施形態を示す図であり、図１１Ａはレイアウト図、図１１Ｂは回路図である。本発明の第６実施形態は、本発明の第５実施形態と同様に、本発明をＣＭＯＳ型の２入力ＮＡＮＤセルに適用したものである。
【００６３】
図１１中、１０４は図９に示す本発明の第５実施形態と同一のレイアウトとされた２入力ＮＡＮＤ回路部、１０５は可変負荷容量部であり、１０６はゲート層９５と一体とされた一方の電極をなすポリシリコン層、１０７は他方の電極をなすＰ形拡散層、１０８はＶＤＤ電源配線である。
【００６４】
本発明の第６実施形態は、本発明の第５実施形態の空き領域に可変負荷容量部１０５を設けたものであり、ポリシリコン層１０６のサイズＱを調整することにより、可変負荷容量部１０５の容量を調整して、入力信号ＩＮ１の遅延時間を調整するというものである。図１２Ａは遅延時間を最大とした場合、図１２Ｂは遅延時間を最小とした場合を示している。
【００６５】
本発明の第６実施形態によれば、本発明の第５実施形態と同様に、電流駆動能力の可変範囲を大きくすることができると共に、本発明の第５実施形態の空き領域に可変負荷容量部１０５を設ける構成としているので、入力信号ＩＮ１の遅延時間を可変することができ、しかも、ＰＭＯＳトランジスタとＮＭＯＳトランジスタの個数を４：４と対称とする２入力ＮＡＮＤセルに可変負荷容量部を設ける場合と比較して、セル面積を縮小することができる。
【００６６】
なお、上述の実施形態では、本発明をＣＭＯＳインバータセル及びＣＭＯＳ型の２入力ＮＡＮＤセルに適用した場合について説明したが、その他、本発明は、ＣＭＯＳ型のＮＯＲセルやＡＯＩ（アンド・オア・インバータ）セル等、ＣＭＯＳ論理回路を構成するスタンダードセルに広く適用することができる。
【００６７】
【発明の効果】
以上のように、本発明によれば、ＰＭＯＳトランジスタとＮＭＯＳトランジスタとの論理的双対で構成され、ＰＭＯＳトランジスタとＮＭＯＳトランジスタの個数を非対称としている論理回路を含むとしていることにより、同一回路で、ＰＭＯＳトランジスタとＮＭＯＳトランジスタの個数を対称とする論理回路を含むスタンダードセルと同一面積であっても、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタのゲート幅の可変範囲を大きくすることができるので、セル面積の増大を招くことなく、電流駆動能力の可変範囲を大きくすることができる。
【００６８】
また、ＰＭＯＳトランジスタとＮＭＯＳトランジスタの個数を非対称としていることから、同一回路で、ＰＭＯＳトランジスタとＮＭＯＳトランジスタの個数を対称とする論理回路を含むスタンダードセルの面積を変えることなく、セル領域内に空き領域を設け、この空き領域に可変負荷容量を設けることができるので、遅延時間を可変することができ、しかも、従来例と比較して、セル面積を縮小することができる。
【図面の簡単な説明】
【図１】本発明の第１実施形態を示す図である。
【図２】本発明の第１実施形態の電流駆動能力の可変範囲を説明するためのレイアウト図である。
【図３】本発明の第２実施形態を示す図である。
【図４】本発明の第２実施形態の遅延時間の可変範囲を説明するためのレイアウト図である。
【図５】本発明の第３実施形態を示す図である。
【図６】本発明の第３実施形態の効果を説明するためのレイアウト図である。
【図７】本発明の第４実施形態を示す図である。
【図８】本発明の第４実施形態の効果を説明するためのレイアウト図である。
【図９】本発明の第５実施形態を示す図である。
【図１０】本発明の第５実施形態の電流駆動能力の可変範囲を説明するためのレイアウト図である。
【図１１】本発明の第６実施形態を示す図である。
【図１２】本発明の第６実施形態の遅延時間の可変範囲を説明するためのレイアウト図である。
【図１３】従来の完全相補形スタティックＣＭＯＳスタンダードセルの一例（従来のスタンダードセルの一例）を示す回路図である。
【図１４】従来のＣＭＯＳインバータセルの一例（従来のスタンダードセルの他の例）を示す図である。
【図１５】図１４に示す従来のＣＭＯＳインバータセルの電流駆動能力の可変範囲を説明するためのレイアウト図である。
【図１６】半導体集積回路を設計する場合に行われている従来のクロックスキュー調整方法を説明するための図である。
【図１７】従来の可変遅延セルの一例（従来のスタンダードセルの更に他の例）を示す図である。
【符号の説明】
Ｗｐ…ＰＭＯＳトランジスタのゲート幅
Ｗｎ…ＮＭＯＳトランジスタのゲート幅
【発明の属する技術分野】
本発明は、半導体集積回路のレイアウト設計に用いられるスタンダードセルに関する。
【０００２】
【従来の技術】
半導体集積回路の設計方法には、フルカスタム方式、スタンダードセル方式、ゲートアレイ方式がある。スタンダードセル方式は、予め登録された標準的なセル（スタンダードセル）群を用いて設計する方式であり、スタンダードセルは、通常、ＰＭＯＳトランジスタとＮＭＯＳトランジスタを相補形に組み合わせて構成するＣＭＯＳ（相補形金属酸化膜半導体）技術で設計される。
【０００３】
ＣＭＯＳ技術で設計されたＣＭＯＳスタンダードセルの中でも、特に、完全相補形スタティックＣＭＯＳスタンダードセルと呼ばれるスタンダードセルは、例えば、図１３に示すように、ＰＭＯＳトランジスタとＮＭＯＳトランジスタとの論理的双対で構成され、ＰＭＯＳトランジスタとＮＭＯＳトランジスタを同数として設計されるのが一般的である。
【０００４】
ＣＭＯＳスタンダードセルでは、トランジスタのゲート幅を大きくすることによって、その電流駆動能力を大きくすることが可能である。その実現手段としては、単純にトランジスタのサイズを大きくする以外に、トランジスタを並列に接続して実効的にゲート幅を大きくする方法がある。
【０００５】
例えば、図１３に示すＣＭＯＳスタンダードセルが備えるＣＭＯＳインバータ１では、ＰＭＯＳトランジスタとＮＭＯＳトランジスタをそれぞれ３個並列に接続することで、実効的にゲート幅を３倍にし、電流駆動能力を３倍としている。
【０００６】
ところで、トランジスタの応答速度は、その電流駆動能力によって決まるが、ＰＭＯＳトランジスタとＮＭＯＳトランジスタとでは、キャリアの移動度が異なるために、同じゲート幅でも、電流駆動能力は異なるものとなる。そこで、設計者は、ＣＭＯＳスタンダードセルの動作特性をコントロールするためにβレシオ（βｎ／βｐ）を適切な値に定めている。
【０００７】
βｎはＮＭＯＳトランジスタのβ値、βｐはＰＭＯＳトランジスタのβ値であり、電子の移動度をμｎ、ＮＭＯＳトランジスタのゲート長をＬｎ、ゲート幅をＷｎ、正孔の移動度をμｐ、ＰＭＯＳトランジスタのゲート長をＬｐ、ゲート幅をＷｐとすると、βレシオ＝μｎＬｐＷｎ／μｐＬｎＷｐとなる。
【０００８】
ここで、移動度μｎ、μｐはプロセスに依存する値であり、ゲート長Ｌｎ、Ｌｐはデザインルールで固定であるように義務付けられている場合が多い。そこで、設計者は、ゲート幅Ｗｎ、Ｗｐによって所望のβレシオを得るようにしている。なお、βレシオにより定まったＰＭＯＳトランジスタのゲート幅ＷｐとＮＭＯＳトランジスタのゲート幅Ｗｎの比Ｗｐ／ＷｎをＰＮレシオと呼ぶ。
【０００９】
図１４は従来のＣＭＯＳインバータセルの一例（従来のスタンダードセルの他の例）を示す図であり、図１４Ａはレイアウト図、図１４Ｂは回路図である。図１４中、２は入力ノード、３〜６はＰＭＯＳトランジスタ、７〜１０はＮＭＯＳトランジスタ、１１は出力ノード、１２〜１４はＶＤＤ電源配線、１５〜１９はＰ形拡散層、２０はゲート層、２１〜２５はＮ形拡散層、２６〜２８はＧＮＤ配線である。
【００１０】
このＣＭＯＳインバータセルは、ＰＭＯＳトランジスタ３〜６の各々のゲート幅をＷｐ、ＮＭＯＳトランジスタ７〜１０の各々のゲート幅をＷｎとすると、ＰＭＯＳトランジスタ３〜６の合計ゲート幅４ＷｐとＮＭＯＳトランジスタの合計ゲート幅４Ｗｎとの比４Ｗｐ／４Ｗｎ（ＰＮレシオ）を２とするものである。
【００１１】
図１５は図１４に示す従来のＣＭＯＳインバータセルの電流駆動能力の可変範囲を説明するためのレイアウト図であり、図１５Ａは電流駆動能力を最大とした場合、図１５Ｂは電流駆動能力を最小とした場合である。
【００１２】
図１５Ａ中、Ｗｐ．ｍａｘはＰＭＯＳトランジスタ３〜６の各々が取り得る最大ゲート幅、Ｗｎ．ｍａｘはＮＭＯＳトランジスタ７〜１０の各々が取り得る最大ゲート幅であり、図１５Ｂ中、Ｗｐ．ｍｉｎはＰＭＯＳトランジスタ３〜６の各々が取り得る最小ゲート幅、Ｗｎ．ｍｉｎはＮＭＯＳトランジスタ７〜１０の各々が取り得る最小ゲート幅である。
【００１３】
ここで、ＰＮレシオ（４Ｗｐ／４Ｗｎ）を無視した場合に、ＰＭＯＳトランジスタ３〜６及びＮＭＯＳトランジスタ７〜１０の各々が取り得る最大ゲート幅をＷｍａｘ、最小ゲート幅をＷｍａｘ／４とすると、本例の場合、ＰＮレシオ（４Ｗｐ／４Ｗｎ）＝２であるから、Ｗｐ．ｍａｘ＝Ｗｍａｘ、Ｗｎ．ｍａｘ＝Ｗｍａｘ／２、Ｗｐ．ｍｉｎ＝Ｗｍａｘ／２、Ｗｎ．ｍｉｎ＝Ｗｍａｘ／４となる。
【００１４】
この結果、ＰＭＯＳトランジスタ３〜６の各々のゲート幅Ｗｐが最大ゲート幅Ｗｐ．ｍａｘ＝Ｗｍａｘ（ＰＭＯＳトランジスタ３〜６の合計ゲート幅が４Ｗｍａｘ）、ＮＭＯＳトランジスタ７〜１０の各々のゲート幅Ｗｎが最大ゲート幅Ｗｎ．ｍａｘ＝Ｗｍａｘ／２（ＮＭＯＳトランジスタ７〜１０の合計ゲート幅が２Ｗｍａｘ）のときの電流駆動能力を１００％とすると、本例における電流駆動能力の可変範囲は、１００％〜５０％となる。
【００１５】
図１６は半導体集積回路を設計する場合に行われている従来のクロックスキュー調整方法を説明するための図である。図１６Ａ中、ＣＬＫはクロック、２９、３０はバッファ、３１、３２はフリップフロップである。
【００１６】
ここで、例えば、フリップフロップ３１に到達するクロックＣＬＫが設計値よりも早い場合、図１６Ｂに示すように、バッファ２９とフリップフロップ３１との間にバッファ３３を挿入するか、図１６Ｃに示すように、バッファ３０のサイズを変更することにより、クロックスキュー調整が行われていた。
【００１７】
しかし、これらのクロックスキュー調整方法では、再度、配置配線を行う必要があり、また、バッファ毎に遅延時間が決まっているため、微調整を行うことができないという問題点があった。そこで、クロックスキューを調整する素子として、可変遅延セルが提案されている。
【００１８】
図１７は従来の可変遅延セルの一例（従来のスタンダードセルの更に他の例）を示す図であり、図１７Ａはレイアウト図、図１７Ｂは回路図である。図１７中、３４は図１４に示す従来のＣＭＯＳインバータセルと同一のレイアウトとされたＣＭＯＳインバータ部、３５は可変負荷容量部である。
【００１９】
可変負荷容量部３５において、３６は一方の電極をなすポリシリコン層であり、ゲート層２０と一体とされたもの、３７は他方の電極をなすＮ形拡散層、３８はＧＮＤ配線であり、本例の可変遅延セルは、ポリシリコン層３６のサイズＱを調整することにより、可変負荷容量部３５の容量を調整して遅延時間を調整するというものである。
【００２０】
【発明が解決しようとする課題】
図１４に示す従来のＣＭＯＳインバータセルでは、ＰＭＯＳトランジスタ３〜６の各々は、ゲート幅Ｗｐの可変範囲をＷｍａｘ〜Ｗｍａｘ／２とし、ＮＭＯＳトランジスタ７〜１０の各々は、ゲート幅Ｗｎの可変範囲をＷｍａｘ／２〜Ｗｍａｘ／４としているため、電流駆動能力の可変範囲は狭く、１００％〜５０％の範囲でしか、電流駆動能力を調整することができないという問題点があった。
【００２１】
また、図１７に示す従来の可変遅延セルを使用してクロックスキューを調整する場合には、バッファ挿入や、バッファサイズの変更などを行う場合と異なり、再度の配置配線を行う必要はないが、セルサイズが大きくなってしまうという問題点があった。
【００２２】
本発明は、かかる点に鑑み、従来例と比較して、セル面積の増大を招くことなく、電流駆動能力の可変範囲を大きくし、特性の最適化を図ることができるようにしたスタンダードセルを提供することを第１の目的とし、遅延時間を可変することができ、しかも、従来例と比較して、セル面積を縮小することができるようにしたスタンダードセルを提供することを第２の目的とする。
【００２３】
【課題を解決するための手段】
本発明のスタンダードセルは、ＰＭＯＳトランジスタとＮＭＯＳトランジスタとの論理的双対で構成され、ＰＭＯＳトランジスタとＮＭＯＳトランジスタの個数を非対称としている論理回路を含むというものである。
【００２４】
本発明によれば、同一回路で、ＰＭＯＳトランジスタとＮＭＯＳトランジスタの個数を対称とする論理回路を含むスタンダードセルと同一面積であっても、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタのゲート幅の可変範囲を大きくすることができる。
【００２５】
また、ＰＭＯＳトランジスタとＮＭＯＳトランジスタの個数を非対称としていることから、同一回路で、ＰＭＯＳトランジスタとＮＭＯＳトランジスタの個数を対称とする論理回路を含むスタンダードセルの面積を変えることなく、セル領域内に空き領域を設けることができる。したがって、この空き領域に可変負荷容量を設けることができる。
【００２６】
【発明の実施の形態】
以下、図１〜図１２を参照して、本発明の第１実施形態〜第６実施形態について説明する。
【００２７】
（第１実施形態・・図１、図２）
図１は本発明の第１実施形態を示す図であり、図１Ａはレイアウト図、図１Ｂは回路図である。本発明の第１実施形態は、図１４に示す従来のＣＭＯＳインバータセルを改良したものであり、図１において、図１４に対応する部分には同一符号を付している。
【００２８】
本発明の第１実施形態では、図１４に示すＮＭＯＳトランジスタ９、１０を削除し、ＰＭＯＳトランジスタ３〜６の各々のゲート幅ＷｐとＮＭＯＳトランジスタ７、８の各々のゲート幅Ｗｎを常に同一とし、ＰＮレシオ（４Ｗｐ／２Ｗｎ）＝２を維持するようにしたものである。
【００２９】
図２は本発明の第１実施形態の電流駆動能力の可変範囲を説明するためのレイアウト図であり、図２Ａは電流駆動能力を最大とした場合、図２Ｂは電流駆動能力を最小とした場合である。
【００３０】
ここで、ＰＮレシオ（４Ｗｐ／２Ｗｎ）を無視した場合に、ＰＭＯＳトランジスタ３〜６及びＮＭＯＳトランジスタ７、８の各々が取り得る最大ゲート幅をＷｍａｘ、最小ゲート幅をＷｍａｘ／４とすると、本実施形態の場合、ＰＮレシオ（４Ｗｐ／２Ｗｎ）＝２であるから、Ｗｐ．ｍａｘ＝Ｗｍａｘ、Ｗｎ．ｍａｘ＝Ｗｍａｘ、Ｗｐ．ｍｉｎ＝Ｗｍａｘ／４、Ｗｎ．ｍｉｎ＝Ｗｍａｘ／４となる。
【００３１】
この結果、ＰＭＯＳトランジスタ３〜６の各々のゲート幅ＷｐがＷｐ．ｍａｘ＝Ｗｍａｘ（ＰＭＯＳトランジスタ３〜６の合計ゲート幅が４Ｗｍａｘ）、ＮＭＯＳトランジスタ７、８の各々のゲート幅ＷｎがＷｎ．ｍａｘ＝Ｗｍａｘ（ＮＭＯＳトランジスタ７、８の合計ゲート幅が２Ｗｍａｘ）のときの電流駆動能力を１００％とすると、本実施形態における電流駆動能力の可変範囲は、１００％〜２５％となる。
【００３２】
ここで、一般に、ＰＮレシオをγ、求めるべきＰＭＯＳトランジスタの並列接続数をＸｐ、求めるべきＮＭＯＳトランジスタの並列接続数をＸｎとすると、Ｘｐ／Ｘｎ＝γＷｎ．ｍａｘ／Ｗｐ．ｍａｘが成立するので、Ｘｐ、Ｘｎは、γＷｎ．ｍａｘ／Ｗｐ．ｍａｘ＞１ならば、Ｘｐ＝Ｎ（但し、Ｎはスタンダードセル設計者が与えるトランジスタの並列接続数）、Ｘｎ＝ＮＷｐ．ｍａｘ／γＷｎ．ｍａｘで求めることができ、γＷｎ．ｍａｘ／Ｗｐ．ｍａｘ＜１ならば、Ｘｎ＝Ｎ、Ｘｐ＝ＮγＷｎ．ｍａｘ／Ｗｐ．ｍａｘで求めることができる。なお、少ない方のトランジスタの数を求める場合において、小数点以下は、切り上げても、四捨五入でも、切り下げても良い。
【００３３】
以上のように、本発明の第１実施形態によれば、ＰＭＯＳトランジスタとＮＭＯＳトランジスタの個数を４：２と非対称としているので、ＰＭＯＳトランジスタとＮＭＯＳトランジスタの個数を４：４と対称としている図１４に示す従来のＣＭＯＳインバータセルと同一面積であっても、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタのゲート幅の可変範囲をＷｍａｘ〜Ｗｍａｘ／４と大きくすることができる。したがって、図１４に示す従来のＣＭＯＳインバータセルに比較して、セル面積の増大を招くことなく、電流駆動能力の可変範囲を１００％〜２５％と大きくすることができ、特性の最適化を図ることができる。
【００３４】
（第２実施形態・・図３、図４）
図３は本発明の第２実施形態を示す図であり、図３Ａはレイアウト図、図３Ｂは回路図である。本発明の第２実施形態は、図１７に示す従来の可変遅延セルを改良したものである。
【００３５】
図３中、３９は図１に示す本発明の第１実施形態と同一のレイアウトとされたＣＭＯＳインバータ部、４０は可変負荷容量部であり、４１はゲート層２０と一体とされた一方の電極をなすポリシリコン層、４２は他方の電極をなすＮ形拡散層、４３はＧＮＤ配線である。
【００３６】
本発明の第２実施形態は、本発明の第１実施形態の空き領域に可変負荷容量部４０を設けたものであり、ポリシリコン層４１のサイズＱを調整することにより、可変負荷容量部４０の容量を調整して遅延時間を調整するというものである。図４Ａは遅延時間を最大とした場合、図４Ｂは遅延時間を最小とした場合を示している。
【００３７】
本発明の第２実施形態によれば、本発明の第１実施形態と同様に、電流駆動能力の可変範囲を大きくすることができると共に、本発明の第１実施形態の空き領域に可変負荷容量部４０を設ける構成としているので、遅延時間を可変することができ、しかも、図１７に示す従来の可変遅延セルと比較して、セル面積を縮小することができる。
【００３８】
（第３実施形態・・図５、図６）
図５は本発明の第３実施形態を示す図であり、図５Ａはレイアウト図、図５Ｂは回路図である。図５中、４４は入力ノード、４５、４６はＣＭＯＳインバータ部、４７は可変負荷容量部、４８は出力ノードである。
【００３９】
ＣＭＯＳインバータ部４５において、４９は３個のＰＭＯＳトランジスタを並列接続してなるＰＭＯＳトランジスタ部、５０は２個のＮＭＯＳトランジスタを並列接続してなるＮＭＯＳトランジスタ部、５１はゲート層である。
【００４０】
ＣＭＯＳインバータ部４６において、５２は９個のＰＭＯＳトランジスタを並列接続してなるＰＭＯＳトランジスタ部、５３は５個のＮＭＯＳトランジスタを並列接続してなるＮＭＯＳトランジスタ部、５４はゲート層である。
【００４１】
可変負荷容量部４７において、５５はゲート層５２と一体とされた一方の電極をなすポリシリコン層、５６は他方の電極をなすＮ形拡散層であり、本発明の第３実施形態は、可変負荷容量部４７のポリシリコン層５５の幅Ｑを可変することにより遅延時間を調整するというものである。
【００４２】
本発明の第３実施形態によれば、ＣＭＯＳインバータ部４５、４６におけるＰＭＯＳトランジスタとＮＭＯＳトランジスタの個数を非対称としているので、ＮＭＯＳトランジスタの個数をＣＭＯＳインバータ部４５、４６と同数とするＣＭＯＳインバータ部を２段構成とするバッファセルと同一の面積であっても、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタのゲート幅の可変範囲を大きくすることができる。
【００４３】
したがって、ＮＭＯＳトランジスタの個数をＣＭＯＳインバータ部４５、４６と同数とするＣＭＯＳインバータ部を２段構成とするバッファセルと比較して、セル面積の増大を招くことなく、電流駆動能力の可変範囲を大きくすることができ、特性の最適化を図ることができる。
【００４４】
また、ＰＭＯＳトランジスタとＮＭＯＳトランジスタの個数を非対称とするＣＭＯＳインバータ部４５、４６を設けることにより、セル領域内に空き領域を設け、この空き領域に可変負荷容量部４７を設ける構成としているので、遅延時間を可変することができ、しかも、ＮＭＯＳトランジスタの個数をＣＭＯＳインバータ部４５、４６と同数とするＣＭＯＳインバータ部を２段構成とする場合に比較して、セル面積を縮小することができる。
【００４５】
更に、ＣＭＯＳインバータ部４５、４６を図６に示すようにレイアウトし、その空き領域５７、５８に可変負荷容量部を設ける構成とする場合と異なり、入力負荷の減少化及び出力スルーの短縮化と、可変負荷容量部の面積を大きくすることによるスキュー調整範囲の拡大化と、ＣＭＯＳインバータ部４５の並列度（電流駆動能力）をＣＭＯＳインバータ部４６の並列度（電流駆動能力）よりも小さくすることによるスキュー調整範囲の拡大化を図ることができる。
【００４６】
（第４実施形態・・図７、図８）
図７は本発明の第４実施形態を示す図であり、図７Ａはレイアウト図、図７Ｂは回路図である。図７中、５９は入力ノード、６０〜６２はＣＭＯＳインバータ部、６３、６４は可変負荷容量部、６５は出力ノードである。
【００４７】
ＣＭＯＳインバータ部６０において、６６は３個のＰＭＯＳトランジスタを並列接続してなるＰＭＯＳトランジスタ部、６７は２個のＮＭＯＳトランジスタを並列接続してなるＮＭＯＳトランジスタ部、６８はゲート層である。
【００４８】
ＣＭＯＳインバータ部６１において、６９は９個のＰＭＯＳトランジスタを並列接続してなるＰＭＯＳトランジスタ部、７０は５個のＮＭＯＳトランジスタを並列接続してなるＮＭＯＳトランジスタ部、７１はゲート層である。
【００４９】
ＣＭＯＳインバータ部６２において、７２はｍ個のＰＭＯＳトランジスタを並列接続してなるＰＭＯＳトランジスタ部、７３はｎ（＜ｍ）個のＮＭＯＳトランジスタを並列接続してなるＮＭＯＳトランジスタ部、７４はゲート層である。
【００５０】
可変負荷容量部６３において、７５はゲート層７１と一体とされた一方の電極をなすポリシリコン層、可変負荷容量部６４において、７６はゲート層７１と一体とされた一方の電極をなすポリシリコン層であり、本発明の第４実施形態は、可変負荷容量部６３、６４のポリシリコン層７５、７６の幅Ｑを可変することにより遅延時間を調整するというものである。
【００５１】
本発明の第４実施形態によれば、ＣＭＯＳインバータ部６０〜６２におけるＰＭＯＳトランジスタとＮＭＯＳトランジスタの個数を非対称としているので、ＮＭＯＳトランジスタの個数をＣＭＯＳインバータ部６０〜６２と同数とするＣＭＯＳインバータ部を３段構成とするバッファセルと同一の面積であっても、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタのゲート幅の可変範囲を大きくすることができる。
【００５２】
したがって、ＮＭＯＳトランジスタの個数をＣＭＯＳインバータ部６０〜６２と同数とするＣＭＯＳインバータ部を３段構成とするバッファセルと比較して、セル面積の増大を招くことなく、電流駆動能力の可変範囲を大きくすることができ、特性の最適化を図ることができる。
【００５３】
また、ＰＭＯＳトランジスタとＮＭＯＳトランジスタの個数を非対称とするＣＭＯＳインバータ部６０〜６２を設けることにより、セル領域内に空き領域を設け、この空き領域に可変負荷容量部６３、６４を設ける構成としているので、遅延時間を可変することができ、しかも、ＮＭＯＳトランジスタの個数をＣＭＯＳインバータ部６０〜６２と同数とするＣＭＯＳインバータ部を３段構成とする場合に比較して、セル面積を縮小することができる。
【００５４】
更に、ＣＭＯＳインバータ部６０〜６２を図８に示すようにレイアウトし、空き領域７７〜７９に可変負荷容量部を設ける構成とする場合と異なり、入力負荷の減少化及び出力スルーの短縮化と、可変負荷容量部の面積を大きくすることによるスキュー調整範囲の拡大化と、ＣＭＯＳインバータ部６０の並列度（電流駆動能力）をＣＭＯＳインバータ部６１の並列度（電流駆動能力）よりも小さくすることによるスキュー調整範囲の拡大化を図ることができる。
【００５５】
（第５実施形態・・図９、図１０）
図９は本発明の第５実施形態を示す図であり、図９Ａはレイアウト図、図９Ｂは回路図である。本発明の第５実施形態は、本発明をＣＭＯＳ型の２入力ＮＡＮＤセルに適用したものである。
【００５６】
図９中、８０、８１は入力ノード、８２、８３はＰＭＯＳトランジスタ、８４〜８７はＮＭＯＳトランジスタ、８９は出力ノード、９０、９１はＶＤＤ電源配線、９２〜９４はＰ形拡散層、９５、９６はゲート層、９７〜１０１はＮ形拡散層、１０２、１０３はＧＮＤ配線である。
【００５７】
本発明の第５実施形態では、入力信号ＩＮ１に対して、１個のＰＭＯＳトランジスタ８２と、並列接続された２個のＮＭＯＳトランジスタ８４、８５を設けると共に、入力信号ＩＮ２に対して、１個のＰＭＯＳトランジスタ８３と、並列接続された２個のＮＭＯＳトランジスタ８６、８７を設け、ＰＭＯＳトランジスタ８２、８３の各々のゲート幅ＷｐとＮＭＯＳトランジスタ８４〜８７の各々のゲート幅Ｗｎを常に同一とし、ＰＮレシオ（Ｗｐ／２Ｗｎ）＝１／２としたものである。
【００５８】
図１０は本発明の第５実施形態の電流駆動能力の可変範囲を説明するためのレイアウト図であり、図１０Ａは電流駆動能力を最大とした場合、図１０Ｂは電流駆動能力を最小とした場合である。
【００５９】
ここで、ＰＮレシオ（Ｗｐ／２Ｗｎ）を無視した場合に、ＰＭＯＳトランジスタ８２、８３及びＮＭＯＳトランジスタ８４〜８７の各々が取り得る最大ゲート幅をＷｍａｘ、最小ゲート幅をＷｍａｘ／４とすると、本実施形態の場合、ＰＮレシオ（Ｗｐ／２Ｗｎ）＝１／２であるから、Ｗｐ．ｍａｘ＝Ｗｍａｘ、Ｗｎ．ｍａｘ＝Ｗｍａｘ、Ｗｐ．ｍｉｎ＝Ｗｍａｘ／４、Ｗｎ．ｍｉｎ＝Ｗｍａｘ／４となる。
【００６０】
この結果、ＰＭＯＳトランジスタ８２、８３の各々のゲート幅ＷｐがＷｐ．ｍａｘ＝Ｗｍａｘ、ＮＭＯＳトランジスタ８４〜８７の各々のゲート幅ＷｎがＷｎ．ｍａｘ＝Ｗｍａｘのときの電流駆動能力を１００％とすると、本実施形態における電流駆動能力の可変範囲は、１００％〜２５％となる。なお、ＰＭＯＳトランジスタとＮＭＯＳトランジスタの個数を４：４と対称とする２入力ＮＡＮＤセルの場合、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタのゲート幅の可変範囲は、１００％〜５０％となる。
【００６１】
以上のように、本発明の第５実施形態によれば、ＰＭＯＳトランジスタとＮＭＯＳトランジスタの個数を２：４と非対称としているので、ＰＭＯＳトランジスタとＮＭＯＳトランジスタの個数を４：４と対称とする場合の２入力ＮＡＮＤセルと同一面積であっても、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタのゲート幅の可変範囲をＷｍａｘ〜Ｗｍａｘ／４と大きくすることができる。したがって、ＰＭＯＳトランジスタとＮＭＯＳトランジスタの個数を４：４と対称とする２入力ＮＡＮＤセルに比較して、セル面積の増大を招くことなく、電流駆動能力の可変範囲を１００％〜２５％と大きくすることができ、特性の最適化を図ることができる。
【００６２】
（第６実施形態・・図１１、図１２）
図１１は本発明の第６実施形態を示す図であり、図１１Ａはレイアウト図、図１１Ｂは回路図である。本発明の第６実施形態は、本発明の第５実施形態と同様に、本発明をＣＭＯＳ型の２入力ＮＡＮＤセルに適用したものである。
【００６３】
図１１中、１０４は図９に示す本発明の第５実施形態と同一のレイアウトとされた２入力ＮＡＮＤ回路部、１０５は可変負荷容量部であり、１０６はゲート層９５と一体とされた一方の電極をなすポリシリコン層、１０７は他方の電極をなすＰ形拡散層、１０８はＶＤＤ電源配線である。
【００６４】
本発明の第６実施形態は、本発明の第５実施形態の空き領域に可変負荷容量部１０５を設けたものであり、ポリシリコン層１０６のサイズＱを調整することにより、可変負荷容量部１０５の容量を調整して、入力信号ＩＮ１の遅延時間を調整するというものである。図１２Ａは遅延時間を最大とした場合、図１２Ｂは遅延時間を最小とした場合を示している。
【００６５】
本発明の第６実施形態によれば、本発明の第５実施形態と同様に、電流駆動能力の可変範囲を大きくすることができると共に、本発明の第５実施形態の空き領域に可変負荷容量部１０５を設ける構成としているので、入力信号ＩＮ１の遅延時間を可変することができ、しかも、ＰＭＯＳトランジスタとＮＭＯＳトランジスタの個数を４：４と対称とする２入力ＮＡＮＤセルに可変負荷容量部を設ける場合と比較して、セル面積を縮小することができる。
【００６６】
なお、上述の実施形態では、本発明をＣＭＯＳインバータセル及びＣＭＯＳ型の２入力ＮＡＮＤセルに適用した場合について説明したが、その他、本発明は、ＣＭＯＳ型のＮＯＲセルやＡＯＩ（アンド・オア・インバータ）セル等、ＣＭＯＳ論理回路を構成するスタンダードセルに広く適用することができる。
【００６７】
【発明の効果】
以上のように、本発明によれば、ＰＭＯＳトランジスタとＮＭＯＳトランジスタとの論理的双対で構成され、ＰＭＯＳトランジスタとＮＭＯＳトランジスタの個数を非対称としている論理回路を含むとしていることにより、同一回路で、ＰＭＯＳトランジスタとＮＭＯＳトランジスタの個数を対称とする論理回路を含むスタンダードセルと同一面積であっても、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタのゲート幅の可変範囲を大きくすることができるので、セル面積の増大を招くことなく、電流駆動能力の可変範囲を大きくすることができる。
【００６８】
また、ＰＭＯＳトランジスタとＮＭＯＳトランジスタの個数を非対称としていることから、同一回路で、ＰＭＯＳトランジスタとＮＭＯＳトランジスタの個数を対称とする論理回路を含むスタンダードセルの面積を変えることなく、セル領域内に空き領域を設け、この空き領域に可変負荷容量を設けることができるので、遅延時間を可変することができ、しかも、従来例と比較して、セル面積を縮小することができる。
【図面の簡単な説明】
【図１】本発明の第１実施形態を示す図である。
【図２】本発明の第１実施形態の電流駆動能力の可変範囲を説明するためのレイアウト図である。
【図３】本発明の第２実施形態を示す図である。
【図４】本発明の第２実施形態の遅延時間の可変範囲を説明するためのレイアウト図である。
【図５】本発明の第３実施形態を示す図である。
【図６】本発明の第３実施形態の効果を説明するためのレイアウト図である。
【図７】本発明の第４実施形態を示す図である。
【図８】本発明の第４実施形態の効果を説明するためのレイアウト図である。
【図９】本発明の第５実施形態を示す図である。
【図１０】本発明の第５実施形態の電流駆動能力の可変範囲を説明するためのレイアウト図である。
【図１１】本発明の第６実施形態を示す図である。
【図１２】本発明の第６実施形態の遅延時間の可変範囲を説明するためのレイアウト図である。
【図１３】従来の完全相補形スタティックＣＭＯＳスタンダードセルの一例（従来のスタンダードセルの一例）を示す回路図である。
【図１４】従来のＣＭＯＳインバータセルの一例（従来のスタンダードセルの他の例）を示す図である。
【図１５】図１４に示す従来のＣＭＯＳインバータセルの電流駆動能力の可変範囲を説明するためのレイアウト図である。
【図１６】半導体集積回路を設計する場合に行われている従来のクロックスキュー調整方法を説明するための図である。
【図１７】従来の可変遅延セルの一例（従来のスタンダードセルの更に他の例）を示す図である。
【符号の説明】
Ｗｐ…ＰＭＯＳトランジスタのゲート幅
Ｗｎ…ＮＭＯＳトランジスタのゲート幅
Claims (5)
- ＰＭＯＳトランジスタとＮＭＯＳトランジスタとの論理的双対で構成され、前記ＰＭＯＳトランジスタと前記ＮＭＯＳトランジスタの個数を非対称としている論理回路を含むことを特徴とするスタンダードセル。
- 前記論理回路は、ＣＭＯＳ論理回路であり、
前記ＰＭＯＳトランジスタの最大ゲート幅をＷｐ．ｍａｘ、前記ＮＭＯＳトランジスタの最大ゲート幅をＷｎ．ｍａｘ、ＰＮレシオをγ、前記ＰＭＯＳトランジスタの求めるべき並列接続数をＸｐ、前記ＮＭＯＳトランジスタの求めるべき並列接続数をＸｎとした場合において、
γＷｎ．ｍａｘ／Ｗｐ．ｍａｘ＞１ならば、Ｘｐ＝Ｎ（但し、Ｎはスタンダードセル設計者が与えるトランジスタの並列接続数）、Ｘｎ＝ＮＷｐ．ｍａｘ／γＷｎ．ｍａｘとし、
γＷｎ．ｍａｘ／Ｗｐ．ｍａｘ＜１ならば、Ｘｎ＝Ｎ、Ｘｐ＝ＮγＷｎ．ｍａｘ／Ｗｐ．ｍａｘとすることを特徴とする請求項１記載のスタンダードセル。 - 前記論理回路はＣＭＯＳ論理回路であり、セル領域内の空き領域に可変負荷容量を設けていることを特徴とする請求項１記載のスタンダードセル。
- 前記論理回路は複数のＣＭＯＳインバータを縦列接続したものであり、セル領域内の空き領域に可変負荷容量を設けていることを特徴とする請求項１記載のスタンダードセル。
- 前記複数のＣＭＯＳインバータのうち、初段のＣＭＯＳインバータの電流駆動能力は、次段のＣＭＯＳインバータの電流駆動能力よりも小さく、
前記可変負荷容量は、前記次段のＣＭＯＳインバータの入力端に接続されていることを特徴とする請求項４記載のスタンダードセル。
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