JP3660184B2 - 論理セル - Google Patents
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Description
【発明の属する技術分野】
この発明は、スタンダードセル方式でLSIを設計する場合に構成要素として用いる論理セルとその応用に関するものであり、その中でも三人力多数決論理の機能を持つ論理セルの回路設計とレイアウト設計技術およびその応用としての加算器の構成技術に属し、リップルキヤリー加算器のキヤリー伝搬遅延を短縮するとともに実装面積および消費電力も削減するものである。
【0002】
【従来の技術】
スタンダードセル技術によりLSIを設計する場合の構成要素となる論理ゲートセルの一つに、反転出力を有する多数決論理セルがある。その論理機能を表す論理回路図は図5のとおりである。このセルの論理機能をMAJI3と呼ぶことにする。MAJI3セルを用いて、比較的動作速度の速いリップルキャリー加算器を構成することができ、その回路例を図14に示す。図14は、リップルキャリー加算器の2桁分を表す。nを正の自然数としたとき、2n桁のリップルキャリー加算器は、図14の回路をn組接続することで得られる。このときある組のキャリー出力44と上位桁を構成する組のキャリー入力43とを接続し、これを隣接する組に関してすべて行う。このようなMAJI3セルを用いるリップルキャリー加算器の動作速度は、MAJI3セルにおけるCI入力からCOB出力への信号伝搬遅延により決まることが知られている。図4は、MAJI3セルの回路構成例であり、CI入力からCOB出力への信号伝搬遅延をなるべく短くしたいときにしばしば用いられる構成である。図4の回路構成を持つMAJI3セルのセルレイアウト例を図20〜22に示す。以下では、MAJI3セルの回路構成と従来のレイアウト例について説明するとともに、その改良課題を述べる。またこれからのちは、図4の回路構成を持つセルに限定してMAJI3セルと呼ぶことにする。
【0003】
MAJI3セルは、図4に示すとおり、3個の入力、A、B、CIと、1個の出力COBを有し、5個のPMOSトランジスタ11、12、13、14、19と5個のNMOSトランジスタ15、16、17、18、20およびトランジスタ間を相互接続する配線から構成される。図20は、MAJI3セルの従来のレイアウト例を示すレイアウト図である。図の理解を助けるために、図20から拡散領域とゲートポリシリコン配線を抜き出したものを図21に、またメタル第一層配線を抜き出したものを図22に示す。P型MOSトランジスタを形成するための拡散領域501が図面の上方に位置し、その下方にN型MOSトランジスタを形成するための拡散領域502が位置する。9は、バルクCMOSプロセスの場合にはNウェルを表し、SOIなどのウェルを持たないプロセスの場合は単にPMOSトランジスタの形成領域を表す。トランジスタは拡散領域501、502とゲートポリシリコン配線503の交差部分に形成される。PMOSトランジスタ11〜14、19は図20、図21では拡散領域501上に横方向に並んで形成され、NMOSトランジスタ15〜18、20は図20、図21では拡散領域502上に横方向に並んで形成されている。なお図20、図22中の四角記号はコンタクト及びビアホールを表し、またVDD、GNDは電源端子を表している。
【0004】
図4に示すMAJI3セルにおいて、CI入力からCOB出力への信号伝搬遅延をなるべく減少させるために必要なことがいくつかある。第一は、CI入力が接続しているPMOSトランジスタ19およびNMOSトランジスタ20の双方が出力端子COBになるべく直結していることであり、図4ではすでにそのような構成になっている。第二に、入力端子CIから見てトランジスタ19、20の容量性負荷がなるべく小さいこと、第三に、トランジスタ19、20の駆動能力がなるべく大きいこと、第四に、トランジスタ19、20が駆動する負荷容量がなるべく小さいことである。一方従来のレイアウト例である図20〜22では、PMOSトランジスタ11〜14、19およびNMOSトランジスタ15〜18、20のすべてが同じサイズ、すなわち同じトランジスタ幅で実現されている。
【0005】
【発明が解決しようとする課題】
本発明が解決しようとしている課題は、MAJI3セルを用いるリップルキャリー加算器の動作速度をなるべく高速化することであり、具体的にはリップルキャリー加算器においてMAJI3セルが直列接続されている状況において、以下の三種類の改善を行うことである。MAJI3セルに関して、第一に、入力端子CIから見てトランジスタ19、20の容量性負荷をなるべく小さくすること、第二に、トランジスタ19、20の駆動能力をなるべく大きくすること、第三に、トランジスタ19、20が駆動する負荷容量をなるべく小さくすることである。これらを実現するために、セルレイアウトの改善、トランジスタサイジング、リップルキャリー加算器の回路構成上の工夫を総合的に行う。しかしながら、上記の第二の改善点と他の二つの改善点とは、一見すると互いに相矛盾する要求のように見られ、矛盾なくそれを実行するために、レイアウト、トランジスタサイジング、回路構成の総合的な工夫が必要となる。
【0006】
【課題を解決するための手段】
本発明は、MAJI3セルを用いるリップルキャリー加算器の高速化に関連し、セルレイアウト改善による手段、トランジスタサイジングによる手段、回路構成の改善による手段、それらの組み合わせによる手段から構成される。
【0007】
セルレイアウト改善による手段は、MAJI3セルの横幅を小さく実現し、MAJI3セルを直列接続する場合のメタル配線長を短縮し、MAJI3セルの出力COBにつながる配線負荷容量を低減するものである。MAJI3セルをレイアウトする場合に、従来技術のように2個の拡散領域を用いる代わりに、PMOSトランジスタ用拡散領域2個とNMOSトランジスタ用拡散領域2個の合計4個の拡散領域を用い、かつそれらを図面上の上下方向に4段に配置する。第二に、5個のPMOSトランジスタを2個のPMOSトランジスタ用拡散領域に分散配置しかつ5個のNMOSトランジスタを2個のNMOSトランジスタ用拡散領域に分散配置するとともに、同じ入力線に接続されるトランジスタを互いに上下の位置関係に配置しかつそれらのゲートポリシリコン配線を共通化する。これらにより、横幅の小さいMAJI3セルを得る。
【0008】
トランジスタサイジングによる手段は、図4のMAJI3セルに関して、CI入力につながるトランジスタ19、20の駆動力を増加させる手段と、トランジスタ19、20が駆動する負荷容量を低減させる手段、およびそれらの組み合わせからなる。トランジスタ19、20の駆動力を増加させるためにそれらのトランジスタ幅を増加させたとすると、CI入力から見たトランジスタ19、20のゲート容量も増加し、すなわち前段の出力COBにつながる負荷容量を増加させることになって、この方法は結局高速化には寄与しない。そこで、トランジスタ19、20のトランジスタ幅を増加させることなくそれらの駆動力を増加させる手段として、PMOSトランジスタ19の幅よりもPMOSトランジスタ11、13の幅を大きくし、NMOSトランジスタ20の幅よりもNMOSトランジスタ15、17の幅を大きくする。NMOSトランジスタ15、17の幅を大きくするとそれらのON抵抗が減少するため、NMOSトランジスタ20のスイッチング時にそのソース側の電位上昇が減少し、その結果NMOSトランジスタ20の動的な駆動力が向上する。PMOS側も同様である。
【0009】
つぎにトランジスタ19、20が駆動する負荷容量を減少させる手段として、PMOSトランジスタ19の幅よりもPMOSトランジスタ12、14の幅を小さくし、NMOSトランジスタ20の幅よりもNMOSトランジスタ15、17の幅を小さくする。この手段は、トランジスタ19、20のスイッチングで出力COBが決まる場合に、単に寄生容量として働くトランジスタ14、18、12、16の基板容量(ソース/ドレイン対基板容量)を減少させる。トランジスタ12、14、16、18は、リップルキャリー加算器の最大遅延を決定する経路にはないため、トランジスタ幅を減少させても遅延増加の弊害は生じない。
上に述べたトランジスタ19、20の駆動力を増加させる手段と、それらが駆動する負荷容量を減少させるための手段とは、互いに独立であるため組み合わせて用いると両方の効果が同時に得られる。
【0010】
つぎに回路構成の改善による手段を述べる。図14に示したリップルキャリー加算器では、MAJI3セルのCOB出力にXOR2ゲート42が接続されている。XOR2ゲートは二入力排他的論理和ゲートであり、その入力容量はインバータの入力容量の2倍程度もあって、COB出力にとっては重い負荷であり遅延増加の要因となっている。そこでCOB出力に直接XOR2ゲートを接続する代わりにインバータを接続し、その出力をXOR2ゲートに接続する。極性が反転することはXOR2とXNOR2ゲートを交換することで解決できる。また挿入したインバータはリップルキャリー加算器の最大遅延を決定する経路に含まれないため遅延増加の問題は生じない。このインバータを個別ゲートとして設けるのではなく、MAJI3セルを拡張しインバータを内部に含めたMAJI3Iセルとして実現する。リップルキャリー加算器にMAJI3セルの代わりにMAJI3Iセルを用いることで、キャリー伝搬経路の負荷容量を減少させ動作速度を向上させることができる。
【0011】
以上に述べたレイアウト改善による手段、トランジスタサイジングによる手段、回路構成の改善による手段を組み合わせてリップルキャリー加算器を構成することで、それぞれ単独の場合よりも大きな動作速度向上の効果が得られる。
【0012】
【発明の実施の形態】
以下、本発明の実施の形態について説明する。本発明が対象とするのは、CMOSプロセスによるLSIの構成要素として用いる論理セルであって三入力多数決論理の論理機能を有するもの、およびその応用としてのリップルキャリー加算器である。対象とする三入力多数決論理セルMAJI3の論理回路図を図5に、トランジスタレベルの回路図を図4に示す。MAJI3セルは3個の入力A、B、CIと、1個の出力COBを有し、5個のPMOSトランジスタ11、12、13、14、19と5個のNMOSトランジスタ15、16、17、18、20およびトランジスタ間を相互接続する配線から構成される。VDDとGNDは電源端子である。
【0013】
まず「請求項1」に対応する実施の形態について、図1〜3を用いて説明する。本発明によるMAJI3セルのレイアウトを図1に、図1から拡散領域とゲートポリシリコン配線を抜き出したものを図2に、図1からメタル第一層配線を抜き出したものを図3に示す。PMOSトランジスタ形成用拡散領域21、22およびNMOSトランジスタ形成用拡散領域23、24を図の上方から4段に配置する。つぎに拡散領域21上にPMOSトランジスタ11、13を形成し、拡散領域22上にPMOSトランジスタ12、14、19を形成し、拡散領域23上にNMOSトランジスタ16、18、20を形成し、拡散領域24上にNMOSトランジスタ15、17を形成する。このとき、A入力すなわち入力線1に接続するトランジスタ11、12、15、16を図面上で互いに上下の位置関係となるように配置し、かつそれらのゲートを共通の1本のゲートポリシリコン配線4として構成する。またB入力すなわち入力線2に接続するトランジスタ13、14、17、18を互いに上下の位置関係となるように配置し、かつそれらのゲートを共通の1本のゲートポリシリコン配線5として構成する。それ以外のゲート配線およびメタル配線は図1〜3に示すとおりであるが、特段の説明を要しない普通のものである。以上の構成により、従来技術に比べセル幅を削減したMAJI3セルのレイアウトを得る。これは、先に述べたレイアウト改善による手段に対応する。
【0014】
次に「請求項4」に対応する実施の形態について、図26を用いて説明する。PMOSトランジスタ11、12、13、14、19のトランジスタ幅をおのおのW1、W2、W3、W4、W9とし、NMOSトランジスタ15、16、17、18、20のトランジスタ幅をおのおのW5、W6、W7、W8、W0としたとき、トランジスタ幅の関係を以下の数1かつ数2のように設定する。
【数1】
W9<W1,W9<W3,W0<W5,W0<W7
【数2】
W2<W9,W4<W9,W6<W0,W8<W0
数1の関係は、トランジスタ19、20のトランジスタ幅を増加させないままトランジスタ19、20の動的駆動力を増加させる効果がある。数2の関係は、トランジスタ19、20が駆動する負荷容量を減少させる効果がある。これらは、双方とも遅延短縮の効果を生むものであり、各々を独立に利用することもできる。「請求項2」は、上記の数1の関係のみを発明の要件としたものであり、「請求項3」は上記の数2の関係のみを発明の要件としたものである。これらは、先に述べたトランジスタサイジングによる手段に対応する。
【0015】
次に「請求項5」に対応する実施の形態について、請求項1と請求項4の要件を兼ね備えた場合の実施例である図9〜11を用いて説明する。図9はMAJI3セルのレイアウト図であり、図9から拡散領域とゲートポリシリコン配線を抜き出したものを図10に、図9からメタル第一層配線を抜き出したものを図11に示す。図9は、請求項1に対する実施の形態として説明に用いた図1に比べて、トランジスタの上下左右の配置関係は変えずに、トランジスタ幅だけを変更したものである。図9におけるトランジスタ11〜20の位置関係が図1と同じであることは、両者を見比べると容易に判断できる。一方トランジスタの幅については、図1ではすべてのトランジスタが同じ幅であるのに対し、図9では、PMOSトランジスタ11、13のトランジスタ幅をPMOSトランジスタ19のトランジスタ幅より大きく設定し、かつNMOSトランジスタ15、17のトランジスタ幅をNMOSトランジスタ20のトランジスタ幅より大きく設定し、さらにPMOSトランジスタ12、14のトランジスタ幅をPMOSトランジスタ19のトランジスタ幅より小さく設定し、かつNMOSトランジスタ16、18のトランジスタ幅をNMOSトランジスタ20のトランジスタ幅より小さく設定している。これはすなわち、先に述べた数1および数2の関係を満たすようにトランジスタ幅を設定したものである。
【0016】
次に「請求項6」に対応する実施の形態について説明する。請求項6は、請求項1〜5のいずれかの要件を備えた論理セルを部分構造に含むことを要件としている。ここで、請求項1および請求項5はレイアウトに関するものであり、請求項2〜5はトランジスタサイジングに関するものである。請求項6の要件が意味するところは、図4に示すMAJI3セルの回路構造を部分構造として備えるセルであってかつ該部分構造が請求項1または請求項5の要件を満たすレイアウト形状を備えるか、あるいは図4に示すMAJI3セルの回路構造を部分構造として備えるセルであってかつ該部分構造中のトランジスタが請求項2〜5のいずれかの要件を満たすようなトランジスタ幅を持つか、あるいは前記レイアウト形状の要件とトランジスタ幅の要件を同時に満たすかのいずれかである。以下、具体例を用いて説明する。
【0017】
MAJI3セルの論理回路図は図5、トランジスタレベルの回路図は図4のとおりである。MAJI3セルの回路構造を部分構造として備えるセルとして、三つの例を述べる。図6はMAJI3セルの出力にインバータを備えたMAJ3セルであり、出力COの論理値は、ちょうどMAJI3セルの出力の値を反転させたものに等しい。図7は全加算器の回路図であり、論理回路図とトランジスタレベルの回路図を併用して記述している。図5のMAJI3セルの論理回路図が図7中に部分構造として含まれていることが容易に分かる。図8は、MAJI3セルにインバータ30を追加したMAJI3Iセルであり、「請求項7」に関する要件も兼ね備える。請求項6の要件は、該部分構造のレイアウト形状が図1あるいは図9のようであるか、あるいは該部分構造中のトランジスタ幅が前記の数1あるいは数2あるいは数1かつ数2の要件を満たすか、あるいはレイアウト形状とトランジスタ幅の要件を同時に満たすかである。例えば図7の全加算器を例に取りレイアウト形状の部分構造を含む場合を考えるならば、図1のMAJI3セルのレイアウトを左側に置き、その右側に、全加算器のMAJI3を除く残りの回路をレイアウトすればよい。またこれにトランジスタ幅の要件を加える場合は、図9のMAJI3セルのレイアウトを用いその右側に全加算器のMAJI3を除く残りの回路をレイアウトすればよい。
【0018】
次に「請求項8」に対応する実施の形態について述べる。これは、請求項1〜5のいずれかに該当するMAJI3セルをリップルキャリー加算器に応用する場合の形態であり、リップルキャリー加算器の回路構成自体は従来のものである。図14は、リップルキャリー加算器の2桁分を表す。nを正の自然数としたとき、2n桁のリップルキャリー加算器は、図14の回路をn組接続することで得られる。このときある組のキャリー出力44と上位桁を構成する組のキャリー入力43とを接続し、これを隣接する組に関してすべて行う。図14では、リップルキャリー加算器のキャリー伝搬経路にMAJI3セルが配置されている。このようなMAJI3セルを用いるリップルキャリー加算器の動作速度は、MAJI3セルにおけるCI入力からCOB出力への信号伝搬遅延により決まることが知られており、請求項1〜5のいずれかに該当するMAJI3セルを用いることで前記信号伝搬遅延を減少させることができ、リップルキャリー加算器の動作速度が向上する。
【0019】
次に「請求項9」に対応する実施の形態について述べる。これは、請求項7に該当するMAJI3Iセルおよび請求項1〜5のいずれかに該当するMAJI3セルを用い、リップルキャリー加算器の回路構成にも工夫を加えたものである。32桁のリップルキャリー加算器を例にとって、その構成方法を説明する。最下位の2桁を構成するのに図15の回路を用い、次の28桁を構成するのに図16の回路を14組用い、最上位の2桁を構成するのに図17の回路を用いる。このとき、キャリー出力47を隣接する上位桁のキャリー入力46に接続することで、キャリー伝搬経路を構成する。この回路構成の特徴は、最上位と最下位桁を除くすべての桁にMAJI3Iセルを用いることで、MAJI3セルを用いた図14の回路に比べてキャリー伝搬経路の負荷容量を減少させており、信号伝搬遅延を削減していることである。nを正の整数とした2n桁のリップルキャリー加算器を構成する場合には、図16の回路を何組用いるかを変更するだけで対応できる。以下にMAJI3Iセルを用いることの特徴についてさらに説明する。
【0020】
MAJI3Iセルの論理回路図は図8に示すとおりである。MAJI3セルにインバータ30を加えただけの単純な構成であり、このインバータはCI入力を反転してCIBに出力する。このインバータ30は、トランジスタ幅を小さく構成することが効果的である。MAJI3Iセルを用いない図14に示したリップルキャリー加算器では、MAJI3セルのCOB出力にXOR2ゲート42が接続されている。XOR2ゲートは二入力排他的論理和ゲートであり、その入力容量はインバータの入力容量の2倍程度もあって、COB出力にとっては重い負荷であり遅延増加の要因となっている。そこでCOB出力に直接XOR2ゲートを接続する代わりに、図15に示すようにMAJI3Iセルを用い、セル内のインバータ30を経由した出力CIBにXOR2ゲート45を接続する。こうすることでCOB出力の負荷容量が減少し伝搬遅延が削減される。この場合、XOR2ゲート45へ伝わる信号極性が反転するので、図14ではXNOR2ゲート48を用いていたところを図15ではXOR2ゲート49を用いるように変更して対処している。以上は、先に述べた回路構成を改善する手段に対応している。なお、最上位桁と最下位桁にMAJI3セルを使う理由は次のとおりである。最下位のC0入力は外部から駆動され負荷容量を下げる必要性が低いためであり、最上位ではC32への伝搬遅延とS31への伝搬遅延を同等に短縮したいためにMAJI3Iでは不都合となるからである。
【0021】
次に「請求項10」に対応する実施の形態について述べる。請求項8または請求項9に基づき高速のリップルキャリー加算器が構成できるので、それを部分構造に含んだ高速加算器が構成できる。リップルキャリー加算器は、桁数にほぼ比例した伝搬遅延を生じるため、大きな桁の加算器には不向きであるが、逆に桁数の少ない加算器では本発明による高速化の効果により、他方式の加算器に比べて高速となる。したがって、桁数が少ない部分加算器として本発明に基づくリップルキャリー加算器を用い、他の加算器方式を組み合わせて大きな桁数の加算器を構成することが効果的である。一例として図19にキャリーセレクト加算器を示す。図18は、部分構造として用いているnビットリップルキャリー加算器50を一つのブロックとして表現したものであり、内部には、請求項8または請求項9に対応するリップルキャリー加算器が含まれているものと考える。このときnの値は必要とされる動作速度を勘案して大きすぎない整数値とする。図19において、S0〜Sn−1を計算するリップルキャリー加算器50は、上位への桁上げCnを生成する。Sn−S2n−1を計算するリップルキャリー加算器51,52は、それぞれ下位からのキャリーがない場合のSn−S2n−1と、キャリーがある場合のそれをおのおの独立に計算し、下位からの桁上げCnに基づいてマルチプレクサ53がいずれかを選択するように動作する。さらに上位への桁上げC2nの生成についても同様である。上述の構造を繰り返し用いることで、桁数の大きい高速加算器を構成することができる。
【0022】
【実施例】
以下,本発明の実施例について説明する。発明の実施の形態の項でで引用した事例についても補足説明する。
【0023】
図1〜3は「請求項1」に対応する実施例である。セルのレイアウト構造についてはすでに述べたので、補足説明のみ行う。本実施例を用いてリップルキャリー加算器を構成する場合、図1のセル複数個を横方向に詰めて並べ、左側のセルのCOB出力(図3)と右隣のセルのCI入力を接続する。このとき、図1の実施例では、COBとCIをメタル第1層配線で接続可能なように、配線スペースを空けたレイアウトとなっている。こうすることにより、本発明に基づく配線長の短さに加えて、ビアホールなしの配線が可能なことから、配線部分の負荷容量低減に効果的である。
【0024】
図27は、「請求項2〜4」に対応した実施例である。図中に斜字体で記した値は、0.35マイクロメータープロセスを例にとった場合のトランジスタ幅の例である。例えばPMOSトランジスタ11のトランジスタ幅は5.1マイクロメーターであることを示している。数1および数2に示したトランジスタ幅の関係を満たしている。図9〜11は、図27に示したトランジスタサイジングを実際のレイアウトに反映させたときのレイアウト図であり、「請求項1〜5」に対応した実施例となっている。トランジスタサイジング以外のセルレイアウトは図1の場合と同様である。図9は、複数の同セルを横方向に詰めて並べると、COBからCIへのメタル第1層配線が自動的に完結するようにあらかじめ配線を施した例となっている。
【0025】
図28は、「請求項6〜7」に対応した実施例の一つであり、図8に示したMAJI3Iセルのトランジスタサイジング例となっている。これは図27のMAJI3セルにインバータ30を付加したものであり、インバータのトランジスタ幅は0.9マイクロメータという小さい値としている。0.35マイクロメータープロセスを仮定したときの値である。図28のトランジスタサイジングを用いてMAJI3Iセルをレイアウトした例を図12、13に示す。これも「請求項6〜7」に対応した実施例である。図12の左側の図はMAJI3Iセル全体のレイアウトであり、同右側の図は、全体のレイアウトから拡散領域とゲートポリシリコン配線を抜き出したものであり、また全体のレイアウトからメタル第一層配線を抜き出したものを図13左に、メタル第二層配線を抜き出したものを図13右に示す。図12は、拡散領域21〜24およびトランジスタ11〜20の配置など基本的なレイアウトは図9と同じである。異なるのは、インバータ30を構成するPMOSトランジスタ31とNMOSトランジスタ32およびインバータ30の出力COBを構成するメタル第二層配線(図13右)だけである。図12のMAJI3Iセルの特徴は、インバータ30を構成するトランジスタ31,32がきわめて小さいことを利用し、図9に比べてセル面積を増加させることなく、拡散領域21,24を拡張してトランジスタ31,32を形成していることである。トランジスタ31、32のゲート配線はトランジスタ19、20のゲートポリシリコン配線と一体化している。また、普通のセル設計では入力CIの端子上をメタル第二層配線が通過することは許されないが、本設計では、MAJI3Iセル複数個を横方向に詰めて配置し、COBからCIへの接続をメタル第一層配線で行うことを前提としているため、CI端子上にメタル第二層配線が通過することが許される。図12のMAJI3Iセルを用いて、0.35マイクロメータープロセスにて32ビットリップルキャリー加算器を設計評価した結果では、最大遅延3.5ナノ秒で動作した。また、請求項4に対応するトランジスタサイジングを行わない場合に比べて、36%の遅延短縮を実現した。
【0026】
これまで述べてきた図1、図9、図12のレイアウト例では、PMOSトランジスタ11、13とNMOSトランジスタ15、17は互いに同じ幅を持ち、PMOSトランジスタ12、14とNMOSトランジスタ16、18は互いに同じ幅を持ち、またPMOSトランジスタ19とNMOSトランジスタ20も互いに同じ幅を持っているが、一般にPMOSトランジスタの方がNMOSトランジスタより駆動力が小さいために、PMOS側をNMOS側より大きい幅に設計することもしばしば行われている。本発明はそのような設計手法にも容易に適用できる。
【0027】
図23〜25は、「請求項2〜4」のいずれにも対応するもう一つの実施例である。図23はMAJI3セルのレイアウト図であり、図23から拡散領域とゲートポリシリコン配線を抜き出したものを図24に、またメタル第一層配線を抜き出したものを図25に示す。図23のレイアウトは図9とは異なり、PMOSトランジスタ形成用拡散領域71とNMOSトランジスタ形成用拡散領域72の二個の拡散領域だけを用い、PMOSトランジスタ11〜14、19およびNMOSトランジスタ15〜18、20をそれぞれの領域に横一列に配置している。トランジスタサイジングについては、トランジスタ幅が先に示した数1および数2の関係を満たしている。請求項では触れていないが、本実施例におけるトランジスタの並びは、図20の従来例とは異なっており、図20の従来例に対して請求項2〜4のトランジスタサイジングを実施する場合に比べて、本実施例の方がトランジスタ19,20にかかわるソース/ドレイン領域の基板容量を減少させるのに効果的な並びとなっている。また本実施例では、PMOSトランジスタの駆動力が小さい分だけPMOSトランジスタの幅を大きく設計した例となっている。
【0028】
図29は、「請求項10」に対応するもう一つの実施例である。本発明に基づき、6ビットと4ビットのリップルキャリー加算器を構成するものとし、それらを部分構造として超高速の10ビットキャリーセレクト加算器を構成している。図19との違いは、C6を生成するのに専用のキャリー生成回路を用いて遅延短縮を図っていることと、4ビットリップルキャリー加算器の出力を反転出力とし、マルチプレクサMUXも反転出力のものを利用して遅延短縮していることである。リップルキャリー加算器の出力を反転するにはXOR2とXNOR2を置き換えるだけで簡単に実施できる。0.18マイクロメータープロセスにて設計評価した結果では、最大遅延0.42ナノ秒で動作した。
【0029】
【発明の効果】
本発明によれば、三入力多数決論理MAJI3セルおよびそれを部分構造に含むセルのCI入力からCOB出力への遅延を短縮でき、それらのセルを用いるリップルキャリー加算器の高速化に効果がある。また本発明によれば、前記MAJI3セルのセル面積を削減し配線長を短縮できることから、LSIのチップ面積削減と消費電力削減にも有効である。
【図面の簡単な説明】
【図1】セルのレイアウト図で,本発明の実施例を表す。
【図2】セルのレイアウト図の一部で,本発明の実施例を表す。
【図3】セルのレイアウト図の一部で,本発明の実施例を表す。
【図4】セルの回路図で、従来技術並びに本発明の対象機能を表す。
【図5】セルの論理回路図で、従来技術並びに本発明の対象機能を表す。
【図6】セルの論理回路図で、従来技術並びに本発明の対象機能を表す。
【図7】セルの論理回路図で、従来技術並びに本発明の対象機能を表す。
【図8】セルの論理回路図で、本発明の対象機能を表す。
【図9】セルのレイアウト図で,本発明の実施例を表す。
【図10】セルのレイアウト図の一部で,本発明の実施例を表す。
【図11】セルのレイアウト図の一部で,本発明の実施例を表す。
【図12】セルのレイアウト図で,本発明の実施例を表す。
【図13】セルのレイアウト図の一部で,本発明の実施例を表す。
【図14】論理回路図であり、従来技術を表す。
【図15】論理回路図であり、本発明の実施例を表す。
【図16】論理回路図であり、本発明の実施例を表す。
【図17】論理回路図であり、本発明の実施例を表す。
【図18】論理回路図であり、本発明の実施例の一部を表す。
【図19】論理回路図であり、本発明の実施例を表す。
【図20】セルのレイアウト図で,従来技術を表す。
【図21】セルのレイアウト図の一部で,従来技術を表す。
【図22】セルのレイアウト図の一部で,従来技術を表す。
【図23】セルのレイアウト図で,本発明の実施例を表す。
【図24】セルのレイアウト図の一部で,本発明の実施例を表す。
【図25】セルのレイアウト図の一部で,本発明の実施例を表す。
【図26】セルの回路図で、本発明の実施例を表す。
【図27】セルの回路図で、本発明の実施例を表す。
【図28】セルの回路図で、本発明の実施例を表す。
【図29】論理回路図であり、本発明の実施例を表す。
【符号の説明】
1,2,3 入力信号線
4,5,503 ゲートポリシリコン配線
21,22,23,24,71,72,501,502 拡散領域
9 PMOSトランジスタ形成領域またはNウェル
11,12,13,14,19,31 PMOSトランジスタ
15,16,17,18,20,32 NMOSトランジスタ
30 インバータ
41,42,45,48,49 論理ゲート
43,44,46,47 配線
50,51,52 リップルキャリー加算器
53 マルチプレクサ
【数1】
W9<W1,W9<W3,W0<W5,W0<W7
【数2】
W2<W9,W4<W9,W6<W0,W8<W0
Claims (10)
- CMOSプロセスによるデジタルLSIの構成要素となる論理セルであってかつ三人力多数決論理の論理機能を有するものにおいて、
第一の入力信号線(1)が第一のPMOSトランジスタ(11)のゲートと第二のPMOSトランジスタ(12)のゲートと第一のNMOSトランジスタ(15)のゲートと第二のNMOSトランジスタ(16)のゲートのすべてに接続し、第二の入力信号線(2)が第三のPMOSトランジスタ(13)のゲートと第四のPMOSトランジスタ(14)のゲートと第三のNMOSトランジスタ(17)のゲートと第四のNMOSトランジスタ(18)のゲートのすべてに接続し、第三の入力信号線(3)が第五のPMOSトランジスタ(19)のゲートと第五のNMOSトランジスタ(20)のゲートに接続する回路構造を有するものであるとき、
PMOSトランジスタ形成用の第一および第二の拡散領域(21、22)とNMOSトランジスタ形成用の第三および第四の拡散領域(23、24)を有し、かつレイアウト図面上で該第二の拡散領域(22)が該第一の拡散領域(21)の下方に位置し該第三の拡散領域(23)が該第二の拡散領域(22)の下方に位置し該第四の拡散領域(24)が該第三の拡散領域(23)の下方に位置することを第一の特徴とし、
第一および第三のPMOSトランジスタ(11、13)を第一の拡散領域(21)上に形成し第二及び第四及び第五のPMOSトランジスタ(12、14、19)を第二の拡散領域(22)上に形成し第二及び第四及び第五のNMOSトランジスタ(16、18、20)を第三の拡散領域(23)上に形成し第一および第三のNMOSトランジスタ(15、17)を第四の拡散領域(24)上に形成し、かつレイアウト図面上で該第二のPMOSトランジスタ(12)が該第一のPMOSトランジスタ(11)の下方に位置し該第二のNMOSトランジスタ(16)が該第二のPMOSトランジスタ(12)の下方に位置し該第一のNMOSトランジスタ(15)が該第二のNMOSトランジスタ(16)の下方に位置し、かつレイアウト図面上で該第四のPMOSトランジスタ(14)が該第三のPMOSトランジスタ(13)の下方に位置し該第四のNMOSトランジスタ(18)が該第四のPMOSトランジスタ(14)の下方に位置し該第三のNMOSトランジスタ(17)が該第四のNMOSトランジスタ(18)の下方に位置することを第二の特徴とし、
さらに該第一のPMOSトランジスタ(11)のゲートと該第二のPMOSトランジスタ(12)のゲートと該第一のNMOSトランジスタ(15)のゲートと該第二のNMOSトランジスタ(16)のゲートを第一の共通のゲートポリシリコン配線(4)として構成し、該第三のPMOSトランジスタ(13)のゲートと該第四のPMOSトランジスタ(14)のゲートと該第三のNMOSトランジスタ(17)のゲートと該第四のNMOSトランジスタ(18)のゲートを第二の共通のゲートポリシリコン配線(5)として構成することを第三の特徴とした論理セル。 - CMOSプロセスによるデジタルLSIの構成要素となる論理セルであってかつ三人力多数決論理の論理機能を有するものにおいて、
第一の入力信号線(1)が第一のPMOSトランジスタ(11)のゲートと第二のPMOSトランジスタ(12)のゲートと第一のNMOSトランジスタ(15)のゲートと第二のNMOSトランジスタ(16)のゲートのすべてに接続し、第二の入力信号線(2)が第三のPMOSトランジスタ(13)のゲートと第四のPMOSトランジスタ(14)のゲートと第三のNMOSトランジスタ(17)のゲートと第四のNMOSトランジスタ(18)のゲートのすべてに接続し、第三の入力信号線(3)が第五のPMOSトランジスタ(19)のゲートと第五のNMOSトランジスタ(20)のゲートに接続する回路構造を有するものであるとき、
PMOSトランジスタ(11、13)のトランジスタサイズをPMOSトランジスタ(19)のトランジスタサイズより大きく設定し、かつNMOSトランジスタ(15、17)のトランジスタサイズをNMOSトランジスタ(20)のトランジスタサイズより大きく設定した論理セル。 - CMOSプロセスによるデジタルLSIの構成要素となる論理セルであってかつ三人力多数決論理の論理機能を有するものにおいて、
第一の入力信号線(1)が第一のPMOSトランジスタ(11)のゲートと第二のPMOSトランジスタ(12)のゲートと第一のNMOSトランジスタ(15)のゲートと第二のNMOSトランジスタ(16)のゲートのすべてに接続し、第二の入力信号線(2)が第三のPMOSトランジスタ(13)のゲートと第四のPMOSトランジスタ(14)のゲートと第三のNMOSトランジスタ(17)のゲートと第四のNMOSトランジスタ(18)のゲートのすべてに接続し、第三の入力信号線(3)が第五のPMOSトランジスタ(19)のゲートと第五のNMOSトランジスタ(20)のゲートに接続する回路構造を有するものであるとき、
PMOSトランジスタ(12、14)のトランジスタサイズをPMOSトランジスタ19のトランジスタサイズより小さく設定し、かつNMOSトランジスタ(16、18)のトランジスタサイズをNMOSトランジスタ20のトランジスタサイズより小さく設定した論理セル。 - 「請求項2」および「請求項3」に記載の要件を兼ね備えた論理セル。
- 「請求項1」に記載の要件に加えて、「請求項2」または「請求項3」または「請求項4」に記載の要件を兼ね備えた論理セル。
- 「請求項1」または「請求項2」または「請求項3」または「請求項4」または「請求項5」記載の論理セルを部分構造として含む論理セル。
- 「請求項1」または「請求項2」または「請求項3」または「請求項4」または「請求項5」記載の論理セルを部分構造として含み、かつ第三の入力信号線(3)にNOTゲートを接続した構造の論理セル。
- 「請求項1」または「請求項2」または「請求項3」または「請求項4」または「請求項5」記載の論理セルをキヤリー伝播経路に使用したリップルキヤリー加算器。
- 「請求項7」記載の論理セルと、「請求項1」または「請求項2」または「請求項3」または「請求項4」または「請求項5」記載の論理セルとをキヤリー伝播経路に使用したリップルキヤリー加算器。
- 「請求項8」または「請求項9」記載のリップルキヤリー加算器を部分構造として含む高速加算器。
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