KR100971412B1 - 반도체 장치의 수직 채널 트랜지스터 형성 방법 - Google Patents

반도체 장치의 수직 채널 트랜지스터 형성 방법 Download PDF

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Abstract

본 발명은 반도체 장치 제조 방법에 관한 것으로서, 보다 상세하게는 수직 채널 트랜지스터(vertical channel transistor)의 소자분리 트렌치 형성 방법에 관한 것이다. 본 발명은 반도체 장치의 수직 채널 트랜지스터 형성 방법에 있어서, 기판상에 복수의 필라를 형성하는 단계; 상기 필라 간의 갭 영역에 SOC를 매립하는 단계; 상기 SOC가 매립된 결과물 상에 소자분리 트렌치 예정 영역의 기판을 노출시키는 포토레지스트 패턴을 형성하는 단계; 상기 포토레지스트 패턴을 식각 베리어로 상기 SOC를 식각하여 상기 소자분리 트렌치 예정 영역의 기판을 노출시키는 단계; 및 상기 노출된 기판을 소정 깊이 식각하여 소자분리 트렌치를 형성하는 단계를 포함한다. 본 발명에 따르면, 필라 측벽에 형성된 질화막 스페이서가 손상되는 것을 최소화할 수 있다. 따라서, 서라운딩 게이트 전극 및 필라가 노출되거나 손상되는 것을 방지할 수 있다. 또한, 낫 오픈(not open)현상을 방지하고, 소자분리 트렌치의 폭을 균일하게 조절할 수 있다.
수직 채널 트랜지스터, 소자분리 트렌치

Description

반도체 장치의 수직 채널 트랜지스터 형성 방법{METHOD FOR FORMING VERTICAL CHANNEL TRANSISTOR OF SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치 제조 방법에 관한 것으로서, 보다 상세하게는 수직 채널 트랜지스터(vertical channel transistor)의 소자분리 트렌치 형성 방법에 관한 것이다.
반도체 장치의 집적도가 증가함에 따라 웨이퍼 상에 집적되는 셀의 면적이 축소되고 있다. 이러한 평면적의 감소는 평판형 트랜지스터의 채널 길이를 감소시키기 때문에, DIBL(Drain Indeuced Barrier Lowering) 현상, 핫 캐리어 효과(hot carrier effect), 펀치 쓰루(punch through)와 같은 단채널 효과(short channel effect)를 발생시킨다. 따라서, 평판형 트랜지스터 구조로는 반도체 장치의 집적도 향상시키는데 한계가 있다.
이와 같은 평판형 트랜지스터의 집적 한계를 극복하기 위해, 종래기술은 집적도를 증가시키면서 동시에 트랜지스터의 채널 길이를 보장할 수 있도록 수직 채널 트랜지스터(vertical channel transistor) 구조를 제안하였다.
도 1a는 종래기술에 따른 수직 채널 트랜지스터를 구비한 반도체 장치의 평 면을 나타내는 도면이다.
도시된 바와 같이, 수직 채널 트랜지스터는 기판(100)으로부터 수직으로 돌출된 복수의 필라(P)를 포함하며, 필라(P)는 제1방향(A-A') 및 제1방향과 교차하는 제2방향(B-B')으로 배열된다. 여기서, 제1방향으로 배열되는 필라(P) 열들 사이의 기판(100)에는 비트라인용 불순물 영역을 상호 분리하는 소자분리 트렌치(T)가 구비되며, 상호 분리된 불순물 영역은 비트라인(BL)으로 사용된다. 또한, 기판(100) 상에는 필라(P) 하부 측벽을 둘러싸는 서라운딩 게이트 전극(미도시)을 전기적으로 연결시키면서 제2방향으로 연장되는 워드라인(WL)이 형성된다.
도 1b 내지 도 1d는 종래기술에 따른 수직 채널 트랜지스터를 구비한 반도체 장치의 제조 공정을 설명하기 위한 반도체 장치의 공정 단면도로서, 도 1a의 제2방향(B-B') 단면도이다.
도 1b에 도시된 바와 같이, 기판(100) 상에 섬 형태의 제1하드마스크 패턴(110)을 형성한 후, 제1하드마스크 패턴(110)을 식각 베리어로 기판(100)을 소정 깊이 식각하여 필라(P)를 형성한다. 여기서, 제1하드마스크 패턴(110)은 하부의 질화막 및 상부의 산화막으로 형성되는 것이 바람직하며, 제1하드마스크 패턴(110)의 하부에는 패드산화막(120)이 개재될 수 있다.
이어서, 필라(P)가 형성된 결과물의 전면에 게이트 절연막(130)을 형성한 후, 필라(P) 하부의 측벽에 이를 둘러싸는 서라운딩 게이트 전극(140)을 형성한다. 이어서, 서라운딩 게이트 전극(140)이 형성된 결과물의 전면에 질화막 스페이서(150)를 형성한다.
이어서, 필라(P) 간의 기판(100) 내에 불순물을 이온 주입하여 비트라인용 불순물 영역(미도시)을 형성한 후, 필라(P) 간의 갭 영역에 절연막(160)을 매립한다. 여기서, 절연막(160)을 산화막으로 이루어진다.
이어서, 절연막(160)이 매립된 결과물 상에 제2하드마스크 패턴(170)을 형성하고, 제2하드마스크 패턴(170) 상에 제1방향으로 배열되는 필라(P) 열들을 덮으면서 소자 분리 트렌치(T) 예정 영역을 노출시키는 라인형의 포토레지스트 패턴(180)을 형성한다. 이때, 공정 상의 한계로 인하여 포토레지스트 패턴(180)이 소자분리 트렌치 예정 영역과 어긋나게 형성될 수 있다.
도 1c에 도시된 바와 같이, 포토레지스트 패턴(180)을 식각 베리어로 제2하드마스크 패턴(170) 및 절연막(160)을 식각함으로써, 필라(P) 사이의 소자분리 트렌치 예정 영역의 기판(100)을 노출시킨다.
이때, 전술한 바와 같이 오버레이 마진(overlay margin) 부족에 의해 포토레지스트 패턴(180)과 소자분리 트렌치 예정 영역이 어긋나게 형성되는 경우, 필라(P) 측벽에 형성된 질화막 스페이서(150)가 손상될 수 있으며, 이러한 경우 서라운딩 게이트 전극(140) 및 필라(P) 노출 및 손상될 수 있다.
또한, 일측의 필라(P)는 측벽의 질화막 스페이서(150)가 손상되는 반면, 타측의 필라(P)는 측벽에 과도한 절연막(160)이 잔류하게 되는 문제점이 발생할 수 있다. 따라서, 기판(100) 전체적으로 복수의 소자분리 트렌치(T)의 폭(W)이 균일하지 않게 형성될 수 있다.
도 1d에 도시된 바와 같이, 상기 노출된 기판(100)을 선택적으로 소정 깊이 식각함으로써, 필라(P) 열들 사이의 기판(100) 내에 제1방향으로 연장되는 소자분리 트렌치(T)를 형성한다. 이때, 질화막 스페이서(150)와 기판(100) 사이의 식각 선택비가 작기 때문에 질화막 스페이서(150)가 더욱 손상될 수 있다. 따라서, 서라운딩 게이트 전극(140)의 노출 및 손상이 더욱 심화될 수 있으며, 질화막 스페이서(150)는 후속 다마신 워드라인 형성 공정에서 식각 베리어로서의 역할을 수행할 수 없게 된다.
이와 같이 오버레이 마진(overlay margin) 부족으로 인해 발생하는 문제점들은 반도체 장치의 집적도가 향상될수록 더욱 심화된다. 따라서, 종래기술에 의해 반도체 장치를 제조하는 경우 반도체 장치의 집적도를 향상시키는데 한계가 있다.
전술한 문제점은 상부와 하부의 폭이 실질적으로 동일한 일자 막대형의 필라(P)를 구비하는 반도체 장치 제조 과정에서만 발생하는 것이 아니며, 하부가 소정 폭 리세스된 필라(P)를 구비하는 반도체 장치를 제조하는 과정에서도 동일한 문제점이 발생할 수 있다.
본 발명은 상기 문제점을 해결하기 위해 제안된 것으로, 필라 간의 갭 영역에 SOC를 매립한 후, 소자분리 트렌치를 형성하는 반도체 장치의 수직 채널 트랜지스터 형성 방법을 제공하는 것을 목적으로 한다.
또한, 본 발명은 소자분리 트렌치를 위한 포토레지스트 패턴을 형성함에 있어서, 포토레지스트 패턴의 폭이 소자분리 트렌치 폭 이상의 값을 갖도록 형성함으로써, 소자분리 트렌치 (not open)을 방지하는 반도체 장치의 수직 채널 트랜지스터 형성 방법을 제공하는 것을 목적으로 한다.
본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 본 명세서의 도면, 발명의 상세한 설명 및 특허청구범위로부터 본 발명의 다른 목적 및 장점을 쉽게 인식할 수 있다.
이러한 목적을 달성하기 위해 제안된 본 발명은 반도체 장치의 수직 채널 트랜지스터 형성 방법에 있어서, 기판상에 복수의 필라를 형성하는 단계; 상기 필라가 형성된 결과물의 전면에 게이트 절연막을 형성하는 단계; 상기 필라의 하부 측벽을 감싸는 서라운딩 게이트 전극을 형성하는 단계; 상기 서라운딩 게이트 전극 및 필라를 보호하기 위한 스페이서를 형성하는 단계; 상기 스페이서를 포함한 전면에 상기 필라 간의 갭 영역을 매립하는 SOC를 형성하는 단계; 상기 SOC가 매립된 결과물 상에 소자분리 트렌치 예정 영역의 기판을 노출시키는 포토레지스트 패턴을 형성하는 단계; 상기 포토레지스트 패턴을 식각 베리어로 상기 SOC를 식각하여 상기 소자분리 트렌치 예정 영역의 기판을 노출시키는 단계; 및 상기 노출된 기판을 소정 깊이 식각하여 소자분리 트렌치를 형성하는 단계를 포함하는 것을 일 특징으로 한다.
또한 본 발명은, 기판상에 복수의 필라를 형성하는 단계; 상기 필라를 포함하는 결과물의 전면에 스페이서를 형성하는 단계; 상기 필라 간의 갭 영역에 상기 스페이서와의 식각 선택비가 큰 희생막을 매립하는 단계; 상기 희생막이 매립된 결과물 상에 소자분리 트렌치 예정 영역의 기판을 노출시키는 포토레지스트 패턴을 형성하되, 상기 포토레지스트 패턴의 폭이 상기 소자분리 트렌치 예정 영역의 폭보다 큰 값을 갖도록 형성하는 단계; 상기 포토레지스트 패턴을 식각 베리어로 상기 희생막을 제거하여 상기 소자분리 트렌치 예정 영역의 기판을 노출시키는 단계; 및 상기 노출된 기판을 소정 깊이 식각하여 소자분리 트렌치를 형성하는 단계를 포함하는 것을 다른 특징으로 한다.
본 발명에 따르면, 필라 간의 갭 영역에 SOC를 매립한 후에 소자분리 트렌치를 형성함으로써, 필라 측벽에 형성된 스페이서가 손상되는 것을 최소화할 수 있다. 따라서, 서라운딩 게이트 전극 및 필라가 노출되거나 손상되는 것을 방지할 수 있다.
또한, 소자분리 트렌치를 위한 포토레지스트 패턴을 형성함에 있어서, 포토레지스트 패턴 사이의 폭이 소자분리 트렌치의 폭 이상의 값을 갖도록 형성함으로써 낫 오픈(not open)현상을 방지하고, 소자분리 트렌치의 폭을 균일하게 조절할 수 있다.
따라서, 반도체 장치의 특성을 향상시키고, 반도체 장치 제조 공정의 수율을 증가시킬 수 있다.
이하에서는, 본 발명의 가장 바람직한 실시예가 설명된다. 도면에 있어서, 두께와 간격은 설명의 편의를 위하여 과장될 수 있다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
도 2a는 본 발명의 일 실시예에 따른 수직 채널 트랜지스터를 구비한 반도체 장치의 평면을 나타내는 도면이다.
도시된 바와 같이, 수직 채널 트랜지스터는 기판(200)으로부터 수직으로 돌출된 복수의 필라(P)를 포함하며, 필라(P)는 제1방향(A-A') 및 제1방향과 교차하는 제2방향(B-B')으로 배열된다. 여기서, 제1방향으로 배열되는 필라(P) 열들 사이의 기판(200)에는 비트라인용 불순물 영역을 상호 분리하는 소자분리 트렌치(T)가 구비되며, 상호 분리된 불순물 영역은 비트라인(BL)으로 사용된다. 또한, 기판(200) 상에는 필라(P) 하부 측벽을 둘러싸는 서라운딩 게이트 전극(미도시)을 전기적으로 연결시키면서 제2방향으로 연장되는 워드라인(WL)이 형성된다.
도 2b 내지 도 2d는 본 발명의 제1 실시예에 따른 수직 채널 트랜지스터를 구비한 반도체 장치의 제조 공정을 설명하기 위한 반도체 장치의 공정 단면도로서, 도 2a의 제2방향(B-B') 단면도이다.
이하, 제1 실시예에서는 상부와 하부의 폭이 실질적으로 동일한 일자 막대형상의 필라를 구비하는 반도체 장치의 제조 방법에 대하여 설명한다. 그러나, 이는 설명의 편의를 위한 것일 뿐 본 발명이 이에 한정되는 것은 아니며 하부가 소정 폭 리세스된 필라를 구비하는 반도체 장치의 제조 방법에 대하여도 동일하게 적용될 수 있다.
도 2b에 도시된 바와 같이, 기판(200) 상에 섬 형태의 제1하드마스크 패턴(210)을 형성한 후, 제1하드마스크 패턴(210)을 식각 베리어로 기판(200)을 소정 깊이 식각하여 필라(P)를 형성한다. 여기서, 제1하드마스크 패턴(210)은 하부의 질화막 및 상부의 산화막으로 형성되는 것이 바람직하며, 제1하드마스크 패턴(210)의 하부에는 패드산화막(220)이 개재될 수 있다.
이어서, 필라(P)가 형성된 결과물의 전면에 게이트 절연막(230)을 형성한 후, 필라(P) 하부의 측벽에 이를 둘러싸는 서라운딩 게이트 전극(240)을 형성한다.
이어서, 서라운딩 게이트 전극(240)이 형성된 결과물의 전면에 후속 소자분리 트렌치 형성시 필라(P) 및 서라운딩 게이트 전극을 보호하기 위한 스페이서(250)를 형성한다. 이때, 서라운딩 게이트 전극(240)이 형성된 결과물의 전면에 질화막을 증착한 후 산화막을 증착함으로써, 하부의 질화막 및 상부의 산화막의 이중막으로 이루어진 스페이서(250)를 형성하는 것이 바람직하다.
이어서, 필라(P) 간의 기판(200) 내에 불순물을 이온 주입하여 비트라인용 불순물 영역(미도시)을 형성한 후, 비트라인용 불순물 영역이 형성된 결과물의 전 체 구조 상에 스페이서(250)와의 식각 선택비가 큰 희생막(260)을 증착한다.
여기서, 희생막(260)은 SOC(Spin On Carbon)으로 이루어지는 것이 바람직하다. SOC는 갭필 특성이 우수하여 필라(P) 간의 갭 영역을 완벽하게 매립할 수 있으며, 평탄화 특성이 우수하다. 또한, SOC와 산화막 사이의 식각 선택비가 크므로 산화막 손상없이 SOC만을 선택적으로 제거할 수 있다. 특히, SOC는 플라즈마 스트립에 의해 다른막의 손상없이 용이하게 제거할 수 있다.
이어서, 희생막(260)이 매립된 결과물 상에 제2하드마스크 패턴(270)을 형성하고, 제2하드마스크 패턴(270) 상에 제1방향으로 배열되는 필라(P) 열들을 덮으면서 소자 분리 트렌치(T) 예정 영역을 노출시키는 라인형의 포토레지스트 패턴(280)을 형성한다.
이때, 포토레지스트 패턴(280) 사이의 폭(W1)은 소자분리 트렌치 예정 영역의 폭(W2) 이상의 값을 갖도록 형성되는 것이 바람직하다. 여기서, 소자분리 트렌치 예정 영역의 폭(W2)은 인접한 필라(P) 간의 폭을 말하며, 보다 상세히는 필라(P) 측벽에 형성된 스페이서(250)에 의해 드러나는 기판(200)의 폭을 말한다.
도 2c에 도시된 바와 같이, 포토레지스트 패턴(280)을 식각 베리어로 제2하드마스크 패턴(270) 및 희생막(260)을 식각함으로써, 필라(P) 사이의 소자분리 트렌치 예정 영역 기판(200)을 노출시킨다.
이때, 전술한 바와 같이 희생막(260)은 스페이서와의 식각 선택비가 큰 물질로 이루어지므로 스페이서(250)의 손상을 최소화하면서 희생막(260)을 선택적으로 제거할 수 있다. 특히, 스페이서(250)가 SOC 막으로 이루어지고 스페이서(250)가 하부의 질화막 및 상부의 산화막으로 이루어지는 경우, 산화막과 SOC 사이의 식각 선택비가 크므로 스페이서(250) 손상없이 희생막(260)만을 선택적으로 제거할 수 있다.
또한, 전술한 바와 같이 포토레지스트 패턴(280) 간의 폭(W1)이 소자분리 트렌치 영역의 폭(W2) 이상의 값을 갖도록 형성함으로써, 낫 오픈(not open) 현상을 방지할 수 있다. 또한, 기판(200) 전체적으로 복수의 소자분리 트렌치 예정 영역이 일정한 폭(W2)을 갖도록 할 수 있다.
도 2d에 도시된 바와 같이, 희생막(260) 제거에 의해 노출된 기판(200)을 소정 깊이 식각함으로써, 필라(P) 열들 사이의 기판(200) 내에 제1방향으로 연장되는 소자분리 트렌치(T)를 형성한다. 이때, 전술한 바와 같이 일정한 폭(W2)으로 노출된 기판(200)을 식각하므로, 일정한 폭의 소자분리 트렌치(T)를 형성할 수 있다.
이때, 전술한 바와 같이 스페이서(250)가 하부의 질화막 및 상부의 산화막으로 이루어지는 경우, 산화막과 기판(200) 사이의 식각 선택비가 크기 때문에, 스페이서(250)는 거의 손상되지 않는다. 따라서, 스페이서(250)는 후속 다마신 워드라인 형성 공정에서 식각 베리어로서의 역할을 충실히 수행할 수 있다.
도 3a 내지 도 3e는 본 발명의 제2 실시예에 따른 수직 채널 트랜지스터를 구비한 반도체 장치의 제조 공정을 설명하기 위한 반도체 장치의 공정 단면도로서, 도 2a의 제2방향(B-B') 단면도이다.
도 3a에 도시된 바와 같이, 기판(300) 상에 섬 형태의 제1하드마스크 패 턴(310)을 형성한 후, 제1하드마스크 패턴(310)을 식각 베리어로 기판(300)을 소정 깊이 식각하여 필라(P)를 형성한다. 여기서, 필라(P)는 상부와 하부의 폭이 실질적으로 동일하다. 즉, 상부와 하부의 폭 차이가 수 나노에 불과한 일자 막대 형상을 갖는다.
여기서, 제1하드마스크 패턴(310)은 하부의 질화막 및 상부의 산화막으로 형성되는 것이 바람직하며, 제1하드마스크 패턴(310)의 하부에는 패드산화막(320)이 개재될 수 있다.
이어서, 필라(P)가 형성된 결과물의 전면에 게이트 절연막(330)을 형성 후, 게이트 절연막(330)이 형성된 제1하드마스크 패턴(310), 패드산화막(320) 및 필라(P)의 측벽에 서라운딩 게이트 전극용 도전막(340)을 형성한다. 이때, 서라운딩 게이트 전극용 도전막(340)은 필라(P) 간의 갭 영역 중심이 오픈될 수 있는 두께로 형성된다.
이어서, 필라(P) 간의 기판(200) 내에 불순물을 이온 주입하여 비트라인용 불순물 영역(미도시)을 형성한다.
도 3b에 도시된 바와 같이, 비트라인용 불순물 영역이 형성된 결과물의 전체 구조 상에 희생막(350)을 증착하여, 필라(P) 간의 갭 영역을 매립한다.
여기서, 희생막(350)은 SOC(Spin On Carbon)으로 이루어지는 것이 바람직하다. SOC는 갭필 특성이 우수하여 필라(P) 간의 갭 영역을 완벽하게 매립할 수 있으며, 평탄화 특성이 우수하다. 또한, SOC와 산화막 사이의 식각 선택비가 크므로 산화막 손상없이 SOC만을 선택적으로 제거할 수 있다. 특히, SOC는 플라즈마 스트립 에 의해 다른막 손상없이 용이하게 제거될 수 있다.
이어서, 희생막(350)이 매립된 결과물 상에 제2하드마스크 패턴(360)을 형성하고, 제2하드마스크 패턴(360) 상에 제1방향으로 배열되는 필라(P) 열들을 덮으면서 소자 분리 트렌치(T) 예정 영역을 노출시키는 라인형의 포토레지스트 패턴(370)을 형성한다.
이때, 포토레지스트 패턴(370) 사이의 폭(W3)은 소자분리 트렌치 예정 영역의 폭(W4) 이상의 값을 갖도록 형성되는 것이 바람직하다. 여기서, 소자분리 트렌치 예정 영역의 폭(W4)은 인접한 필라(P) 간의 간격을 말하며, 보다 상세히는 필라(P) 측벽에 형성된 서라운딩 게이트 전극용 도전막(340)에 의해 드러나는 기판(300)의 간격을 말한다.
도 3c에 도시된 바와 같이, 포토레지스트 패턴(370)을 식각 베리어로 제2하드마스크 패턴(360) 및 희생막(350)을 식각함으로써, 필라(P) 사이의 소자분리 트렌치 예정 영역 기판(300)을 노출시킨다.
이때, 전술한 바와 같이 SOC로 이루어진 희생막(350)을 이용하는 경우, 다른 막의 손상없이 희생막(350)만을 선택적으로 제거할 수 있다. 따라서, 전술한 바와 같이 포토레지스트 패턴(370) 간의 폭(W3)이 소자분리 트렌치 영역의 폭(W4) 이상의 값을 갖도록 형성함으로써, 낫 오픈(not open) 현상을 방지할 수 있다. 또한, 기판(300) 전체적으로 복수의 소자분리 트렌치 예정 영역이 일정한 폭(W4)을 갖도록 할 수 있다. 특히, 포토레지스트 패턴(370)의 개구부가 일측으로 치우치더라도 기판(300) 전체적으로 일정한 폭(W4)의 소자분리 트렌치 예정 영역 기판을 노출시 킬 수 있다.
도 3d에 도시된 바와 같이, 희생막(350) 제거에 의해 노출된 기판(300)을 소정 깊이 식각함으로써, 필라(P) 열들 사이의 기판(300) 내에 제1방향으로 연장되는 소자분리 트렌치(T)를 형성한다. 이때, 전술한 바와 같이 일정한 폭(W4)으로 노출된 기판(300)을 식각하므로, 일정한 폭의 소자분리 트렌치(T)를 형성할 수 있다.
도 3e에 도시된 바와 같이, 필라(P) 간의 갭 영역에 잔류하는 희생막(350)을 제거한다. 이어서, 제1하드마스크 패턴(310), 패드산화막(320) 및 필라(P) 상부에 형성된 서라운딩 게이트 전극용 도전막(340)을 제거함으로써, 필라(P) 하부의 측벽에 이를 둘러싸는 서라운딩 게이트 전극(340A)을 형성한다.
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1a는 종래기술에 따른 수직 채널 트랜지스터를 포함하는 반도체 장치의 평면도.
도 2b 내지 도 2d는 본 발명의 제1 실시예에 따른 수직 채널 트랜지스터를 구비한 반도체 장치의 제조 공정을 설명하기 위한 반도체 장치의 공정 단면도.
도 3a 내지 도 3e는 본 발명의 제2 실시예에 따른 수직 채널 트랜지스터를 구비한 반도체 장치의 제조 공정을 설명하기 위한 반도체 장치의 공정 단면도.
[도면의 주요 부분에 대한 부호의 설명]
P: 필라, T: 소자분리 트렌치, BL: 비트 라인, WL: 워드라인, 100: 기판, 110: 제1하드마스크 패턴, 120: 패드산화막, 130: 게이트 절연막, 140: 서라운딩 게이트 전극, 150: 질화막 스페이서, 160: 절연막, 170: 제2하드마스크 패턴, 180: 포토레지스트 패턴, 200: 기판, 210: 제1하드마스크 패턴, 220: 패드산화막, 230: 게이트 절연막, 240: 서라운딩 게이트 전극, 250: 스페이서, 260: 희생막, 270: 제2하드마스크 패턴, 280: 포토레지스트 패턴, 300: 기판, 310: 제1하드마스크 패턴, 320: 패드산화막, 330: 게이트 절연막, 340: 서라운딩 게이트 전극용 도전막, 340A: 서라운딩 게이트 전극, 350: 희생막, 360: 제2하드마스크 패턴, 370: 포토레지스트 패턴.

Claims (15)

  1. 기판상에 복수의 필라를 형성하는 단계;
    상기 필라가 형성된 결과물의 전면에 게이트 절연막을 형성하는 단계;
    상기 필라의 하부 측벽을 감싸는 서라운딩 게이트 전극을 형성하는 단계;
    상기 서라운딩 게이트 전극 및 필라를 보호하기 위한 스페이서를 형성하는 단계;
    상기 스페이서를 포함한 전면에 상기 필라 간의 갭 영역을 매립하는 SOC를 형성하는 단계;
    상기 SOC가 매립된 결과물 상에 소자분리 트렌치 예정 영역의 기판을 노출시키는 포토레지스트 패턴을 형성하는 단계;
    상기 포토레지스트 패턴을 식각 베리어로 상기 SOC를 식각하여 상기 소자분리 트렌치 예정 영역의 기판을 노출시키는 단계; 및
    상기 노출된 기판을 소정 깊이 식각하여 소자분리 트렌치를 형성하는 단계
    를 포함하는 반도체 장치의 수직 채널 트랜지스터 형성 방법.
  2. 제 1 항에 있어서,
    상기 포토레지스트 패턴 간의 간격은,
    상기 소자분리 트렌치 예정 영역의 폭에 비해 넓은
    반도체 장치의 수직 채널 트랜지스터 형성 방법.
  3. 제 1 항에 있어서,
    상기 소자분리 트렌치 형성 단계 후에,
    상기 필라 간의 갭 영역에 잔류하는 SOC를 제거하는 단계를 더 포함하는
    반도체 장치의 수직 채널 트랜지스터 형성 방법.
  4. 제 1 항에 있어서,
    상기 SOC 제거 단계는,
    플라즈마 스트립을 이용하여 수행되는
    반도체 장치의 수직 채널 트랜지스터 형성 방법.
  5. 제 1 항에 있어서,
    상기 스페이서는 이중막으로 형성하는 반도체 장치의 수직 채널 트랜지스터 형성 방법.
  6. 제 5 항에 있어서,
    상기 스페이서는,
    상부의 산화막 및 하부의 질화막으로 이루어지는
    반도체 장치의 수직 채널 트랜지스터 형성 방법.
  7. 제 1 항에 있어서,
    상기 필라는,
    상부와 하부의 폭이 실질적으로 동일한
    반도체 장치의 수직 채널 트랜지스터 형성 방법.
  8. 기판상에 복수의 필라를 형성하는 단계;
    상기 필라가 형성된 결과물의 전면에 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막이 형성된 필라의 측벽에 서라운딩 게이트 전극용 도전막을 형성하는 단계;
    상기 서라운딩 게이트 전극용 도전막 및 필라를 보호하기 위한 스페이서를 형성하는 단계;
    상기 스페이서를 포함한 전면에 상기 필라 간의 갭 영역을 매립하는 SOC를 형성하는 단계;
    상기 SOC가 매립된 결과물 상에 소자분리 트렌치 예정 영역의 기판을 노출시키는 포토레지스트 패턴을 형성하는 단계;
    상기 포토레지스트 패턴을 식각 베리어로 상기 SOC를 식각하여 상기 소자분리 트렌치 예정 영역의 기판을 노출시키는 단계; 및
    상기 노출된 기판을 소정 깊이 식각하여 소자분리 트렌치를 형성하는 단계
    를 포함하는 반도체 장치의 수직 채널 트랜지스터 형성 방법.
  9. 제 8 항에 있어서,
    상기 소자분리 트렌치 형성 단계 후에,
    상기 SOC를 제거하는 단계; 및
    상기 필라의 상부 측벽에 형성된 서라운딩 게이트 전극용 도전막을 제거함으로써, 상기 필라의 하부 측벽을 둘러싸는 서라운딩 게이트 전극을 형성하는 단계
    를 더 포함하는 반도체 장치의 수직 채널 트랜지스터 형성 방법.
  10. 기판상에 복수의 필라를 형성하는 단계;
    상기 필라를 포함하는 결과물의 전면에 스페이서를 형성하는 단계;
    상기 필라 간의 갭 영역에 상기 스페이서와의 식각 선택비가 큰 희생막을 매립하는 단계;
    상기 희생막이 매립된 결과물 상에 소자분리 트렌치 예정 영역의 기판을 노출시키는 포토레지스트 패턴을 형성하되, 상기 포토레지스트 패턴의 폭이 상기 소자분리 트렌치 예정 영역의 폭보다 큰 값을 갖도록 형성하는 단계;
    상기 포토레지스트 패턴을 식각 베리어로 상기 희생막을 제거하여 상기 소자분리 트렌치 예정 영역의 기판을 노출시키는 단계; 및
    상기 노출된 기판을 소정 깊이 식각하여 소자분리 트렌치를 형성하는 단계
    를 포함하는 반도체 장치의 수직 채널 트랜지스터 형성 방법.
  11. 제 10 항에 있어서,
    상기 스페이서는,
    상부의 산화막 및 하부의 질화막으로 이루어지는
    반도체 장치의 수직 채널 트랜지스터 형성 방법.
  12. 제 11 항에 있어서,
    상기 희생막은,
    산화막과의 식각 선택비가 큰 물질로 이루어지는
    반도체 장치의 수직 채널 트랜지스터 형성 방법.
  13. 제 12 항에 있어서,
    상기 희생막은,
    SOC로 이루어지는
    반도체 장치의 수직 채널 트랜지스터 형성 방법.
  14. 제 10 항에 있어서,
    상기 소자분리 트렌치 형성 단계 후에,
    상기 필라 간의 갭 영역에 잔류하는 희생막을 제거하는 단계를 더 포함하는
    반도체 장치의 수직 채널 트랜지스터 형성 방법.
  15. 제 14 항에 있어서,
    상기 희생막이 SOC로 이루어지는 경우,
    상기 희생막 제거 단계는,
    플라즈마 스트립을 이용하여 수행되는
    반도체 장치의 수직 채널 트랜지스터 형성 방법.
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Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8183628B2 (en) 2007-10-29 2012-05-22 Unisantis Electronics Singapore Pte Ltd. Semiconductor structure and method of fabricating the semiconductor structure
KR100900148B1 (ko) * 2007-10-31 2009-06-01 주식회사 하이닉스반도체 반도체 소자 및 그 제조 방법
US8598650B2 (en) * 2008-01-29 2013-12-03 Unisantis Electronics Singapore Pte Ltd. Semiconductor device and production method therefor
JP5317343B2 (ja) 2009-04-28 2013-10-16 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体装置及びその製造方法
KR101055747B1 (ko) * 2008-11-13 2011-08-11 주식회사 하이닉스반도체 수직 채널 트랜지스터를 구비하는 반도체 장치의 제조방법
KR101087877B1 (ko) * 2008-12-23 2011-11-30 주식회사 하이닉스반도체 고집적 반도체 장치의 제조 방법 및 반도체 장치
KR101567024B1 (ko) * 2009-05-15 2015-11-09 삼성전자주식회사 반도체 기억 소자
US8560101B2 (en) * 2009-10-01 2013-10-15 Panasonic Corporation Audio signal processing apparatus and audio signal processing method
JP5356970B2 (ja) 2009-10-01 2013-12-04 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体装置
JP4912513B2 (ja) * 2010-03-08 2012-04-11 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 固体撮像装置
US8487357B2 (en) * 2010-03-12 2013-07-16 Unisantis Electronics Singapore Pte Ltd. Solid state imaging device having high sensitivity and high pixel density
US20110244683A1 (en) * 2010-04-01 2011-10-06 Michiaki Sano Fabricating Voids Using Slurry Protect Coat Before Chemical-Mechanical Polishing
JP5066590B2 (ja) 2010-06-09 2012-11-07 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体装置とその製造方法
JP5087655B2 (ja) 2010-06-15 2012-12-05 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体装置及びその製造方法
US8564034B2 (en) 2011-09-08 2013-10-22 Unisantis Electronics Singapore Pte. Ltd. Solid-state imaging device
US8669601B2 (en) 2011-09-15 2014-03-11 Unisantis Electronics Singapore Pte. Ltd. Method for producing semiconductor device and semiconductor device having pillar-shaped semiconductor
US8772175B2 (en) 2011-12-19 2014-07-08 Unisantis Electronics Singapore Pte. Ltd. Method for manufacturing semiconductor device and semiconductor device
US8916478B2 (en) 2011-12-19 2014-12-23 Unisantis Electronics Singapore Pte. Ltd. Method for manufacturing semiconductor device and semiconductor device
US8748938B2 (en) 2012-02-20 2014-06-10 Unisantis Electronics Singapore Pte. Ltd. Solid-state imaging device
TWI460464B (zh) * 2013-06-26 2014-11-11 Largan Precision Co Ltd 結像鏡片系統鏡組
JP6300500B2 (ja) * 2013-11-29 2018-03-28 キヤノン株式会社 画像形成装置及びその制御方法、並びにプログラム
CN105679809A (zh) * 2016-01-15 2016-06-15 上海华虹宏力半导体制造有限公司 沟槽型超级结的制造方法
US9899515B1 (en) * 2016-10-31 2018-02-20 International Business Machines Corporation Fabrication of a pair of vertical fin field effect transistors having a merged top source/drain
US10957696B2 (en) * 2017-05-12 2021-03-23 International Business Machines Corporation Self-aligned metal gate with poly silicide for vertical transport field-effect transistors

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19990088580A (ko) * 1998-05-28 1999-12-27 포만 제프리 엘 5평방동적랜덤액세스메모리셀및그제조방법
KR100506336B1 (ko) * 2000-07-31 2005-08-05 인피네온 테크놀로지스 아게 반도체 메모리 셀 배열 및 그 제조 방법

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7159868B2 (en) * 2002-10-03 2007-01-09 Prime Table Games Llc Dealer and player hand combination side wager
US7247570B2 (en) * 2004-08-19 2007-07-24 Micron Technology, Inc. Silicon pillars for vertical transistors
US7122425B2 (en) * 2004-08-24 2006-10-17 Micron Technology, Inc. Methods of forming semiconductor constructions
KR100723527B1 (ko) * 2006-02-13 2007-05-30 삼성전자주식회사 수직 채널 트랜지스터를 구비한 반도체 소자의 제조방법 및그에 의해 제조된 반도체 소자
US7663183B2 (en) * 2006-06-21 2010-02-16 Flextronics International Usa, Inc. Vertical field-effect transistor and method of forming the same

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19990088580A (ko) * 1998-05-28 1999-12-27 포만 제프리 엘 5평방동적랜덤액세스메모리셀및그제조방법
KR100506336B1 (ko) * 2000-07-31 2005-08-05 인피네온 테크놀로지스 아게 반도체 메모리 셀 배열 및 그 제조 방법

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