KR20090068762A - 반도체 소자의 수직 채널 트랜지스터 형성 방법 및 이를위한 워드라인용 마스크의 레이아웃 - Google Patents

반도체 소자의 수직 채널 트랜지스터 형성 방법 및 이를위한 워드라인용 마스크의 레이아웃 Download PDF

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Abstract

본 발명은 반도체 소자의 수직 채널 트랜지스터 형성 방법 및 이를 위한 워드라인용 마스크의 레이아웃에 관한 것으로, 본 발명의 반도체 소자의 수직 채널 트랜지스터 형성 방법은, 기판상에 자신의 상부에 하드마스크 패턴을 갖고 제1 방향 및 상기 제1 방향과 교차하는 제2 방향으로 배열되는 복수개의 필라를 형성하는 단계; 상기 필라 사이를 매립하는 절연막을 형성하는 단계; 상기 절연막을 포함하는 결과물 상에 상기 제1 방향으로 배열되는 필라의 열들에서 각 필라 사이를 오픈시키는 개구부를 갖는 마스크 패턴을 형성하는 단계; 상기 마스크 패턴을 식각 베리어로 상기 절연막을 소정 깊이 식각하여 상기 제1 방향으로 연장되는 워드라인용 트렌치를 형성하는 단계; 및 상기 워드라인용 트렌치의 일부에 도전물질을 매립하여 워드라인을 형성하는 단계를 포함하고, 상술한 본 발명에 의한 반도체 소자의 수직 채널 트랜지스터 형성 방법 및 이를 위한 워드라인용 마스크의 레이아웃은, 워드라인용 트렌치 형성을 위한 마스크 패턴을 형성함에 있어서 종래의 라인형 마스크 패턴 대신 박스(box)형 또는 바(bar)형 개구부를 갖는 마스크 패턴을 이용함으로써, 필라 상의 하드마스크 손실 및 워드라인용 트렌치 형성 후 마스크 패턴 하부에 잔류하는 절연막의 리닝을 최소화할 수 있다.
수직 채널 트랜지스터, 워드라인, 워드라인용 트렌치, 박스형, 바형, 개구부

Description

반도체 소자의 수직 채널 트랜지스터 형성 방법 및 이를 위한 워드라인용 마스크의 레이아웃{METHOD FOR FORMING VERTICAL CHANNEL TRANSISTOR IN SEMICONDUCTOR DEVICE AND LAYOUT OF MASK FOR WORDLINE FOR IT}
본 발명은 반도체 소자의 제조 기술에 관한 것으로, 특히 반도체 소자의 수직 채널 트랜지스터 형성 방법 및 이를 위한 워드라인용 마스크의 레이아웃에 관한 것이다.
최근 반도체 소자의 집적도가 증가함에 따라 트랜지스터가 차지하는 면적도 일정한 비율로 축소되고 있으며, 그에 따라 트랜지스터의 채널 길이 역시 점차 감소하고 있다. 그러나, 현재의 플래너(planar) 트랜지스터 구조로는 이러한 트랜지스터의 채널 길이 감소에 따른 단채널 효과(short channel effect)를 극복하기 어렵고, 요구되는 소자 면적을 만족시키기도 어렵다.
이러한 문제를 해결하기 위하여 반도체 소자의 집적도를 더욱 증가시키면서 트랜지스터의 단채널 효과를 방지할 수 있는 수직 채널 트랜지스터 구조가 제안되 었다.
도1a 내지 도1f는 종래 기술에 따른 반도체 소자의 수직 채널 트랜지스터 형성 방법을 설명하기 위한 공정 단면도 및/또는 레이아웃도이다. 여기서, 본 단면도들은 레이아웃도의 A-A´ 방향에 따라 절단한 단면을 기준으로 하여 도시된 것이다.
도1a에 도시된 바와 같이, 반도체 기판(10) 상에 제1 방향 및 제1 방향과 교차하는 제2 방향으로 배열되는 복수개의 하드마스크 패턴(11)을 형성한다. 이때, 하드마스크 패턴(11)은 필라(pillar) 형성을 위한 반도체 기판(10)의 식각시 베리어로 작용하며, 질화막으로 이루어질 수 있고 그 하부에는 패드 산화막(미도시됨)이 개재될 수 있다.
이어서, 하드마스크 패턴(11)을 식각 베리어로 반도체 기판(10)을 소정 깊이 식각하여 필라 상부(10a)를 형성한다.
도1b에 도시된 바와 같이, 필라 상부(10a) 및 하드마스크 패턴(11)의 측벽에 스페이서(12)를 형성한 후, 하드마스크 패턴(11) 및 스페이서(12)를 식각 베리어로 드러나는 반도체 기판(10)을 소정 깊이 더 식각하여 필라 상부(10a)의 아래에 연장되는 필라 하부(10b)를 형성한다. 본 도면의 공정 결과, 필라 하부(10b) 및 필라 상부(10a)로 이루어지는 활성 영역으로서의 필라(100)가 형성된다. 필라(100)는 상기 제1 방향 및 제2 방향으로 복수개 배열되며, 하드마스크 패턴(11)이 평면상으로 사각형 형태를 갖더라도 식각 공정 등이 진행되면서 필라(100)는 실질적으로 원통형의 구조를 갖게 된다.
도1c에 도시된 바와 같이, 하드마스크 패턴(11) 및 스페이서(12)를 식각 베리어로 드러나는 반도체 기판(10)을 등방성 식각하여 필라 하부(10b)의 측벽을 소정 폭 정도로 리세스(recess)시킨다.
이어서, 리세스된 필라 하부(10b)를 포함하여 드러나는 반도체 기판(10)의 표면에 게이트 절연막(13)을 형성한다.
이어서, 결과물의 전체 구조 상에 게이트 전극용 도전막을 형성한 후, 게이트 절연막(13)이 드러날 때까지 게이트 전극용 도전막을 에치백(etchback)하여 필라 하부(10b)를 둘러싸는 서라운딩(surrounding) 게이트 전극(14)을 형성한다.
도1d에 도시된 바와 같이, 필라(100) 사이의 반도체 기판(10) 내에 불순물을 도핑하여 비트라인용 불순물 영역을 형성한 후, 제2 방향으로 배열되는 필라(100)의 열들 사이의 반도체 기판(10) 내에 불순물 영역을 관통하는 깊이로 소자분리용 트렌치(T1)를 형성하여 비트라인(15)을 한정한다. 이때, 소자분리용 트렌치(T1)의 폭(W1)은 제2 방향으로 배열되는 필라(100)의 열들 사이의 폭(Wa)에 비하여 더 좁게 형성된다.
도1e에 도시된 바와 같이, 소자분리용 트렌치(T1)를 포함하는 결과물의 전체 구조 상에 필라(100) 사이를 충분히 매립하는 두께로 산화막(16)을 형성한 후, 하드마스크 패턴(11)이 드러날 때까지 산화막(16)을 평탄화한다.
이어서, 평탄화된 결과물 상에 워드라인 형성을 위한 마스크 패턴 즉, 제1 방향으로 배열되는 필라(100)의 열들 사이를 덮는 라인형(line type)의 마스크 패턴(17)을 형성한다. 이때, 중첩 마진 확보를 위하여 라인형 마스크 패턴(17)의 폭(Wb)은 제1 방향으로 배열되는 필라(100)의 열들 사이의 폭(Wc)에 비하여 더 큰 것이 바람직하다.
이어서, 라인형 마스크 패턴(17)을 식각 베리어로 산화막(16)을 소정 깊이 식각하여 서라운딩 게이트 전극(14)의 상부를 노출시키는 워드라인용 트렌치(T2)를 형성한다.
도1f에 도시된 바와 같이, 워드라인용 트렌치(T2)의 일부를 매립하는 두께로 도전물질을 형성함으로써 서라운딩 게이트 전극(14)을 상호 연결시키면서 제1 방향으로 연장되는 워드라인(18)을 형성한다.
그러나, 상기의 과정 중 도1e의 공정 즉, 워드라인용 트렌치(T2) 형성을 위하여 라인형 마스크 패턴(17)을 이용하여 산화막(16)을 식각하는 공정에서 질화막으로 이루어지는 하드마스크 패턴(11)이 과도하게 손실되는 문제점이 있다. 이는 라인형 마스크 패턴(17)의 특성상 마스크 공정이 수행된 후에도 하드마스크 패턴(11)이 드러나 있기 때문이다. 도2의 (a)를 참조하면, 하드마스크 질화막의 손실로 인하여 하드마스크 패턴의 높이가 낮아짐과 동시에 그 상부가 뾰족한 첨탑 형상을 갖게 됨을 알 수 있다. 이러한 하드마스크 패턴(11)의 손실은 후속 공정이 진행되면서 더욱 심화되어 필라 상부(10a)의 노출 및 그에 따른 어택(attack)을 초래한다.
또한, 워드라인용 트렌치(T2) 형성을 위하여 라인형 마스크 패턴(17)을 이용하여 산화막(16)을 식각한 후, 라인형 마스크 패턴(17) 하부의 식각되지 않은 산화막(16)이 리닝(leaning)되는 문제점이 있다. 도2의 (b)를 참조하면(여기서, 도2의 (b)는 도1e 레이아웃도의 B-B´ 단면을 기준으로 한 사진임), 라인형 마스크 패턴(17) 하부의 식각되지 않은 산화막(16)이 리닝되는 것을 알 수 있다. 이는, 갭필(gap-fill) 특성을 향상시키기 위하여 산화막(16)으로 널리 이용되는 SOD(Spin On Dielectric)막 등이 열적으로 불안정하고, 라인형 마스크 패턴(17) 하부의 산화막(16) 역시 라인형으로 형성되기 때문이다. 따라서, 후속 열 공정 등에서 SOD막 등과 같은 물질로 이루어지는 라인형의 산화막(16)이 기울어지는 리닝 현상이 나타나게 된다.
상기의 문제점들은 필라의 사이즈 감소가 진행됨에 따라 더욱 심화될 것이므로 워드라인용 트렌치 형성 과정을 개선할 수 있는 기술의 개발이 요구된다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 워드라인용 트렌치 형성을 위한 마스크 패턴을 형성함에 있어서 종래의 라인형 마스크 패턴 대신 박스(box)형 또는 바(bar)형 개구부를 갖는 마스크 패턴을 이용함으로써, 필라 상의 하드마스크 손실 및 워드라인용 트렌치 형성 후 마스크 패턴 하부에 잔류하는 절연막의 리닝을 최소화할 수 있는 반도체 소자의 수직 채널 트랜지스터 형성 방법 및 이를 위한 워드라인용 마스크의 레이아웃을 제공하고자 한다.
상기 과제를 해결하기 위한 본 발명의 반도체 소자의 수직 채널 트랜지스터 형성 방법은, 기판상에 자신의 상부에 하드마스크 패턴을 갖고 제1 방향 및 상기 제1 방향과 교차하는 제2 방향으로 배열되는 복수개의 필라를 형성하는 단계; 상기 필라 사이를 매립하는 절연막을 형성하는 단계; 상기 절연막을 포함하는 결과물 상에 상기 제1 방향으로 배열되는 필라의 열들에서 각 필라 사이를 오픈시키는 개구부를 갖는 마스크 패턴을 형성하는 단계; 상기 마스크 패턴을 식각 베리어로 상기 절연막을 소정 깊이 식각하여 상기 제1 방향으로 연장되는 워드라인용 트렌치를 형성하는 단계; 및 상기 워드라인용 트렌치의 일부에 도전물질을 매립하여 워드라인을 형성하는 단계를 포함한다.
또한, 상기 과제를 해결하기 위한 본 발명의 워드라인용 마스크의 레이아웃 은, 수직 채널 트랜지스터 구조의 워드라인 형성을 위한 마스크의 레이아웃에 있어서, 제1 방향 및 상기 제1 방향과 교차하는 제2 방향으로 배열되는 복수개의 필라 상에서, 상기 제1 방향으로 배열되는 필라의 열들에서 각 필라 사이를 오픈시키는 개구부를 갖고 그외의 부분은 덮는다.
상술한 본 발명에 의한 반도체 소자의 수직 채널 트랜지스터 형성 방법 및 이를 위한 워드라인용 마스크의 레이아웃은, 워드라인용 트렌치 형성을 위한 마스크 패턴을 형성함에 있어서 종래의 라인형 마스크 패턴 대신 박스(box)형 또는 바(bar)형 개구부를 갖는 마스크 패턴을 이용함으로써, 필라 상의 하드마스크 손실 및 워드라인용 트렌치 형성 후 마스크 패턴 하부에 잔류하는 절연막의 리닝을 최소화할 수 있다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도3a 내지 도3f는 본 발명의 일실시예에 따른 반도체 소자의 수직 채널 트랜지스터 형성 방법을 설명하기 위한 공정 단면도 및/또는 레이아웃도이다. 여기서, 본 단면도들은 레이아웃도의 A-A´ 방향에 따라 절단한 단면을 기준으로 하여 도시 된 것이다.
도3a에 도시된 바와 같이, 반도체 기판(30) 상에 제1 방향 및 제1 방향과 교차하는 제2 방향으로 배열되는 복수개의 하드마스크 패턴(31)을 형성한다. 이때, 하드마스크 패턴(31)은 질화막으로 이루어질 수 있고 그 하부에는 패드 산화막(미도시됨)이 개재될 수 있다.
이어서, 하드마스크 패턴(31)을 식각 베리어로 반도체 기판(30)을 소정 깊이 식각하여 필라 상부(30a)를 형성한다.
도3b에 도시된 바와 같이, 필라 상부(30a) 및 하드마스크 패턴(31)의 측벽에 스페이서(32)를 형성한 후, 하드마스크 패턴(31) 및 스페이서(32)를 식각 베리어로 드러나는 반도체 기판(30)을 소정 깊이 더 식각하여 필라 상부(30a)의 아래에 연장되는 필라 하부(30b)를 형성한다. 이때, 스페이서(32)는 질화막으로 이루어지는 것이 바람직하다.
본 도면의 공정 결과, 필라 하부(30b) 및 필라 상부(30a)로 이루어지는 활성 영역으로서의 필라(300)가 형성된다. 필라(300)는 상기 제1 방향 및 제2 방향으로 복수개 배열되며, 하드마스크 패턴(31)이 평면상으로 사각형 형태를 갖더라도 식각 공정 등이 진행되면서 필라(300)는 실질적으로 원통형의 구조를 갖게 된다.
도3c에 도시된 바와 같이, 하드마스크 패턴(31) 및 스페이서(32)를 식각 베리어로 드러나는 반도체 기판(30)을 등방성 식각하여 필라 하부(30b)의 측벽을 소정 폭 정도로 리세스시킨다.
이어서, 리세스된 필라 하부(30b)를 포함하여 드러나는 반도체 기판(30)의 표면에 게이트 절연막(33)을 형성한다.
이어서, 결과물의 전체 구조 상에 게이트 전극용 도전막을 형성한 후, 게이트 절연막(33)이 드러날 때까지 게이트 전극용 도전막을 에치백(etchback)하여 필라 하부(30b)를 둘러싸는 서라운딩 게이트 전극(34)을 형성한다.
도3d에 도시된 바와 같이, 필라(300) 사이의 반도체 기판(30) 내에 불순물을 도핑하여 비트라인용 불순물 영역을 형성한 후, 제2 방향으로 배열되는 필라(300)의 열들 사이의 반도체 기판(30) 내에 불순물 영역을 관통하는 깊이로 소자분리용 트렌치(T1)를 형성하여 비트라인(35)을 한정한다. 이때, 소자분리용 트렌치(T1)의 폭(W1)은 제2 방향으로 배열되는 필라(300)의 열들 사이의 폭(Wa)에 비하여 더 좁게 형성된다.
도3e에 도시된 바와 같이, 소자분리용 트렌치(T1)를 포함하는 결과물의 전체 구조 상에 필라(300) 사이를 충분히 매립하는 두께로 산화막(36)을 형성한 후, 하드마스크 패턴(31)이 드러날 때까지 산화막(36)을 평탄화한다.
이어서, 평탄화된 결과물 상에 워드라인용 트렌치 형성을 위한 마스크 패턴(37)을 형성한다. 여기서, 마스크 패턴(37)은 워드라인용 트렌치가 형성될 영역, 즉, 제1 방향으로 배열되는 필라(300)의 열들에서 각 필라(300)의 사이를 오픈시키는 박스형 또는 바형의 개구부를 갖는다. 따라서, 종래의 라인형 마스크 패턴과 다르게 하드마스크 패턴(31) 상부에 마스크 패턴(37)이 존재하게 된다.
이때, 마스크 패턴(37) 형성시 중첩 마진(overlap margin)을 확보하기 위하여 개구부의 제1 방향의 폭(W2)은 제1 방향으로 배열되는 필라(300)의 열에 있어서 각 필라(300) 사이의 폭(W3)보다 소정 정도 크게 형성되는 것이 바람직하다. 상기 소정 정도는 20nm 이하가 되는 것이 더욱 바람직하다. 또한, 중첩 마진 확보를 위하여 개구부의 제2 방향의 폭(W4)은 각 필라(300)의 제2 방향의 폭(W5)보다 작은 것이 바람직하다.
이어서, 마스크 패턴(37)을 식각 베리어로 산화막(36)을 소정 깊이 식각하여 서라운딩 게이트 전극(34)의 상부를 노출시키는 워드라인용 트렌치(T2)를 형성한다. 이때, 하드마스크 패턴(31) 상부가 마스크 패턴(37)에 의하여 보호되므로 산화막(36)의 식각시 하드마스크 패턴(31)의 손실을 최소화할 수 있다. 또한, 마스크 패턴(37) 하부에 잔류하는 산화막(36)이 라인형을 갖지 않기 때문에 후속 열 공정에서의 리닝 발생을 최소화할 수 있다. 단, 마스크 패턴(37)의 개구부의 제1 방향의 폭(W2)은 제1 방향으로 배열되는 필라(300)의 열에 있어서 각 필라 사이의 폭(W3) 보다 소정 정도 크기 때문에 하드마스크 패턴(31)의 가장자리가 손실되는 것을 더욱 방지하기 위하여, 산화막(36)의 식각은 CF계 가스(예를 들어, C4F6, C3F3 등)를 이용하여 40℃ 이상의 온도범위에서 수행되는 것이 바람직하다.
이어서, 본 명세서에서는 도시되지 않았으나, 산화막(36)의 식각으로 드러나는 필라 상부(30a) 및 서라운딩 게이트 전극(34) 측벽에 잔류할 수 있는 산화물을 완전히 제거하기 위하여 산화막에 대한 습식 식각을 추가로 수행할 수 있다.
도3f에 도시된 바와 같이, 워드라인용 트렌치(T2)의 일부를 매립하는 두께로 도전물질을 형성함으로써 서라운딩 게이트 전극(34)을 상호 연결시키면서 제1 방향 으로 연장되는 워드라인(38)을 형성한다.
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도1a 내지 도1f는 종래 기술에 따른 반도체 소자의 수직 채널 트랜지스터 형성 방법을 설명하기 위한 공정 단면도 및/또는 레이아웃도.
도2는 종래 기술에 따른 수직 채널 트랜지스터 형성 과정의 문제점을 설명하기 위한 사진.
도3a 내지 도3f는 본 발명의 일실시예에 따른 반도체 소자의 수직 채널 트랜지스터 형성 방법을 설명하기 위한 공정 단면도 및/또는 레이아웃도.
* 도면의 주요 부분에 대한 부호의 설명
30 : 반도체 기판 31 : 하드마스크 패턴
32 : 스페이서 33 : 게이트 절연막
34 : 서라운딩 게이트 전극 35 : 비트라인
36 : 산화막 37 : 마스크 패턴
300 : 필라

Claims (15)

  1. 기판상에 자신의 상부에 하드마스크 패턴을 갖고 제1 방향 및 상기 제1 방향과 교차하는 제2 방향으로 배열되는 복수개의 필라를 형성하는 단계;
    상기 필라 사이를 매립하는 절연막을 형성하는 단계;
    상기 절연막을 포함하는 결과물 상에 상기 제1 방향으로 배열되는 필라의 열들에서 각 필라 사이를 오픈시키는 개구부를 갖는 마스크 패턴을 형성하는 단계;
    상기 마스크 패턴을 식각 베리어로 상기 절연막을 소정 깊이 식각하여 상기 제1 방향으로 연장되는 워드라인용 트렌치를 형성하는 단계; 및
    상기 워드라인용 트렌치의 일부에 도전물질을 매립하여 워드라인을 형성하는 단계
    를 포함하는 반도체 소자의 수직 채널 트랜지스터 형성 방법.
  2. 제1항에 있어서,
    상기 개구부의 제1 방향 폭은,
    상기 제1 방향으로 배열되는 필라의 열들에서 각 필라 사이의 폭보다 소정 정도 큰
    반도체 소자의 수직 채널 트랜지스터 형성 방법.
  3. 제2항에 있어서,
    상기 소정 정도는, Onm를 초과하고 20nm이하인
    반도체 소자의 수직 채널 트랜지스터 형성 방법.
  4. 제1항 또는 제2항에 있어서,
    상기 개구부의 제2 방향 폭은,
    각 필라의 제2 방향 폭보다 작은
    반도체 소자의 수직 채널 트랜지스터 형성 방법.
  5. 제1항에 있어서,
    상기 개구부는, 바 또는 박스 형상을 갖는
    반도체 소자의 수직 채널 트랜지스터 형성 방법.
  6. 제1항에 있어서,
    상기 하드마스크 패턴은, 질화막으로 이루어지고
    상기 절연막은, 산화막으로 이루어지는
    반도체 소자의 수직 채널 트랜지스터 형성 방법.
  7. 제1항 또는 제6항에 있어서,
    상기 워드라인용 트렌치 형성 단계는,
    CF계 가스를 이용하여 수행되는
    반도체 소자의 수직 채널 트랜지스터 형성 방법.
  8. 제1항 또는 제6항에 있어서,
    상기 워드라인용 트렌치 형성 단계는,
    적어도 40℃의 온도에서 수행되는
    반도체 소자의 수직 채널 트랜지스터 형성 방법.
  9. 제6항에 있어서,
    상기 워드라인용 트렌치 형성 단계 후에,
    산화물에 대한 습식 식각을 수행하는 단계
    를 더 포함하는 반도체 소자의 수직 채널 트랜지스터 형성 방법.
  10. 제1항에 있어서,
    상기 필라는,
    자신의 하부를 둘러싸는 서라운딩 게이트 전극을 포함하고,
    상기 워드라인용 트렌치 형성 단계는,
    상기 서라운딩 게이트 전극이 노출될 때까지 수행되는
    반도체 소자의 수직 채널 트랜지스터 형성 방법.
  11. 수직 채널 트랜지스터 구조의 워드라인 형성을 위한 마스크의 레이아웃에 있어서,
    제1 방향 및 상기 제1 방향과 교차하는 제2 방향으로 배열되는 복수개의 필라 상에서, 상기 제1 방향으로 배열되는 필라의 열들에서 각 필라 사이를 오픈시키는 개구부를 갖고 그외의 부분은 덮는
    워드라인용 마스크의 레이아웃.
  12. 제11항에 있어서,
    상기 개구부의 제1 방향 폭은,
    상기 제1 방향으로 배열되는 필라의 열들에서 각 필라 사이의 폭보다 소정 정도 큰
    워드라인용 마스크의 레이아웃.
  13. 제12항에 있어서,
    상기 소정 정도는, Onm를 초과하고 20nm이하인
    워드라인용 마스크의 레이아웃.
  14. 제11항 또는 제12항에 있어서,
    상기 개구부의 제2 방향 폭은,
    각 필라의 제2 방향 폭보다 작은
    워드라인용 마스크의 레이아웃.
  15. 제11항에 있어서,
    상기 개구부는, 바 또는 박스 형상을 갖는
    워드라인용 마스크의 레이아웃.
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