KR101057187B1 - 수직 채널 트랜지스터의 제조 방법 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title description 5
- 239000000758 substrate Substances 0.000 claims abstract description 81
- 238000005530 etching Methods 0.000 claims abstract description 40
- 238000000034 method Methods 0.000 claims abstract description 40
- 229910052751 metal Inorganic materials 0.000 claims abstract description 36
- 239000002184 metal Substances 0.000 claims abstract description 36
- 125000006850 spacer group Chemical group 0.000 claims abstract description 26
- 230000004888 barrier function Effects 0.000 claims abstract description 9
- 230000001590 oxidative effect Effects 0.000 claims abstract description 3
- 150000004767 nitrides Chemical class 0.000 claims description 9
- 229910021332 silicide Inorganic materials 0.000 claims description 6
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 6
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 4
- 239000010937 tungsten Substances 0.000 claims description 4
- 229910052721 tungsten Inorganic materials 0.000 claims description 4
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 claims description 4
- 229910021342 tungsten silicide Inorganic materials 0.000 claims description 4
- 239000010941 cobalt Substances 0.000 claims description 3
- 229910017052 cobalt Inorganic materials 0.000 claims description 3
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 claims description 3
- 239000000463 material Substances 0.000 claims description 3
- 229910021341 titanium silicide Inorganic materials 0.000 claims description 3
- 239000004065 semiconductor Substances 0.000 description 47
- 239000012535 impurity Substances 0.000 description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 4
- 229920005591 polysilicon Polymers 0.000 description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 2
- 230000006866 deterioration Effects 0.000 description 2
- 238000011160 research Methods 0.000 description 2
- 238000000926 separation method Methods 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 229910019044 CoSix Inorganic materials 0.000 description 1
- GDFCWFBWQUEQIJ-UHFFFAOYSA-N [B].[P] Chemical compound [B].[P] GDFCWFBWQUEQIJ-UHFFFAOYSA-N 0.000 description 1
- 238000005452 bending Methods 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate
- H10B12/0383—Making the capacitor or connections thereto the capacitor being in a trench in the substrate wherein the transistor is vertical
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66666—Vertical transistors
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/39—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor and the transistor being in a same trench
- H10B12/395—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor and the transistor being in a same trench the transistor being vertical
Abstract
기판 상에 제1 방향으로 일정 간격 이격되는 라인형 마스크 패턴을 형성하고, 마스크 패턴을 마스크로 한 식각으로 기판 내에 트렌치를 형성하고, 트렌치 내측벽 및 라인형 마스크 패턴 측벽에 제1 스페이서를 형성한다. 제1 스페이서를 측벽배리어로 트렌치 바닥면을 등방성 식각하여 스페이서 내측 방향으로 식각된 리세스 영역을 형성하고, 리세스 영역을 금속막으로 채워 기판 내에 비트라인을 형성한 다음, 비트라인이 형성된 트렌치 및 라인형 마스크 패턴 사이를 매립하는 제1 절연막을 형성한다. 제1 절연막 및 상기 라인형 마스크 패턴을 제1 방향과 직교하는 제2 방향으로 분리되게 식각하여 정방형 마스크 패턴을 형성하고, 정방형 마스크 패턴을 정방형 마스크 패턴에 의해 노출된 기판 부분 및 제1 절연막 부분을 제1 깊이로 식각하여 정방형 기둥 구조의 활성영역 상부를 노출시킨 후, 정방형 마스크 패턴 및 정방형 기둥의 상부 측벽을 감싸는 제2 스페이서를 형성한다. 제2 스페이서를 측벽배리어로 노출된 기판 부분 및 제1 절연막 부분을 제2 깊이로 식각하여 정방형 기둥 구조의 활성영역 하부를 노출시키고, 제2 스페이서 및 제1 절연막에 의해 정의된 정방형 기둥 구조의 활성영역 하부에 등방성 식각공정을 수행하여 활성영역 내측방향으로 니치 영역을 형성한다. 니치영역이 형성된 정방형 기둥 구조의 활성영역을 산화시켜 게이트절연막을 형성하고, 게이트절연막이 형성된 결과물 상에 게이트도전막을 형성한 후, 게이트도전막에 이방성 식각공정을 수행하여 정방형 기둥 이외의 기판 위에 형성된 게이트절연막 및 제1 절연막을 노출시킨다. 그리고 게이트절연막 및 제1 절연막이 노출된 기판 내에 제2 절연막의 의해 노드분리된 게이트금속막을 형성하는 단계를 포함한다.
수직형상, 게이트, 라인 타입, 하드마스크, 비트라인, 활성영역
Description
본 발명은 반도체소자의 제조 방법에 관한 것으로, 보다 구체적으로 수직 채널 트랜지스터의 제조 방법에 관한 것이다.
반도체소자의 크기가 축소(Shrink)되고, 반도체소자의 디자인 룰(design rule)이 감소됨에 따라, 고집적화됨 메모리 소자 예컨대, 디램(DRAM) 기술 기발이 한계에 다다르고 있다. 이에 따라, 1 비트(bit)를 저장하는 단위 셀(cell)의 면적을 감소시키기 위한 연구 예컨대, 동일 디자인 룰 적용 시 획기적으로 고집적화된 셀 형성이 가능한 4F2 트랜지스터에 대한 연구가 이루어지고 있다.
이러한 4F2 트랜지스터를 구성하기 위해서는 셀 트랜지스터의 소스 및 드레인 영역 즉, 전하가 저장된 캐패시터 영역과 소스영역과 전하를 비트라인으로 방출하는 드레인 영역이 1F 내에 형성해야 한다. 이를 위해, 셀 동작을 위한 트랜지스터의 소스 및 드레인 영역을 상, 하부로 형성시켜 수직 기둥 형태의 채널을 형성함으로써, 4F2 내에서 lk 셀 트랜지스터의 동작 구현이 가능한 수직 채널 트랜지스 터(vertical channel Transistor)가 제안되고 있다.
그런데, 수직 채널 트랜지스터는 공정 난이도가 증가하면서, 구조 형성의 가능성 여부 및 소자 특성을 예측하기가 어렵다. 또한, 소스 및 드레인 영역이 상, 하부로 구성됨에 따라, 비트라인이 반드시 하부에 형성되어야 하나, 이러한 하부 비트라인은 금속 스택(matal stack)구조 형성이 불가능하다.
이에 따라, 비트라인을 n타입의 불순물이 도핑된 폴리실리콘으로 사용하거나, 또는 실리콘과 금속의 선택적 반응을 통해 자기정렬된 실리사이드 즉, 살리사이드(SAliciide; Self Aligned silicide)를 형성하고 있다. 살리사이드 공정은 열공정 시 금속과 절연막이 반응하지 않는 성질을 이용하여 실리콘을 포함한 물질막에만 선택적으로 실리사이드층을 형성하고, 반응하지 않은 금속층을 제거하는 공정이다. 그러나, n 타입의 불순물이 도핑된 폴리실리콘 비트라인 또는 살리사이드 비트라인 구조는 형성하기가 어렵다. 특히 n 타입의 불순물이 도핑된 폴리실리콘 비트라인은 면저항을 증가시켜 반도체소자의 동작 특성을 열화시킨다.
본 발명에 따른 수직형 트랜지스터의 제조 방법은, 기판 상에 제1 방향으로 일정 간격 이격되는 라인형 마스크 패턴을 형성하는 단계; 상기 마스크 패턴을 마스크로 한 식각으로 상기 기판 내에 트렌치를 형성하는 단계; 상기 트렌치 내측벽 및 라인형 마스크 패턴 측벽에 제1 스페이서를 형성하는 단계; 상기 제1 스페이서를 측벽배리어로 상기 트렌치 바닥면을 등방성 식각하여 상기 스페이서 내측 방향으로 식각된 리세스 영역을 형성하는 단계; 상기 리세스 영역을 금속막으로 채워 상기 기판 내에 비트라인을 형성하는 단계; 상기 비트라인이 형성된 트렌치 및 라인형 마스크 패턴 사이를 매립하는 제1 절연막을 형성하는 단계; 상기 제1 절연막 및 상기 라인형 마스크 패턴을 제1 방향과 직교하는 제2 방향으로 분리되게 식각하여 정방형 마스크 패턴을 형성하는 단계; 상기 정방형 마스크 패턴을 상기 정방형 마스크 패턴에 의해 노출된 기판 부분 및 제1 절연막 부분을 제1 깊이로 식각하여 정방형 기둥 구조의 활성영역 상부를 노출시키는 단계; 상기 정방형 마스크 패턴 및 상기 정방형 기둥의 상부 측벽을 감싸는 제2 스페이서를 형성하는 단계; 상기 제2 스페이서를 측벽배리어로 노출된 기판 부분 및 제1 절연막 부분을 제2 깊이로 식각하여 정방형 기둥 구조의 활성영역 하부를 노출시키는 단계; 상기 제2 스페이서 및 제1 절연막에 의해 정의된 정방형 기둥 구조의 활성영역 하부에 등방성 식각공정을 수행하여 상기 활성영역 내측방향으로 니치 영역을 형성하는 단계; 상기 니치 영역이 형성된 정방형 기둥 구조의 활성영역을 산화시켜 게이트절연막을 형성하는 단계; 상기 게이트절연막이 형성된 결과물 상에 게이트도전막을 형성하는 단계; 상기 게이트도전막에 이방성 식각공정을 수행하여 상기 정방형 기둥 이외의 기판 위에 형성된 게이트절연막 및 제1 절연막을 노출시키는 단계; 및 상기 게이트절연막 및 제1 절연막이 노출된 기판 내에 제2 절연막의 의해 노드분리된 게이트금속막을 형성하는 단계를 포함한다.
상기 라인형 마스크 패턴은 상기 기판의 x축 방향으로 1F의 폭만큼 노출되게 형성하는 것이 바람직하다.
상기 트렌치는 기판의 표면으로부터 2000 내지 4000Å 깊이로 식각하여 형성하는 것이 바람직하다.
상기 스페이서는 산화막 또는 질화막으로 형성하거나, 산화막 및 질화막의 이중막으로 형성하는 것이 바람직하다.
상기 리세스영역은 상기 트렌치된 기판의 양측을 x축 방향으로 1/3F의 폭만큼 식각하여 형성하는 것이 바람직하다.
상기 금속막은 텅스텐, 텅스텐실리사이드막, 티타늄실리사이드막, 또는 코발트실리사이드막을 포함하여 형성하는 것이 바람직하다.
상기 비트라인을 형성하는 단계 이후에, 상기 노출된 트렌치 바닥면을 소정 깊이로 추가 식각하여 리세스홈을 형성하는 단계를 더 포함할 수 있다.
상기 정방형 마스크 패턴을 형성하는 단계는, 상기 제1 절연막 및 마스크 패턴 위에 제1 방향과 직교하는 제2 방향으로 일정 간격 이격되는 라인형 레지스트 패턴을 형성하는 단계; 상기 라인형 레지스트 패턴을 마스크로 한 식각으로 상기 라인형 마스크 패턴을 제2 방향으로 분리시켜 정방형 마스크 패턴; 및 상기 정방형 마스크 패턴에 의해 돌출된 제1 절연막을 기판 상부 표면 깊이로 식각하는 단계로 이루어지는 것이 바람직하다.
상기 레지스트막 패턴은 상기 제1 절연막 및 라인 타입의 하드마스크 패턴을 상기 기판의 y축 방향으로 1F의 폭만큼 노출되게 형성하는 것이 바람직하다.
상기 정방형 마스크 패턴은 상기 제1 절연막 및 기판을 상기 기판의 x축 방향으로 1F의 폭만큼 노출되고, 상기 기판의 y축 방향으로 1F의 폭만큼 노출되게 형성하는 것이 바람직하다.
상기 게이트금속막을 형성하는 단계는, 상기 게이트절연막 및 게이트도전막이 형성된 기판 상에 게이트금속막을 형성하는 단계; 상기 기판 상에 상기 기판의 x축 방향으로 라인 타입의 레지스트막 패턴을 형성하는 단계; 상기 레지스트막 패턴에 의해 노출된 게이트금속막 부분을 식각하는 단계; 및 상기 식각된 부분에 제2 절연막을 형성하여 상기 제2 절연막에 의해 상기 기판의 y축 방향으로 분리된 게이트금속막을 형성하는 단계를 포함한다.
(실시예)
도 1a 및 도 1b를 참조하면, 반도체기판(100) 내에 활성영역을 설정하는 트렌치(110)를 형성한다.
구체적으로, 반도체기판(100) 상에 포토리소그라피(photolithography) 공정 및 식각(etching)공정을 수행하여 반도체기판(100)의 일 방향 예컨대, y축 방향으로 소정 간격 이격되는 라인형(line type) 마스크 패턴(101)을 형성한다. 마스크 패턴(101)은, 산화막 및 질화막을 포함하여 형성할 수 있다. 이때, 마스크 패턴(101)의 폭(W1) 및 마스크 패턴(101) 간의 이격 간격(W2)은 반도체소자의 1 비트(bit)를 저장하는 단위 면적인 1F 간격으로 배치된다.
마스크 패턴(101)에 의해 노출된 반도체기판(100) 부분을 선택적으로 식각하여 반도체기판(100) 내에 활성영역을 한정하는 트렌치(trench)(110)를 형성한다. 트렌치(110)는 반도체기판(100)의 표면으로부터 2000 내지 4000Å의 깊이 정도로 식각할 수 있다. 트렌치(110)는 마스크 패턴 간의 이격 간격(W2)과 대등하게 반도체소자의 1 비트(bit)를 저장하는 단위 면적인 1F 간격으로 배치된다. 여기서, 트렌치(110)에 의해 반도체기판(100)의 활성영역이 정의되고, 트렌치(110)가 형성된 반도체기판(100) 부분은 소자분리영역으로 이해될 수 있다. 여기서, 도 1b는 도 1a를 x축의 A-A' 방향 및 y축의 B-B' 방향으로 잘라내어 나타내 보인 단면도이다. 이하 이에 대한 설명은 생략하기로 한다.
도 2a 및 도 2b를 참조하면, 트렌치(110) 측벽 및 마스크 패턴(101) 측벽에 제1 스페이서(120)를 형성한다. 제1 스페이서(120)는 산화막 또는 질화막을 단독으로 형성하거나 산화막 및 질화막의 이중막으로 형성할 수 있다.
구체적으로, 트렌치(110)가 형성된 패드질화막 패턴(102) 상에 제1 스페이서막을 형성한 후, 이방성 식각공정을 수행하여 트렌치(110)의 바닥면 및 마스크 패턴(101)의 상부 표면을 노출시키면서, 트렌치(110) 측벽 및 마스크 패턴(101) 측벽에 제1 스페이서(120)를 형성한다. 제1 스페이서(120)는 반도체기판(100) 내에 비 트라인 영역을 노출시키기 위한 식각공정 시 반도체기판(100)의 활성영역을 보호하는 배리어(barrier)역할을 한다.
트렌치(110) 바닥면에 대해 등방성 식각공정을 수행하여 트렌치(110) 하단부에 제1 깊이(h1) 및 제1 두께(d1) 만큼 식각된 리세스 영역(111)을 형성한다. 구체적으로, 트렌치(110) 바닥면에 대해 제1 스페이서(120)를 측벽배리어로 한 등방성 식각공정을 수행한다. 그러면, 트렌치 바닥면이 수직방향으로 제1 깊이(h1)로 식각되는 동시에 제1 스페이서(120)보다 내측 방향 즉, 반도체기판(100)의 활성영역 방향으로도 제1 두께(d1)만큼 식각된다. 이로 인해, 반도체기판(100)의 활성영역 하단에 제1 깊이(h1) 및 제1 두께(d1) 만큼 식각된 리세스 영역(111)이 형성된다.
도 3a 및 도 3b를 참조하면, 리세스 영역(111)이 형성된 트렌치(110) 내부에 금속막(130)을 형성한다. 금속막(130)은 낮은 저항의 금속막 예를 들어, 텅스텐(W), 텅스텐실리사이드(WSix), 티타늄실리사이드(TiSix), 코발트실리사이드(CoSix) 을 포함하는 그룹 중에서 적어도 어느 하나를 선택하여 형성할 수 있다.
도 4a 및 도 4b를 참조하면, 금속막(도 3b의 130)에 에치백(etchback) 공정 및 버티컬 식각(vertical etch) 공정을 수행하여 트렌치 바닥면을 노출시킨다. 그러면, 금속막(130)이 상호 분리되면서 반도체기판(100)의 활성 영역 하단에 제1 깊이(h1) 및 제1 두께(d1)를 갖는 비트라인(131)이 형성된다.
다음에, 비트라인(131)에 의해 노출된 트렌치(110) 바닥면을 제2 깊이(h2)로 추가 식각하여 리세스 홈(110a)을 형성한다. 리세스 홈(110a)은 트렌치(110) 바닥면으로부터 300 내지 500Å 깊이로 식각할 수 있다. 리세스 홈(110a)은 후속 제1 절연막에 의해 반도체기판(100)의 활성 영역 하부에 형성된 비트라인을 보다 신뢰성있게 절연시키기 위한 역할을 한다.
도 5a 및 도 5b를 참조하면, 리세스홈(110a)이 형성된 트렌치(100) 내에 제1 절연막(140)을 형성하고, 평탄화 예컨대, 화학기계연마(CMP;Chemical Mechanical Polishing) 공정을 수행하여 마스크 패턴(101)의 상부 표면을 노출시킨다. 그러면, 제1 절연막(140)에 의해, 반도체기판(100)의 활성영역 하부에 형성된 비트라인(131)이 전기적으로 절연된다. 여기서, 제1 절연막(140)은 SOD(Spin On Dielectric)막 또는 BPSG(Boron Phosphorus Silicate Glass)막으로 형성할 수 있다.
도 6a 및 도 6b를 참조하면, 마스크 패턴(101) 및 제1 절연막(140) 상에 반도체기판(100)의 x축 방향으로 소정 간격 이격되는 라인형(line type) 레지스트 패턴(150)을 형성한다. 이때, 레지스트 패턴(150)의 폭(W3) 및 레지스트 패턴(150) 사이의 이격 간격(W4)은 반도체소자의 1 비트(bit)를 저장하는 단위 면적인 1F 간격으로 배치한다.
레지스트 패턴(150)을 식각마스크로 노출된 마스크 패턴(도 5a의 101 )을 선택적으로 제거하고, 노출된 반도체기판을 제3 깊이(h3)로 1차 식각한다. 그러면, y 축 방향으로 배치된 라인형 마스크 패턴(101)은 x축 방향으로 분리되어 정방 형(squrtz type) 마스크 패턴(101a)이 형성되며, x축의 C-C' 방향으로는 제1 절연막(140)이 돌출된 구조로 형성된다 여기서, 도 6b는 도 6a를 x축의 A-A' 방향, y축의 B-B' 방향 및 x축의 C-C' 방향으로 잘라내어 나타내 보인 단면도이다. 이하, 이에 대한 설명은 생략하기로 한다. 도 6b의 점선은 1차 식각공정을 수행하기 이전 반도체기판의 상부 표면으로 이해될 수 있다.
도 7a 및 도 7b를 참조하면, 레지스트막 패턴(도 7b의 150)을 스트립(strip) 공정을 수행하여 제거한 후, 정방형 마스크 패턴(101a)에 의해 노출된 제1 절연막(140)의 일부를 제3 깊이(h3)로 식각된 반도체기판(1100)과 동일한 높이(h4)를 갖도록 선택적으로 제거한다. 그러면, 정방형 마스크 패턴(101a)은 반도체기판(100)의 y축 방향 및 x축 방향으로 돌출된 구조로 형성되고, x축 및 y축으로 분리된 기둥 구조의 활성영역 상부가 노출된다. 계속해서, 정방형 마스크 패턴(101a) 측벽 및, 일부 노출된 활성영역 측벽에 제2 스페이서(160)를 형성한다. 제2 스페이서(160)는 스페이서막을 형성한 후, 이방성 식각공정을 수행하여 형성할 수 있다.
도 8a 및 도 8b를 참조하면, 제2 스페이서(160)를 측벽배리어로 노출된 반도체기판(100) 부분 및 제1 절연막(140) 부분을 제3 깊이(h5)로 식각한다. 이때, 도 9b에 제시된 C-C' 방향으로는 반도체기판(100) 부분 및 제1 절연막(140) 부분이 동일한 깊이(h5)로 식각되어 정방형 기둥 구조의 하부가 노출된다. 정방형 마스크 패턴(101a)에 의해 차단되는 활성영역은 x축 및 y축 방향으로 분리된 정방형 기둥 구조로 형성된다. 이때, 정방형 마스크 패턴(101a)에 의해 노출된 반도체기판(100) 부분 및 제1 절연막(140)은 습식 식각 및 건식 식각 공정을 조합하여 동일한 깊이(h5)로 식각될 수 있도록 제어하는 것이 바람직하다.
도 9a 및 도 9b를 참조하면, 정방형 기둥 구조의 활성영역 하단에 등방성 식각 공정을 수행하여 활성영역 내측방향으로 식각된 니치(niche)영역(110b)를 형성한다. 그러면, 기둥 구조의 활성영역은 내측방향으로 식각된 니치 영역(110b)에 의해 수직 채널(vertical channel) 프로파일(profile)이 구현된다. 한편, 니치 영역(110b)를 형성하기 이전에, y축 방향으로 식각된 바닥면 상부 표면에 n형 불순물이온을 도핑(doping)하는 이온주입공정을 수행할 수도 있다.
도 10a 및 도 10b를 참조하면, 내측방향으로 식각된 니치 영역(110b) 내에 게이트절연막(170)을 형성한다. 게이트절연막(170)은 산화공정을 수행하여 실리콘옥사이드막을 50 내지 80Å 두께로 성장시켜 형성할 수 있다. 여기서, 게이트절연막(170)은 확장부에 의해 노출된 반도체기판과, B-B' 및 C-C' 방향으로 노출된 반도체기판(100) 상에도 성장된다.
도 11a 및 도 11b를 참조하면, 게이트절연막(170) 위에 게이트도전막(180)을 형성한다. 구체적으로, 게이트절연막(170)이 형성된 반도체기판(100) 상에 게이트도전막(180)을 형성한 후, 에치백(etchback) 공정을 수행하여 확장부 내에만 게이트도전막(180)이 잔류되게 한다. 게이트도전막(180)은 폴리실리콘막을 200 내지 500Å 두께로 형성할 수 있다. 에치백 공정으로 게이트도전막(180)이 확장부 내에만 잔류됨에 따라, B-B' 및 C-C' 방향으로 노출된 반도체기판(100) 상에 성장된 게이트절연막(170)이 선택적으로 노출된다.
도 12a 및 도 12b를 참조하면, 게이트절연막(170) 및 게이트도전막(180)이 형성된 반도체기판(100)을 매립하는 게이트금속막(190)을 형성한다. 게이트금속막(190)은 텅스텐막 또는 텅스텐실리사이드막을 포함하여 형성할 수 있다.
구체적으로, 게이트절연막(170) 및 게이트도전막(180)이 형성된 반도체기판(100) 상에 게이트금속막(190)을 형성한 후, 게이트금속막에 대한 에치백(etchback) 공정을 수행하여 게이트금속막(190)이 반도체기판(100) 상부 표면과 동일한 높이를 가지도록 식각한다. 그러면, 게이트금속막(190) 및 반도체기판(100) 상에 정방형 마스크 패턴(101a)이 돌출된 구조로 형성된다.
도 13a 및 도 13b를 참조하면, 게이트금속막(190)이 형성된 반도체기판 상에 x 축 방향의 라인 형상으로 배치된 레지스트막 패턴(151)을 형성한다. 레지스트막 패턴(151)은 반도체기판(100) 내에 형성된 게이트금속막(190)을 워드라인 방향으로 분리하기 위한 역할을 한다.
레지스트막 패턴(151)에 의해 노출된 게이트금속막 부분을 선택적으로 식각한다. 그러면, 반도체기판의 일 방향 x축 방향으로 분리된 게이트금속막 패턴(191)을 형성한다.
도 14a 및 도 14b를 참조하면, 게이트금속막 패턴(191)이 형성된 반도체기판(100) 상에 제2 절연막(141)을 형성한다. 그러면, 제2 절연막(141)에 의해 게이트금속막 패턴(191)은 x축 방향 예컨대, 워드라인 방향으로 분리되고, 반도체기판의 y축 방향으로는 제2 절연막에 의해 절연된다. 제2 절연막(141)은 SOD막 또는 BPSG막을 포함하여 형성할 수 있다. 다음에, 패드질화막 패턴을 제거한 후, 후속 공정 예컨대, 콘택 플러그 및 캐패시터 형성공정을 수행하여 수직 형상 구조의 트랜지스터를 형성한다.
본 발명에 따르면, 반도체기판의 x축 방향 및 y축 방향으로 분리된 정방형 타입의 수직 형상 게이트를 형성함으로써, 수직 게이트의 쓰러짐 및 휘어짐 현상을 억제할 수 있다. 또한, 활성 영역 하부에 식각된 리세스 영역을 형성함으로써, 활성 영역 하부에 금속 비트라인 형성이 가능하여 비트라인의 저항을 감소시킬 수 있다. 이에 따라, 반도체소자의 동작 특성 열화, 특히, 비트라인 RC 딜레이에서 유발되는 리드/ 라이트 타임 열화를 근본적으로 개선하여 고속동작제품에 대등가능한 반도체소자의 특성을 확보할 수 있다.
이상, 본 발명의 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 바람직한 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능함은 당연하다.
도 1a 내지 도 14b 는 본 발명에 따른 수직형 트랜지스터의 제조 방법을 설명하기 위해 나타내 보인 단면도들이다.
Claims (11)
- 기판 상에 제1 방향으로 일정 간격 이격되는 라인형 마스크 패턴을 형성하는 단계;상기 마스크 패턴을 마스크로 한 식각으로 상기 기판 내에 트렌치를 형성하는 단계;상기 트렌치 내측벽 및 라인형 마스크 패턴 측벽에 제1 스페이서를 형성하는 단계;상기 제1 스페이서를 측벽배리어로 상기 트렌치 바닥면을 등방성 식각하여 상기 스페이서 내측 방향으로 식각된 리세스 영역을 형성하는 단계;상기 리세스 영역을 금속막으로 채워 상기 기판 내에 비트라인을 형성하는 단계;상기 비트라인이 형성된 트렌치 및 라인형 마스크 패턴 사이를 매립하는 제1 절연막을 형성하는 단계;상기 제1 절연막 및 상기 라인형 마스크 패턴을 제1 방향과 직교하는 제2 방향으로 분리되게 식각하여 정방형 마스크 패턴을 형성하는 단계;상기 정방형 마스크 패턴을 상기 정방형 마스크 패턴에 의해 노출된 기판 부분 및 제1 절연막 부분을 제1 깊이로 식각하여 정방형 기둥 구조의 활성영역 상부를 노출시키는 단계;상기 정방형 마스크 패턴 및 상기 정방형 기둥의 상부 측벽을 감싸는 제2 스 페이서를 형성하는 단계;상기 제2 스페이서를 측벽배리어로 노출된 기판 부분 및 제1 절연막 부분을 제2 깊이로 식각하여 정방형 기둥 구조의 활성영역 하부를 노출시키는 단계;상기 제2 스페이서 및 제1 절연막에 의해 정의된 정방형 기둥 구조의 활성영역 하부에 등방성 식각공정을 수행하여 상기 활성영역 내측방향으로 니치 영역을 형성하는 단계;상기 니치영역이 형성된 정방형 기둥 구조의 활성영역을 산화시켜 게이트절연막을 형성하는 단계;상기 게이트절연막이 형성된 결과물 상에 게이트도전막을 형성하는 단계;상기 게이트도전막에 이방성 식각공정을 수행하여 상기 정방형 기둥 이외의 기판 위에 형성된 게이트절연막 및 제1 절연막을 노출시키는 단계; 및상기 게이트절연막 및 제1 절연막이 노출된 기판 내에 제2 절연막의 의해 노드분리된 게이트금속막을 형성하는 단계를 포함하는 수직형 트랜지스터의 제조 방법.
- 청구항 2은(는) 설정등록료 납부시 포기되었습니다.제1항에 있어서,상기 라인형 마스크 패턴은 상기 기판의 x축 방향으로 1F의 폭만큼 노출되게 형성하는 수직형 트랜지스터의 제조 방법.
- 청구항 3은(는) 설정등록료 납부시 포기되었습니다.제1항에 있어서,
- 청구항 4은(는) 설정등록료 납부시 포기되었습니다.제1항에 있어서,상기 스페이서는 산화막 또는 질화막의 단일막으로 형성하거나, 또는 산화막 및 질화막의 이중막으로 형성하는 수직형 트랜지스터의 제조 방법.
- 삭제
- 청구항 6은(는) 설정등록료 납부시 포기되었습니다.제1항에 있어서,상기 금속막은 텅스텐, 텅스텐실리사이드막, 티타늄실리사이드막, 또는 코발트실리사이드막을 포함하여 형성하는 수직형 트랜지스터의 제조 방법.
- 청구항 7은(는) 설정등록료 납부시 포기되었습니다.제1항에 있어서,상기 비트라인을 형성하는 단계 이후에, 상기 노출된 트렌치 바닥면을 소정 깊이로 추가 식각하여 리세스홈을 형성하는 단계를 더 포함하는 수직형 트랜지스터의 제조 방법.
- 청구항 8은(는) 설정등록료 납부시 포기되었습니다.상기 정방형 마스크 패턴을 형성하는 단계는,상기 제1 절연막 및 마스크 패턴 위에 제1 방향과 직교하는 제2 방향으로 일정 간격 이격되는 라인형 레지스트 패턴을 형성하는 단계;상기 라인형 레지스트 패턴을 마스크로 한 식각으로 상기 라인형 마스크 패턴을 제2 방향으로 분리시켜 정방형 마스크 패턴을 형성하는 단계; 및상기 정방형 마스크 패턴에 의해 돌출된 제1 절연막을 기판 상부 표면 깊이로 식각하는 단계로 이루어지는 수직형 트랜지스터의 제조 방법.
- 청구항 9은(는) 설정등록료 납부시 포기되었습니다.제8항에 있어서,상기 레지스트막 패턴은 상기 제1 절연막 및 라인 타입의 하드마스크 패턴을 상기 기판의 y축 방향으로 1F의 폭만큼 노출되게 형성하는 수직형 트랜지스터의 제조 방법.
- 청구항 10은(는) 설정등록료 납부시 포기되었습니다.제1항에 있어서,상기 정방형 마스크 패턴은 상기 제1 절연막 및 기판을 상기 기판의 x축 방향으로 1F의 폭만큼 노출되고, 상기 기판의 y축 방향으로 1F의 폭만큼 노출되게 형성하는 수직형 트랜지스터의 제조 방법.
- 청구항 11은(는) 설정등록료 납부시 포기되었습니다.제1항에 있어서,상기 게이트절연막 및 게이트도전막이 형성된 기판 상에 게이트금속막을 형성하는 단계;상기 기판 상에 상기 기판의 x축 방향으로 라인 타입의 레지스트막 패턴을 형성하는 단계;상기 레지스트막 패턴에 의해 노출된 게이트금속막 부분을 식각하는 단계; 및상기 식각된 부분에 제2 절연막을 형성하여 상기 제2 절연막에 의해 상기 기판의 y축 방향으로 분리된 게이트금속막을 형성하는 단계를 포함하는 수직형 트랜지스터의 제조 방법.
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| Application Number | Priority Date | Filing Date | Title |
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Family
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|---|---|---|---|---|
| KR20140082147A (ko) * | 2012-12-24 | 2014-07-02 | 에스케이하이닉스 주식회사 | 매몰 금속실리사이드층을 갖는 반도체소자 및 그 제조방법 |
-
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