KR20210109700A - 반도체 메모리 소자 및 이의 제조 방법 - Google Patents

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Abstract

본 발명의 개념에 따른 반도체 메모리 소자는 기판 내에 서로 이격되도록 배치되는 제1 불순물 영역 및 적어도 하나의 제2 불순물 영역, 상기 제1 불순물 영역 및 제2 불순물 영역 사이의 소자 분리 패턴, 상기 제1 불순물 영역 상의 비트라인 콘택, 상기 제2 불순물 영역 상의 스토리지 노드 콘택, 및 상기 비트라인 콘택 및 상기 스토리지 노드 콘택 사이의 절연 패턴을 포함한다. 상기 소자 분리 패턴의 측벽의 상부는 제1 기울기를 가지고 상기 소자 분리 패턴의 측벽의 하부는 제2 기울기를 가지고, 상기 제1 기울기 및 상기 제2 기울기는 서로 다르다.

Description

반도체 메모리 소자 및 이의 제조 방법{Semiconductor memory device and manufacturing method thereof}
본 발명은 반도체 메모리 소자 및 이의 제조 방법에 관한 것이다.
소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여 반도체 소자는 전자 산업의 중요한 요소로 각광 받고 있다. 하지만, 전자 산업이 고도로 발전함에 따라, 반도체 소자의 고집적화 경향이 심화되고 있다. 반도체 소자의 고집적화를 위하여, 반도체 소자의 패턴들의 선폭이 점점 감소되고 있다. 하지만, 최근에 패턴들의 미세화는 새로운 노광 기술 및/또는 높은 비용의 노광 기술 등을 요구하고 있어, 반도체 소자의 고집적화가 점점 어려워지고 있다. 이에 따라, 최근 새로운 집적도 기술에 대한 많은 연구가 진행되고 있다.
본 발명이 해결하고자 하는 또 다른 과제는 신뢰성이 향상된 반도체 메모리 소자를 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 공정 불량을 줄일 수 있는 반도체 메모리 소자의 제조 방법을 제공하는데 있다.
본 발명의 실시예들에 따른 반도체 메모리 소자는 기판 내에 서로 이격되도록 배치되는 제1 불순물 영역 및 적어도 하나의 제2 불순물 영역, 상기 제1 불순물 영역 및 제2 불순물 영역 사이의 소자 분리 패턴, 상기 제1 불순물 영역 상의 비트라인 콘택, 상기 제2 불순물 영역 상의 스토리지 노드 콘택, 및 상기 비트라인 콘택 및 상기 스토리지 노드 콘택 사이의 절연 패턴을 포함하고, 상기 소자 분리 패턴의 측벽의 상부는 제1 기울기를 가지고 상기 소자 분리 패턴의 측벽의 하부는 제2 기울기를 가지고, 상기 제1 기울기 및 상기 제2 기울기는 서로 다를 수 있다.
일부 실시예들에 따른 반도체 메모리 소자는 기판 내에 서로 이격되도록 배치되는 제1 불순물 영역 및 적어도 하나의 제2 불순물 영역을 포함하는 기판, 상기 제1 불순물 영역 및 제2 불순물 영역 사이의 소자 분리 패턴, 상기 제1 불순물 영역 상의 비트라인 콘택, 상기 제2 불순물 영역 상의 스토리지 노드 콘택, 및 상기 비트라인 콘택 및 스토리지 노드 콘택 사이의 절연 패턴을 포함하고, 상기 절연 패턴은 폭이 일정한 하부 및 폭이 변하는 상부를 포함할 수 있다.
일부 실시예들에 따른 반도체 메모리 소자는 기판 내에 배치되는 제1 불순물 영역, 상기 기판 내에 배치되고, 상기 제1 불순물 영역을 사이에 두고 서로 이격하는 한 쌍의 제2 불순물 영역들, 상기 제1 불순물 영역 및 제2 불순물 영역들 사이의 소자 분리 패턴들, 상기 제1 불순물 영역 상의 비트라인 콘택, 상기 제2 불순물 영역들 상의 스토리지 노드 콘택들, 및 상기 비트라인 콘택 및 상기 스토리지 노드 콘택들 사이의 절연 패턴들을 포함하고, 상기 소자 분리 패턴들의 측벽들 및 상면은 리세스를 정의하고, 상기 리세스는 서로 마주하는 제1 내측벽 및 제2 내측벽을 가지고, 상기 제1 내측벽 및 상기 제2 내측벽은 상기 제1 불순물 영역의 상면보다 높은 위치에서 변곡점을 가질 수 있다.
본 발명에 따른 반도체 메모리 소자의 제조 방법은 기판에 소자 분리 패턴을 형성하여 활성부를 정의하는 것, 상기 활성부에서 상기 기판 내에 서로 이격된 제1 불순물 영역 및 제2 불순물 영역을 형성하는 것, 상기 기판 상에 버퍼층을 형성하는 것, 상기 버퍼층을 식각하여 제1 불순물 영역의 상면을 노출시키는 것, 상기 노출된 제1 불순물 영역을 선택적으로 식각하는 것, 상기 버퍼층 및 상기 소자 분리 패턴을 등방성 식각하는 것, 상기 제1 불순물 영역 상에 비트라인 콘택을 형성하는 것, 및 상기 제2 불순물 영역 상에 스토리지 노드 콘택을 형성하는 것을 포함할 수 있다.
본 발명의 실시예들에 따른 반도체 메모리 소자 및 이의 제조 방법에 따르면, 비트라인 콘택이 형성되는 불순물 영역 주위를 중심으로 같은 이격거리를 가지는 마주보는 내측벽들을 가지는 리세스가 제공될 수 있다. 본 발명의 개념에 따르면, 리세스 형성 및/또는 비트라인 형성 과정에서 오정렬(misalign)이 이루어지는 경우라도, 상기 리세스는 비트라인 콘택 형성시 및/또는 그 이후 공정에서 에천트가 주입될 수 있는 공간이 상기 불순물 영역 주위를 중심으로 확보될 수 있다. 따라서, 비트라인 콘택 형성과정에서, 도전막(ex: 폴리실리콘)의 식각이 제대로 이루어지지 않는 것을 방지함으로써, 후속 공정인 스토리지 노드 형성시에 비트라인 콘택 및 스토리지 노드 사이의 쇼트로 인한 불량을 방지할 수 있다. 따라서 본 발명에 따른 반도체 메모리 소자는 향상된 신뢰성을 가진다.
도 1a는 본 발명의 실시예들에 따른 반도체 메모리 소자의 평면도이다.
도 1b는 도 1a를 A-A'선 및 B-B'선으로 자른 단면도이다.
도 1c는 도 1b의 aa의 확대도이다.
도 2a 내지 도 10a는 본 발명의 실시예들에 따른 반도체 메모리 소자의 제조 방법을 순차적으로 나타내는 평면도들이다.
도 2b 내지 도 10b, 도 10c, 도 11, 도 12, 도 13 및 도 14는 본 발명의 실시예들에 따른 반도체 메모리 소자의 제조 방법을 순차적으로 나타내는 단면도들이다.
도 15a는 도 1a는 A-A'선으로 자른 단면도이다.
도 15b는 도 15a의 cc의 확대도이다.
도 16a 내지 도 16h는 도 15a의 단면을 가지는 반도체 메모리 소자의 제조 방법을 순차적으로 나타내는 단면도들이다.
이하, 본 발명을 보다 구체적으로 설명하기 위하여 본 발명에 따른 실시예들을 첨부 도면을 참조하면서 보다 상세하게 설명하고자 한다.
도 1a는 본 발명의 실시예들에 따른 반도체 메모리 소자의 평면도이다. 도 1b는 도 1a를 A-A'선 및 B-B'선으로 자른 단면도이다. 도 1c는 도 1b의 aa의 확대도이다.
도 1a 내지 도 1c를 참조하면, 기판(301)에 소자분리 패턴들(302)이 배치되어 활성부들(ACT)을 정의할 수 있다. 상기 활성부들(ACT)의 각각은 고립된 형상을 가질 수 있다. 상기 활성부들(ACT)은 각각 평면적으로 제1 방향(X1)으로 길쭉한 바(bar) 형태일 수 있다. 평면적 관점에서, 상기 활성부들(ACT)은 상기 소자분리 패턴들(302)에 의해 둘러싸인 상기 기판(301)의 일부분들에 각각 해당할 수 있다. 상기 기판(301)은 반도체 물질을 포함할 수 있다. 예컨대, 상기 기판(301)은 실리콘 기판, 게르마늄 기판, 또는 실리콘-게르마늄 기판일 수 있다. 상기 소자분리 패턴들(302)은 산화물(ex, 실리콘 산화물)을 포함할 수 있다. 상기 활성부들(ACT)은 상기 제1 방향(X1)에서 서로 평행하도록 배열되되, 하나의 활성부들(ACT)의 단부는 이에 이웃하는 다른 활성부들(ACT)의 중심에 인접하도록 배열될 수 있다.
워드라인들(WL)이 상기 활성부들(ACT)을 가로지를 수 있다. 상기 워드라인들(WL)은 상기 소자분리 패턴들(302) 및 상기 활성부들(ACT)에 형성된 그루브들 내에 배치될 수 있다. 상기 워드라인들(WL)은 상기 제1 방향(X1)과 교차하는 제 2 방향(X2)과 평행할 수 있다. 상기 워드라인들(WL)은 도전 물질로 형성될 수 있다. 게이트 유전막(107)이 상기 각 워드라인들(WL)과 상기 각 그루브들의 내면 사이에 배치될 수 있다. 도시하지는 않았지만, 상기 그루브들의 바닥은 상기 소자분리 패턴들(302) 내에서 상대적으로 깊고 상기 활성부들(ACT) 내에서 상대적으로 얕을 수 있다. 상기 게이트 유전막(107)은 실리콘 산화물을 포함할 수 있다. 상기 워드라인들(WL)의 하부면은 굴곡질 수 있다.
한 쌍의 워드라인들(WL) 사이의 상기 각 활성부들(ACT) 내에 제1 불순물 영역(312a)이 배치될 수 있으며, 상기 각 활성부들(ACT)의 양 가장자리 영역들 내에 한 쌍의 제 2 불순물 영역들(312b)이 각각 배치될 수 있다. 상기 제1 및 제 2 불순물 영역들(312a, 312b)에는 예를 들면 N형의 불순물이 도핑될 수 있다. 상기 제1 불순물 영역(312a)은 공통 드레인 영역에 해당될 수 있고 상기 제 2 불순물 영역들(312b)은 소오스 영역에 해당될 수 있다.
도 1b 및 도 1c의 A-A' 단면에서, 소자 분리 패턴(302)의 측벽 및 상면에 의해서 제1 리세스(R1)가 정의될 수 있다. 제1 리세스(R1)는 마주하는 제1 내측벽(SN1) 및 제2 내측벽(SN2)을 가질 수 있다. 제1 내측벽(SN1) 및 제2 내측벽(SN2)은 소자 분리 패턴(302)의 측벽에 대응할 수 있다. 따라서 제1 리세스(R1)의 제1 내측벽(SN1) 및 제2 내측벽(SN2)은 소자 분리 패턴(302)의 측벽으로 달리 명명될 수도 있다.
제1 리세스(R1)의 제1 내측벽(SN1)은 상부(SN1U) 및 하부(SN1L)를 가질 수 있다. 제1 리세스(R1)의 제2 내측벽(SN2)은 상부(SN2U) 및 하부(SN2L)를 가질 수 있다.
제1 내측벽(SN1)의 하부(SN1L) 및 제2 내측벽(SN2)의 하부(SN2L)는 제1 불순물 영역(312a)을 기준으로 대칭될 수 있다. 또한 제1 리세스(R1)의 제1 내측벽(SN1)의 하부(SN1L) 및 제2 내측벽(SN2)의 하부(SN2L)는 제1 불순물 영역(312a)로부터 동일한 간격(W)으로 가지고 이격될 수 있다.
일부 실시예에 있어서, 제1 리세스(R1)의 제1 내측벽(SN1)의 상부(SN1U) 및 제2 내측벽(SN2)의 상부(SN2U)는 제1 불순물 영역(312a)을 기준으로 대칭될 수 있다.
도 1d에서 제1 내측벽(SN1)의 상부(SN1U)는 기판(301)의 상면(301U)에 대하여 제1 기울기(Θ1)를 가지고, 제1 내측벽(SN1)의 하부(SN1L)는 기판(301)의 상면(301U)에 대하여 제2 기울기(Θ2)를 가질 수 있다. 상기 제1 기울기(Θ1) 및 상기 제2 기울기(Θ2)는 서로 다를 수 있다. 상기 제2 기울기(Θ2)는 상기 제1 기울기(Θ1)보다 90º에 가까울 수 있다. 제1 내측벽(SN1)은 기울기가 변화하는 변곡점(N1)을 가지고, 상기 변곡점(N1)은 상기 제1 불순물 영역(312a)의 상면(U1)보다 높은 지점에 위치할 수 있다.
제2 내측벽(SN2)의 상부(SN2U) 및 하부(SN2L) 또한 제1 내측벽(SN1)의 상부(SN2U) 및 하부(SN2L)와 같은 기울기의 관계를 가질 수 있다.일부 실시예에 있어서는 제1 내측벽(SN1) 및 제2 내측벽(SN2) 중 적어도 어느 하나는 단차(step difference)를 가질 수 있다.
제1 리세스(R1)의 바닥면의 최하부(lowermost, L1) 레벨은 제1 불순물 영역(312a)의 상면(U1)의 레벨보다 낮을 수 있다.
상기 각 워드라인들(WL) 및 이에 인접한 제1 및 제 2 불순물 영역들(312a, 312b)은 트랜지스터를 구성할 수 있다. 상기 워드라인들(WL)은 상기 그루브들 내에 배치됨으로써, 상기 워드라인들(WL) 아래의 채널 영역의 채널 길이는 제한된 평면적 내에서 증가될 수 있다. 따라서, 단채널 효과 등을 최소화할 수 있다.
상기 워드라인들(WL)의 상부면은 상기 활성부들(ACT)의 상부면 보다 낮을 수 있다. 워드라인 캐핑 패턴(31, wordline capping pattern)이 상기 각 워드라인들(WL) 상에 배치될 수 있다. 상기 워드라인 캐핑 패턴들(31)은 상기 워드라인들(WL)의 길이 방향을 따라 연장된 라인 형태를 가질 수 있으며, 상기 워드라인들(WL)의 상부면 전체를 덮을 수 있다. 상기 워드라인 캐핑 패턴들(31)은 상기 워드라인들(WL) 위의 상기 그루브들을 채울 수 있다. 상기 워드라인 캐핑 패턴(31)은 예를 들면 실리콘 질화막으로 형성될 수 있다.
도 1b의 B-B' 단면에서 제1 불순물 영역(312a)과 워드라인 캐핑 패턴(31) 사이에서 게이트 유전막(107)의 상부면은 제1 불순물 영역(312a)의 상부면보다 낮을 수 있다. 워드라인 캐핑 패턴(31)과 소자분리패턴(302) 사이에서 게이트 유전막(107)의 상부면은 워드라인 캐핑 패턴(31)의 상부면과 공면을 이룰 수 있다.
상기 기판(301) 상에는 버퍼 패턴(305)이 배치될 수 있다. 상기 버퍼 패턴(305)은 소자 분리 패턴(302)과 동일한 물질을 포함할 수 있다. 상기 버퍼 패턴(305)은 실리콘 산화물을 포함하는 단일막일 수 있다.
상기 버퍼 패턴(305)은 평면상 서로 이격된 섬 형태로 형성될 수 있다. 상기 버퍼 패턴(305)은 인접하는 두 개의 활성부들(ACT)의 단부들을 동시에 덮도록 형성될 수 있다.
상기 기판(301), 상기 소자분리 패턴(302) 및 상기 버퍼 패턴(305)은 일부 리세스되어 제1 리세스(R1)가 형성될 수 있다.
비트라인들(BL)이 상기 버퍼 패턴(305) 상에 배치될 수 있다. 상기 비트라인들(BL)은 상기 워드라인 캐핑 패턴들(31) 및 워드라인들(WL)을 가로지를 수 있다. 도 1a에 개시된 바와 같이, 상기 비트라인들(BL)은 상기 제1 및 제 2 방향들(X1, X2)과 교차하는 제 3 방향(X3)과 평행할 수 있다. 상기 비트라인들(BL)은 차례로 적층된 비트라인 폴리실리콘 패턴(330), 비트라인 오믹 패턴(331) 및 비트라인 금속 함유 패턴(332)을 포함할 수 있다. 상기 비트라인 폴리실리콘 패턴(330)은 불순물이 도핑되거나 도핑되지 않은 폴리실리콘을 포함할 수 있다. 상기 비트라인 오믹 패턴(331)은 금속실리사이드막을 포함할 수 있다. 상기 비트라인 금속 함유 패턴(332)은 금속(ex, 텅스텐, 티타늄, 탄탈륨 등) 및 도전성 금속 질화물(ex, 티타늄 질화물, 탄탈륨 질화물, 텅스텐 질화물) 중에서 적어도 하나를 포함할 수 있다. 상기 비트라인들(BL) 상에는 각각 비트라인 캐핑 패턴(337)이 배치될 수 있다. 상기 비트라인 캐핑 패턴들(337)은 절연 물질로 형성될 수 있다. 예컨대, 상기 비트라인 캐핑 패턴들(337)은 질화물(ex, 실리콘 질화물) 및/또는 산화질화물(ex, 실리콘 산화질화물)을 포함할 수 있다.
상기 제1 리세스(R1) 안에는 비트라인 콘택(DC)이 배치될 수 있다. 상기 비트라인 콘택(DC)은 불순물이 도핑되거나 도핑되지 않은 폴리실리콘을 포함할 수 있다. 도 1b의 B-B’ 단면에서 상기 비트라인 콘택(DC)의 일 측벽은 상기 버퍼 패턴(305)의 측면과 접할 수 있다. 도 1a의 평면도를 보면, 상기 버퍼 패턴(305)과 접하는 상기 비트라인 콘택(DC)의 측면은 볼록할 수 있다. 상기 비트라인 콘택(DC)은 상기 제1 불순물 영역(312a)과 상기 비트라인(BL)을 전기적으로 연결시킬 수 있다.
도 1b의 B-B' 단면에서, 비트라인 콘택(DC)은 제1 불순물 영역(312a) 및 워드라인 캐핑 패턴(31) 사이로 일부 개재될 수 있다. 비트라인 콘택(DC)은 제1 불순물 영역(312a)의 상부면 및 제1 불순물 영역(312a)의 측면과 접할 수 있다. .
하부 매립 절연 패턴들(341)은 상기 비트라인 콘택(DC)이 배치되지 않는 상기 제1 리세스(R1) 안에 배치될 수 있다. 하부 매립 절연 패턴들(341)은 상기 제1 리세스(R1) 안에서 상기 비트라인 콘택(DC)의 양 옆에 쌍으로 제공될 수 있다. 상기 하부 매립 절연 패턴들(341)은 실리콘 질화막을 포함할 수 있다. 하부 매립 절연 패턴들(341)의 각각의 상부 폭은 하부 폭보다 넓을 수 있다. 하부 매립 절연 패턴들(341)의 어느 하나의 측벽은 제1 리세스(R1)의 제1 내측벽(SN1)이 전사된(offset) 형상일 수 있다. 하부 매립 절연 패턴들(341)의 다른 하나의 측벽은 제1 리세스(R1)의 제2 내측벽(SN2)이 오프셋된 형상일 수 있다. 하부 매립 절연 패턴들(341)의 각각의 측벽은 기울기가 변화하는 변곡점(341P)을 가지고, 상기 변곡점(341P)은 제1 불순물 영역(312a)의 상면(U1)의 레벨보다 높은 위치에 있을 수 있다.
인접한 한 쌍의 상기 비트라인들(BL) 사이에 스토리지 노드 콘택들(BC)이 배치될 수 있다. 상기 스토리지 노드 콘택들(BC)은 서로 이격될 수 있다. 상기 스토리지 노드 콘택들(BC)은 불순물이 도핑되거나 도핑되지 않은 폴리실리콘을 포함할 수 있다. 상기 비트라인들(BL) 사이에서 상기 스토리지 노드 콘택들(BC) 사이에는 절연 패턴(미도시)이 배치될 수 있다.
상기 비트라인(BL)과 상기 스토리지 노드 콘택(BC) 사이에는 비트라인 스페이서(SP)가 개재될 수 있다. 상기 비트라인 스페이서(SP)는 갭 영역(GP)에 의해 서로 이격된 제1 서브 스페이서(321)와 제 2 서브 스페이서(325)를 포함할 수 있다. 상기 갭 영역(GP)은 에어 갭 영역으로도 명명될 수 있다. 상기 제1 서브 스페이서(321)는 상기 비트라인(BL)의 측벽과 상기 비트라인 캐핑 패턴(337)의 측벽을 덮을 수 있다. 상기 제 2 서브 스페이서(325)는 상기 스토리지 노드 콘택(BC)에 인접할 수 있다. 상기 제1 서브 스페이서(321)와 상기 제 2 서브 스페이서(325)는 동일한 물질을 포함할 수 있다. 예를 들면 상기 제1 서브 스페이서(321)와 상기 제 2 서브 스페이서(325)는 실리콘 질화막을 포함할 수 있다.
상기 제 2 서브 스페이서(325)의 하부면은 상기 제1 서브 스페이서(321)의 하부면 보다 낮을 수 있다. 상기 제 2 서브 스페이서(325)의 상단의 높이는 상기 제1 서브 스페이서(321)의 상단의 높이 보다 낮을 수 있다. 이로써 후속의 랜딩 패드(LP)의 형성 마진이 늘어날 수 있다. 이로써 상기 랜딩 패드(LP)와 스토리지 노드 콘택(BC) 간의 연결이 안되는 것을 방지할 수 있다. 상기 제1 서브 스페이서(321)는 연장되어 상기 비트라인 콘택(DC)의 측벽, 그리고 상기 제1 리세스(R1)의 측벽과 바닥을 덮을 수 있다. 즉, 상기 제1 서브 스페이서(321)는 상기 비트라인 콘택(DC)과 상기 하부 매립 절연 패턴(341) 사이, 상기 워드라인 캐핑 패턴(31)과 상기 하부 매립 절연 패턴(341) 사이, 상기 기판(301)과 상기 하부 매립 절연 패턴(341) 사이 그리고 상기 소자분리 패턴(302)과 상기 하부 매립 절연 패턴(341) 사이에 개재될 수 있다.
상기 스토리지 노드 콘택(BC) 상에는 스토리지 노드 오믹층(309)이 배치된다. 상기 스토리지 노드 오믹층(309)은 금속실리사이드를 포함할 수 있다. 상기 스토리지 노드 오믹층(309), 상기 제1 및 제 2 서브 스페이서들(321, 325), 상기 비트라인 캐핑 패턴(337)은 확산 방지 패턴(311a)으로 콘포말하게 덮일 수 있다. 상기 확산 방지 패턴(311a)은 티타늄질화막, 탄탈륨 질화막과 같은 금속 질화물을 포함할 수 있다. 상기 확산 방지 패턴(311a) 상에는 랜딩 패드(LP)가 배치된다. 상기 랜딩 패드(LP)는 텅스텐과 같은 금속 함유 물질로 형성될 수 있다. 상기 랜딩 패드(LP)의 상부는 상기 비트라인 캐핑 패턴(337)의 상부면을 덮으며 상기 스토리지 노드 콘택(BC)보다 넓은 폭을 가질 수 있다. 상기 랜딩 패드(LP)의 중심은 상기 스토리지 노드 콘택(BC)의 중심으로부터 상기 제 2 방향(X2)으로 쉬프트(shift)될 수 있다. 상기 비트라인(BL)의 일부는 상기 랜딩 패드(LP)와 수직적으로 중첩될 수 있다. 상기 비트라인 캐핑 패턴(337)의 일 상부 측벽은 상기 랜딩 패드(LP)와 중첩될 수 있으며 제 3 서브 스페이서(327)로 덮일 수 있다. 상기 비트라인 캐핑 패턴(337)의 다른 상부 측벽에는 제 2 리세스(R2)가 형성될 수 있다.
상기 랜딩 패드들(LP)은 서로 이웃하는 제1 랜딩 패드(LP1)와 제 2 랜딩 패드(LP2)를 포함할 수 있다. 상기 제1 랜딩 패드(LP1)는 상기 제 2 랜딩 패드(LP2)에 인접한 제1 상부 측벽(sw1)을 가질 수 있다. 상기 제 2 랜딩 패드(LP2)는 상기 제1 상부 측벽(sw1)에 인접한 제 2 상부 측벽(sw2)를 가질 수 있다. 제1 캐핑 패턴(358a)은 상기 제1 상부 측벽(sw1)과 상기 제 2 상부 측벽(sw2)을 덮으며 이들을 연결할 수 있다. 상기 제1 캐핑 패턴(358a)은 위치에 따라 일정한 두께를 가질 수 있다. 상기 제1 캐핑 패턴(358a)은 상기 제1 및 제 2 랜딩 패드들(LP1, LP2) 사이에서 제 3 리세스(R3)를 가질 수 있다. 상기 제 3 리세스(R3)는 제 2 캐핑 패턴(360a)으로 채워질 수 있다. 상기 제1 및 제 2 캐핑 패턴들(358a, 360a)은 각각 독립적으로 실리콘 질화막, 실리콘 산화막, 실리콘 산화질화막 또는 다공성 막을 포함할 수 있다. 상기 제1 캐핑 패턴(358a)의 다공성은 상기 제 2 캐핑 패턴(360a)의 다공성 보다 클 수 있다. 상기 제1 및 제 2 캐핑 패턴들(358a, 360a)의 상부면들은 상기 랜딩 패드들(LP)의 상부면들과 공면을 이룰 수 있다.
상기 제1 및 제 2 서브 스페이서들(321, 325) 사이의 상기 갭 영역(GP)은 상기 제1 및 제 2 랜딩 패드들(LP1, LP2) 사이로 연장될 수 있다. 상기 갭 영역(GP)에 의해 상기 제1 캐핑 패턴(358a)의 하부면이 노출될 수 있다. 상기 갭 영역(GP)은 상기 확산 방지 패턴(311a) 쪽으로 연장될 수 있다. 즉, 상기 제 2 랜딩 패드(LP2)와 상기 비트라인 캐핑 패턴(337) 사이에서 상기 확산 방지 패턴(311a)의 측벽이 리세스될 수 있다. 상기 갭 영역(GP)에 의해 상기 비트라인 캐핑 패턴(337)의 상부면과 상기 제 2 랜딩 패드(LP2)의 하부면이 일부 노출될 수 있다.
상기 랜딩 패드(LP) 상에는 데이터 저장 패턴(DS)이 배치될 수 있다. 상기 데이터 저장 패턴(DS)은 캐패시터의 하부전극이거나 상변환물질 패턴, 가변저항물질 패턴 또는 자기터널접합 패턴일 수 있다.
도 2a 내지 도 10a는 본 발명의 실시예들에 따른 반도체 메모리 소자의 제조 방법을 순차적으로 나타내는 평면도들이다. 도 2b 내지 도 10b, 도 10c, 도 11, 도 12, 도 13 및 도 14는 본 발명의 실시예들에 따른 반도체 메모리 소자의 제조 방법을 순차적으로 나타내는 단면도들이다.
도 2a 및 도 2b를 참조하면, 기판(301)에 소자분리 패턴들(302)을 형성하여, 활성부들(ACT)을 정의할 수 있다. 상기 기판(301)에 소자분리 트렌치를 형성할 수 있으며, 상기 소자분리 패턴들(302)은 상기 소자분리 트렌치를 채울 수 있다. 상기 활성부들(ACT) 및 소자분리 패턴들(302)을 패터닝하여, 그루브들을 형성할 수 있다. 이때 상기 기판(301)과 상기 소자분리 패턴들(302)에 대한 식각 조건을 조절하여 상기 소자분리 패턴들(302)이 상기 기판(301) 보다 식각이 잘 되도록 할 수 있다. 이로써 상기 그루브들의 바닥면은 굴곡질 수 있다.
상기 그루브들 안에 각각 워드라인들(WL)을 형성할 수 있다. 한 쌍의 상기 워드라인들(WL)이 상기 각 활성부들(ACT)을 가로지를 수 있다. 상기 한 쌍의 워드라인들(WL)로 인하여 상기 각 활성부들(ACT)은 제1 소오스/드레인 영역(SDR1) 및 한 쌍의 제 2 소오스/드레인 영역들(SDR2)로 구분될 수 있다. 상기 제1 소오스/드레인 영역(SDR1)은 상기 한 쌍의 워드라인들(WL) 사이에 정의될 수 있으며, 상기 한 쌍의 제 2 소오스/드레인 영역들(SDR2)은 상기 각 활성부들(ACT)의 양 가장자리 영역들로 정의될 수 있다.
상기 워드라인들(WL)을 형성하기 전에 게이트 유전막(107)을 상기 그루브들의 내면 상에 형성할 수 있다. 상기 게이트 유전막(107)은 열산화 공정, 화학기상 증착 공정 및/또는 원자층 증착 공정으로 형성될 수 있다. 게이트 도전막을 적층하여 상기 그루브들을 채우고 에치백하여 상기 워드라인들(WL)을 형성할 수 있다. 상기 워드라인들(WL)의 상부면들은 상기 활성부들(ACT)의 상부면들 보다 낮도록 리세스 될 수 있다. 상기 기판(301) 상에 예를 들면 실리콘 질화막과 같은 절연막을 적층하여 상기 그루브들을 채우고 식각하여 상기 워드라인들(WL) 상에 각각 워드라인 캐핑 패턴(31)을 형성할 수 있다.
도 2a 및 2c를 참조하면, 워드라인 캐핑 패턴들(31)과 상기 소자분리 패턴(302)을 마스크로 사용하여 상기 활성부들(ACT)에 도펀트들을 주입하여 제1 및 제 2 불순물 영역들(312a, 312b)을 형성할 수 있다. 상기 제1 불순물 영역(312a) 및 제 2 불순물 영역들(312b)은 도 2b의 상기 제1 소오스/드레인 영역(SDR1) 및 상기 제 2 소오스/드레인 영역들(SDR2) 내에 각각 형성될 수 있다.
이후 상기 기판(301)의 전면 상에 버퍼층(305a)을 형성할 수 있다. 버퍼층(305a)은 실리콘 산화물을 증착함으로써 형성될 수 있다.
도 3a 및 도 3b를 참조하면, 별도의 식각 마스크(미도시)를 이용하여 상기 버퍼층(305a)을 이방성 식각하여 제1 불순물 영역(312a)을 노출시키는 제1 리세스(R1)를 포함하는 버퍼 패턴(305)이 형성될 수 있다.
상기 식각 마스크(미도시)의 개구의 크기는 제1 불순물 영역(312a)을 노출시킬 정도의 크기보다 조금 더 클 수 있다. 일 예로 상기 시각 마스크(미도시)의 개구의 크기는 제2 방향(X2)으로의 활성부(ACT)의 폭 및 오정렬(misalign)되었을 경우를 대비한 여유 폭의 합일 수 있다.
버퍼층(305a), 소자 분리 패턴(302), 기판(301) 및 제1 불순물 영역(312a)이 식각되어 제1 리세스(R1)가 형성되는 동시에 버퍼 패턴(305)이 형성될 수 있다. 제1 리세스(R1)의 수평 폭은 제1 불순물 영역(312a)이 노출되기 충분한 정도의 크기면 되기 때문에 리세스(R1)의 측벽의 위치는 인접한 다른 활성 영역들의 제2 불순물 영역들(312b)보다, 제1 불순물 영역(312a)에 가깝게 형성될 수 있다.
도 3a 및 도 3c를 참조하면, 버퍼 패턴(305)에 의해 노출된 제1 불순물 영역(312a)이 선택적으로 식각될 수 있다. 제1 불순물 영역(312a)은 실리콘을 포함하고 있고, 소자 분리 패턴(302), 버퍼 패턴(305), 및 게이트 유전막(107)은 실리콘 산화물을 포함하기 때문에 식각 선택비에 의해서 제1 불순물 영역(312a)을 선택적으로 식각할 수 있다. 제1 불순물 영역(312a)이 식각되어 버퍼 패턴(305)의 측벽 상에서 제1 기울기를 가지는 제1 부분(R1a) 및 소자 분리 패턴(302)의 측벽 상에서 제2 기울기를 가지는 제2 부분(R1b)을 포함하는 제1 리세스(R1)로 확장될 수 있다. 즉, 제1 리세스(R1)의 깊이가 더 증가할 수 있다. 제1 기울기 및 제2 기울기는 서로 다를 수 있으며, 제2 기울기가 제1 기울기보다 더 90º에 가까운 경사각을 가질 수 있다. 이어서 식각 마스크(미도시)가 제거될 수 있다. 일부 실시예에 있어서는, 제1 불순물 영역(312a)을 선택적으로 식각하기 전에 식각 마스크를 제거할 수 있다.
도 4a, 도 4b, 도 5a 및 도 5b를 참조하면 등방성 식각 공정이 진행되어 제1 리세스(R1)가 확장될 수 있다. 등방성 식각 공정은 습식 식각 공정으로 이루어질 수 있다. 이 경우 제1 리세스(R1)는 수직 방향의 폭 및 수평 방향의 폭이 모두 증가할 수 있다. 등방성 식각 공정에 의해서, 노출된 버퍼 패턴(305) 및 노출된 소자 분리 패턴(302)의 측벽의 식각이 이루어질 수 있다. 버퍼 패턴(305) 및 노출된 소자 분리패턴(302)은 동일한 물질을 포함하기 때문에, 등방성 식각 공정동안 노출된 부분에서 동일한 두께로 식각될 수 있다. 이로써, 도 3c의 노출된 버퍼 패턴(305) 및 노출된 소자 분리패턴(302)의 측벽의 프로파일들이 전사될 수 있다. 일부 실시예들에 따르면, 버퍼 패턴(305)의 노출된 측벽 및 소자 분리 패턴(302)의 측벽의 이어지는 선은 선형일 수 있다.
제1 리세스(R1)는 서로 마주하는 제1 내측벽(SN1) 및 제2 내측벽(SN2)을 가질 수 있고, 상기 제1 내측벽(SN1)의 하부 및 상기 제2 내측벽(SN2)의 하부는 제1 불순물 영역(312a)을 기준으로 동일한 폭(W)만큼 이격되게 형성될 수 있다.
도 3c의 제1 리세스(R1)의 제2 부분(R1b)에 인접한 소자분리 패턴(302)은 확장시에 제1 불순물 영역(312a)을 기준으로 동일한 양의 식각이 이루어지고, 이에 따라서 제1 불순물 영역(312a)을 기준으로 동일한 폭(W)을 가지는 제1 리세스(R1)가 형성될 수 있다. 이로써, 도 1c에서처럼 제1 리세스(R1)는 서로 마주하는 제1 내측벽(SN1) 및 제2 내측벽(SN2)을 가지며, 제1 내측벽(SN1)의 하부 및 제2 내측벽(SN2)의 하부는 제1 불순물 영역(312a)을 기준으로 대칭되게 형성될 수 있다. 또한 제1 리세스(R1)의 하면의 최하부는 제1 불순물 영역(312a)의 상면보다 낮게 형성될 수 있다.
제1 불순물 영역(312a)은 상면 및 측벽의 일부가 노출되는 핀(fin) 형태를 가질 수 있다. 이 때 도 5b의 B-B' 단면처럼 게이트 유전막(107)도 일부 식각되어 제1 불순물 영역(312a)의 측벽이 노출될 수 있다.
도 6a 및 도 6b를 참조하면, 상기 기판(301)의 전면 상에 제1 폴리실리콘막(329)을 적층하여 상기 제1 리세스(R1)를 채울 수 있다. 그리고 상기 제1 폴리실리콘막(329)에 대해 평탄화 식각 공정을 진행하여 버퍼 패턴(305)을 노출시킬 수 있다. 제1 폴리실리콘 막(329) 및 버퍼 패턴(305)은 실질적으로 공면을 이룰 수 있다.
도 7a 및 도 7b를 참조하면, 버퍼 패턴(305) 및 제1 폴리실리콘 막(329) 상에 제2 폴리실리콘 막(330a)을 형성할 수 있다. 이어서 상에 비트라인 오믹층(331a), 비트라인 금속함유막(332a)과 비트라인 캐핑막(337a)을 차례로 적층할 수 있다. 상기 비트라인 오믹층(331a)은 코발트 실리사이드와 같은 금속 실리사이드로 형성될 수 있다. 상기 비트라인 오믹층(331a)은 상기 제 2 폴리실리콘막(330a) 상에 금속막을 증착한 후 열처리 공정을 진행하여 상기 제 2 폴리실리콘막(330a)의 폴리실리콘과 상기 금속막을 반응시켜 금속 실리사이드를 형성한 후에 미반응된 금속막을 제거함으로써 형성될 수 있다.
상기 비트라인 캐핑막(337a) 상에 비트라인(BL)의 평면 형태를 한정하는 제1 마스크 패턴들(339)을 형성할 수 있다.. 상기 제1 마스크 패턴들(339)은 버퍼층(305a)을 상기 제1 및 제 2 방향들(X1, X2)과 모두 교차하는 제 3 방향(X3) 쪽으로 연장될 수 있다.
도 8a 및 도 8b를 참조하면, 상기 제1 마스크 패턴들(339)을 식각 마스크로 이용하여 상기 비트라인 캐핑막(337a), 상기 비트라인 금속함유막(332a), 상기 비트라인 오믹층(331a), 상기 제 2 폴리실리콘 막(330a) 및 상기 제1 폴리실리콘막(329)을 차례대로 식각하여 비트라인 폴리실리콘 패턴(330), 비트라인 오믹 패턴(331)과 비트라인 금속 함유 패턴(332)을 포함하는 비트라인(BL)과 비트라인 콘택(DC), 및 비트라인 캐핑 패턴(337)을 형성할 수 있다. 그리고 상기 버퍼 패턴(305)의 상부면과 상기 제1 리세스(R1)의 내측벽 및 바닥면의 일부를 노출시킬 수 있다. 상기 제1 마스크 패턴들(339)을 제거할 수 있다.
비트라인 콘택(DC)을 형성할 때, 제1 마스크 패턴(339) 옆에 노출되는 제1 폴리실리콘 막(329)을 제거하면 제1 리세스(R1)의 내측벽을 노출시킨다. 만약 제1 마스크 패턴(339) 형성시 오정렬이 발생한 경우 제1 마스크 패턴(339)의 측벽과 제1 리세스(R1)의 내측벽 간의 수평 거리가 좁아질 수 있다. 이 때 비트라인 콘택(DC) 형성 공정에서 에천트가 제1 리세스(R1)의 내측벽과 제1 폴리실리콘 막(329) 사이로 침투하기 어려워져 제1 폴리실리콘 막(329)이 충분히 식각되지 못하며, 비트라인 콘택(DC)이 제1 리세스(R1)의 측벽을 덮는 브릿지 형태로 형성될 수 있다. 이는 후속에 형성되는 스토리지 노드 콘택(도 1b의 BC)와 쇼트를 유발할 가능성을 증대시킬 수 있다.
본 발명의 개념에 따르면, 도 3b의 제1 불순물 영역(312a)을 노출시키는 정도의 얕은 깊이의 식각 공정, 도 3c의 노출된 제1 불순물 영역(312a)의 선택적인 식각, 도 4b의 제1 불순물 영역(312a)을 중심으로 이루어지는 등방성 식각 공정을 통하여, 제1 불순물 영역(312a)을 기준으로 에천트(etchant)가 들어갈 수 있는 공간이 확장될 수 있다. 즉, 최종적으로는 에천트가 들어갈 수 있는 공간이 제1 불순물 영역(312a)을 기준으로 형성될 수 있고, 제1 리세스(R1) 내에 에천트가 주입될 수 있는 공간이 충분해짐에 따라서, 비트라인 콘택(DC) 형성시에 제1 폴리실리콘막(329)의 하부가 식각이 잘 이루어질 수 있다. 이에 쇼트와 같은 공정 불량이 감소될 수 있다.
도 9a 및 도 9b를 참조하면, 상기 기판(301)의 전면 상에 제1 서브 스페이서막을 콘포말하게 형성할 수 있다. 상기 제1 서브 스페이서막은 상기 제 3 리세스(R3)의 바닥면과 내측벽을 콘포말하게 덮을 수 있다. 상기 제1 서브 스페이서막은 예를 들면 실리콘 질화막일 수 있다. 상기 기판(301)의 전면 상에 예를 들면 실리콘 질화막과 같은 절연막을 적층하여 상기 제1 리세스(R1)를 채운 후 이방성 식각하여 상기 제1 리세스(R1) 안에 하부 매립 절연 패턴(341)을 남길 수 있다.
리세스이때 상기 이방성 식각 공정에 의해 상기 제1 스페이서막도 식각되어 제1 서브 스페이서(321)가 형성될 수 있다. 또한 상기 버퍼 패턴(305)의 상부면도 노출될 수 있다. 상기 기판(301)의 전면 상에 희생 스페이서막을 콘포말하게 적층한 후 이방성 식각 공정을 진행하여 상기 제1 서브 스페이서(321)의 측벽을 덮는 희생 스페이서(323)를 형성할 수 있다. 상기 희생 스페이서(323)는 상기 제1 서브 스페이서(321)와 식각 선택비를 가지는 물질을 가질 수 있다. 상기 희생 스페이서(323)의 측벽을 덮는 제 2 서브 스페이서(325)를 형성할 수 있다. 상기 제 2 서브 스페이서(325)는 예를 들면 실리콘 질화막으로 형성될 수 있다. 상기 제 2 서브 스페이서(325)를 형성한 후에 상기 버퍼 패턴(305)의 상부면이 노출될 수 있다.
도 10a, 도 10b를 참조하면, 상기 기판(301)의 전면 상에 폴리실리콘막을 적층하여 상기 비트라인(BL) 사이의 공간을 채우고 식각하여 예비 스토리지 노드 콘택(350)을 형성하고, 상기 제1 서브 스페이서(321), 상기 희생 스페이서(323) 및 상기 제 2 서브 스페이서(325)의 상부 측벽을 노출시킬 수 있다. 상기 희생 스페이서(323)와 상기 제 2 서브 스페이서(325)의 상부들을 제거하여 상기 희생 스페이서(323)와 상기 제 2 서브 스페이서(325)의 상단들의 높이가 상기 예비 스토리지 노드 콘택(350)의 상부면의 높이와 유사하게 만들 수 있다. 이에 의해 상기 제1 서브 스페이서(321)의 상부 측벽이 노출될 수 있다. 이러한 공정으로 후속의 랜딩 패드를 형성할 때 공정 마진을 증가시킬 수 있는 장점을 가질 수 있다. 상기 희생 스페이서(323)와 상기 제 2 서브 스페이서(325)의 상부를 제거할 때, 상기 제1 서브 스페이서(321)의 상부도 일부 제거되어 폭이 얇아질 수 있다.
도 10a, 도 10c를 참조하면, 상기 기판(1)의 전면 상에 제 3 서브 스페이서막을 콘포말하게 적층하고 이방성 식각하여 상기 제1 서브 스페이서(321)의 노출된 상부 측벽을 덮는 제 3 서브 스페이서(327)를 형성할 수 있다. 상기 제 3 서브 스페이서(327)의 하부는 상기 희생 스페이서(323)의 노출된 상단을 덮을 수 있다. 그리고 상기 예비 스토리지 노드 콘택(350)을 식각하여 상기 제 2 서브 스페이서(325)의 상부 측벽을 노출시키는 동시에 스토리지 노드 콘택(BC)을 형성할 수 있다. 상기 제 3 서브 스페이서(327)는 손상된 상기 제1 서브 스페이서(321)의 상부를 보강하고 상기 희생 스페이서(323)를 덮어 상기 스토리지 노드 콘택(BC)을 식각하는 공정의 에천트와 후속의 세정 공정의 세정액이 상기 비트라인(BL) 쪽으로 침투하는 것을 막는 역할을 할 수 있다. 이로써 상기 비트라인(BL)의 손상을 방지할 수 있다. 세정 공정을 진행하여 상기 스토리지 노드 콘택(BC)의 상부면을 깨끗이 세정할 수 있다. 그리고 상기 스토리지 노드 콘택(BC)의 상부면 상에 금속 실리사이드화 공정을 진행하여 스토리지 노드 오믹층(309)을 형성할 수 있다. 상기 기판(301)의 전면 상에 확산 방지막(311)을 콘포말하게 형성할 수 있다. 그리고 상기 기판(301)의 전면 상에 랜딩 패드막(352)을 적층하여 상기 비트라인 캐핑 패턴들(337) 사이의 공간을 채울 수 있다. 상기 랜딩 패드막(352)은 예를 들면 텅스텐일 수 있다. 상기 랜딩 패드막 상에 제 2 마스크 패턴들(340)을 형성할 수 있다. 상기 제 2 마스크 패턴들(340)은 후속의 랜딩 패드의 위치를 한정할 수 있다. 상기 제 2 마스크 패턴들(340)은 상기 스토리지 노드 콘택들(BC)과 수직적으로 중첩되도록 형성될 수 있다. 상기 제 2 마스크 패턴들(340)은 서로 이격된 복수개의 섬 형태로 형성될 수 있다.
도 1a 및 도 11을 참조하면, 상기 제 2 마스크 패턴들(340)을 식각 마스크로 이용하여 상기 랜딩패드막(352)의 일부를 제거하는 이방성 식각 공정을 진행하여 랜딩 패드들(LP)을 형성하는 동시에 상기 확산 방지막(311)을 노출시키는 개구부들(354)을 형성할 수 있다. 이어서, 등방성 식각 공정을 진행하여 상기 개구부들(354)에 노출된 상기 확산 방지막(311)을 제거하여 서로 분리된 확산 방지 패턴들(311a)을 형성하는 동시에 상기 비트라인 캐핑 패턴들(337)의 일부 상부면들과 상기 제 3 서브 스페이서들(327)을 노출시킬 수 있다. 이때, 상기 등방성 식각 공정의 진행 정도에 따라 상기 확산 방지 패턴들(311a)이 과식각됨에 따라 상기 랜딩 패드(LP)의 하부면이 일부 노출될 수 있다.
도 1a 및 도 12를 참조하면, 이방성 식각 공정을 진행하여 상기 개구부들(354)에 노출된 상기 비트라인 캐핑 패턴들(337)의 일부와 상기 제 3 서브 스페이서들(327)을 제거하여 상기 희생 스페이서(323)를 노출시킬 수 있다. 이때 상기 비트라인 캐핑 패턴(337) 상에는 제 2 리세스(R2)가 형성될 수 있다.
도 1a 및 도 13을 참조하면, 희생 스페이서(323)를 제거하여 제1 서브 스페이서(321) 및 제2 서브 스페이서(325) 사이에 에어 갭(AG)이 형성될 수 있다. 그런 다음, 개구부들(354)과 제2 리세스들(R2)을 채우는 열분해막(356)을 형성할 수 있다. 열분해막(356)은 랜딩 패드들(LP) 상에도 형성될 수 있다. 열분해막(356)은 에어 갭(AG)의 상부를 폐쇄할 수 있다.
도 1a 및 도 14를 참조하면, 제1 열처리 공정을 진행하여 열분해막(356)의 상부를 열적으로 분해하여 제거할 수 있다. 열분해막(356)의 일부 제거로 인해 랜딩 패드들(LP)의 상면들과 상부 측벽들이 노출될 수 있고, 서로 이격된 열분해 패턴들(356a)이 형성될 수 있다. 열분해 패턴들(356a)과 랜딩 패드들(LP) 상에 제1 캐핑막(358)을 콘포말하게 형성할 수 있다.
도 1a 및 도 1b를 참조하면, 제 2 어닐링 공정을 진행하여 상기 열분해 패턴들(356a)과 상기 희생 스페이서들(323)을 모두 제거하고 갭 영역들(GP)을 형성할 수 있다. 그리고 상기 제1 캐핑막(358) 상에 제 2 캐핑막(미도시)을 형성할 수 있다. 후속으로 에치백 공정이나 CMP 공정을 진행하여 상기 랜딩 패드들(LP) 상의 상기 제1 캐핑막(358) 및 상기 제 2 캐핑막(미도시)을 제거하고 상기 랜딩 패드들(LP)을 노출시킬 수 있다. 그리고 상기 랜딩 패드들(LP)과 접하는 데이터 저장 패턴(DS)을 형성할 수 있다.
도 15a는 본 발명의 다른 실시예로서, 도 1a를 A-A'선으로 자른 단면에 대응되는 도면이다.도 15a는 제1 리세스(R1)의 위치 및 비트라인 콘택(DC)이 제1 불순물 영역(312a)을 기준으로 오정렬(misalign)되는 경우를 나타낸다. 도 15b는 도 15a의 cc의 확대도이다.
도 15a 및 도 15b를 참조하면, 제1 리세스(R1)의 형성 위치가 제1 불순물 영역(312a)을 기준으로 제2 방향(X2)으로 치우쳐서 제공될 수 있다. 이와 비교하여 비트라인 콘택(DC)은 제1 불순물 영역(312a)을 기준으로 상기 제2 방향(X2)과 반대되는 방향으로 치우쳐서 제공될 수 있다. 제1 리세스(R1)는 마주하는 제1 내측벽(SN1) 및 제2 내측벽(SN2)을 가질 수 있다. 제1 내측벽(SN1)은 비트라인 콘택(DC)과 가까운 일 측벽을 말하고, 제2 내측벽(SN2)은 비트라인 콘택(DC)과 상대적으로 먼 측벽일 수 있다. 제1 내측벽(SN1)은 상대적으로 식각이 적게 이루어진 소자 분리 패턴(302)의 측벽에 대응할 수 있고, 제2 내측벽(SN2)은 상대적으로 식각이 많이 이루어진 소자 분리 패턴(302)의 측벽에 대응할 수 있다.
제1 내측벽(SN1)의 하부 및 제2 내측벽(SN2)의 하부는 제1 불순물 영역(312a)을 기준으로 대칭될 수 있다. 또한 제1 리세스(R1)의 제1 내측벽(SN1)의 하부(SN1L) 및 제2 내측벽(SN2)의 하부(SN2L)는 제1 불순물 영역(312a)로부터 동일한 폭(W)을 가지고 이격될 수 있다.
제1 리세스(R1)는 비트라인 콘택(DC)을 기준으로 공간의 크기가 큰 제1 부분(Ra) 및 상대적으로 공간의 크기가 작은 제2 부분(Rb)으로 구분될 수 있다. 제1 리세스(R1)의 제1 부분(Ra)의 바닥면의 최하부(L2)의 레벨 및 제1 리세스(R1)의 제2 부분(Rb)의 바닥면의 최하부(L3)의 레벨은 제1 불순물 영역(312a)의 상면(U1)의 레벨보다 낮을 수 있다.
제1 리세스(R1)의 제1 부분(Ra)을 채우는 제1 하부 매립 절연 패턴(341a)은 제1 리세스(R1) 내의 제2 부분(Rb)을 채우는 제2 하부 매립 절연 패턴(341b)보다 작은 상부 폭을 가질 수 있다.
제1 하부 매립 절연 패턴(341a) 및 제2 하부 매립 절연 패턴(341b)은 각각 폭이 일정한 하부 및 폭이 변하는 상부를 포함할 수 있다. 제1 하부 매립 절연 패턴(341a)의 하부 및 제2 하부 매립 절연 패턴(341b)의 하부는 제1 불순물 영역(312a)을 기준으로 대칭될 수 있다. 제1 리세스(R1)의 제1 내측벽(SN1)을 덮는 제1 서브 스페이서(321)의 상부면은 제2 서브 스페이서(325)의 하부면과 접할 수 있다. 그 외의 구성은 도 1a 내지 도 1c를 참조하여 설명한 바와 동일/유사할 수 있다.
도 16a 내지 도 16f는 도 15a에 따른 반도체 메모리 소자를 제조하는 과정을 도시한 단면도들이다.
도 2c 및 도 16a를 참조하면, 별도의 식각 마스크(미도시)를 이용하여 버퍼층(305a)을 이방성 식각하여 제1 불순물 영역(312a)을 노출시키는 제1 리세스(R1)를 포함하는 버퍼 패턴(305)이 형성될 수 있다. 상기 제1 리세스(R1)는 제1 불순물 영역(312a)을 중심으로, 제2 방향(X2)으로 치우쳐 있을 수 있다.
이는 식각 마스크(미도시)의 개구와 제1 불순물 영역(312a)이 오정렬된 경우에 해당하고, 식각 마스크의 개구의 크기는 제1 불순물 영역(312a)의 폭 및 오정렬을 대비한 예비 폭의 합으로써, 오정렬되더라도, 제1 불순물 영역(312a)의 상면이 노출될 수 있다.
도 16b를 참조하면, 버퍼 패턴(305)에 의해 노출된 제1 불순물 영역(312a)이 선택적으로 식각될 수 있다. 제1 리세스(R1)의 깊이가 더 증가함으로써, 제1 리세스(R1)가 확장될 수 있다.
이어서 식각 마스크(미도시)가 제거될 수 있다. 일부 실시예에 있어서는, 제1 불순물 영역(312a)을 선택적으로 식각하기 전에 식각 마스크를 제거할 수 있다.
도 16c를 참조하면, 등방성 식각 공정이 진행되어 제1 리세스(R1)가 확장될 수 있다. 등방성 식각 공정에 의해서, 노출된 버퍼 패턴(305) 및 노출된 소자 분리 패턴(302)의 측벽의 식각이 이루어질 수 있다. 버퍼 패턴(305) 및 노출된 소자 분리 패턴(302)은 동일한 물질을 포함하기 때문에 동일한 두께로 식각될 수 있다.
제1 리세스(R1)의 제1 내측벽(SN1)의 하부 및 제2 내측벽(SN2)의 하부는 제1 불순물 영역(312a)을 기준으로 대칭되게 형성될 수 있고, 제1 불순물 영역(312a)을 기준으로 동일한 폭(W)을 가지게끔 확장될 수 있다. 제1 불순물 영역(312a)은 상면 및 측벽의 일부가 노출되는 핀(fin) 형태를 가질 수 있다. 등방성 식각 공정에서 이웃하는 제2 불순물 영역(312a)의 측벽 및/또는 상면이 노출될 수 있다. 일부 실시예에 있어서는 이웃하는 제2 불순물 영역(312a)의 측벽 및/또는 상면이 노출되지 않을 수 있다.
도 16d를 참조하면, 라인(line) 형태의산화막(306a)이 형성될 수 있다. 산화막(306a)은 버퍼막(305) 및 소자 분리 패턴(302)과 동일한 물질을 포함할 수 있다. 산화막 (306a)은 일 예로 실리콘 산화막일 수 있다. 산화막(306a)는 버퍼 패턴(305)의 노출된 상면 및 측벽, 소자 분리 패턴(302)의 노출된 상면 및 측벽, 제1 불순물 영역(312a)의 노출된 상면 및 측벽, 제2 불순물 영역(312b)의 노출된 상면 및/또는 측벽 상에 형성될 수 있다.
도 16e를 참조하면, 산화막(306a)이 식각되어, 산화막 스페이서(306)가 형성될 수 있다. 산화막(306a)이 식각되는 것은 일 예로 이방성 식각 공정일 수 있다. 이방성 식각공정에 의해서 제1 불순물 영역(312)의 상면 및 리세스(R1)의 바닥면이 다시 노출될 수 있다. 리세스(R1)의 측벽 및 제2 불순물 영역(312b)의 노출되었던 부분은 산화막 스페이서(306)에 의해 덮일 수 있다.
산화막 스페이서(306)는 도 16c의 등방성 식각 공정 결과로 인해 노출되었던 제2 불순물 영역(312b)을 보호함으로써, 이후의 식각 공정 과정에서 제2 불순물 영역(312b) 상에 에천트가 접촉하지 않게끔 할 수 있다. 구체적으로, 후술할 도 16f의 비트라인(BL) 형성시에 제2 불순물 영역(312b)이 식각되는 것이 방지될 수 있다. 산화막 스페이서(306)의 형성이 없다면, 노출된 제2 불순물 영역(312b)이 식각되어, 스토리지 노드(BC) 및 제2 불순물 영역(312b) 사이의 접촉 불량이 일어날 수 있다. 본 발명의 개념에 따르면, 이러한 접촉 불량을 방지할 수 있다.
이러한 산화막 스페이서(306)의 형성은, 도 4a, 도 4b, 도 5a, 및 도 5b에서 등방성 식각 공정에 의해 제2 불순물 영역(312b)이 노출된 경우에도 마찬가지로 적용될 수 있다.
도 16f를 참조하면, 기판(301) 상에 비트라인(BL), 비트라인 콘택(DC), 및 비트라인 캐핑 패턴(337)이 형성될 수 있다. 비트라인(BL), 비트라인 콘택(DC), 및 비트라인 캐핑 패턴(337)은 도 7B의 제1 마스크 패턴(339)을 식각 마스크로 이용한 식각 공정에 의해 형성될 수 있다. 제1 마스크 패턴(339)이 제1 불순물 영역(312a)과 오정렬된 상태에서 식각 공정이 이루어지는 경우의 예로서, 비트라인 콘택(DC)은 제2 내측벽(SN2)보다 제1 내측벽(SN1)에 가깝게 형성될 수 있다. 제1 리세스(R1)의 제1 내측벽(SN1)과 비트라인 콘택(DC) 사이의 제1 폭(d1)은 제1 리세스(R1)의 제2 내측벽(SN2)과 비트라인 콘택(DC) 사이의 제2 폭(d2)보다 작을 수 있다.
본 발명의 개념에 따르면, 제1 불순물 영역(312a)을 기준으로 소자 분리 패턴(302)의 등방성 식각 공정이 이루어짐으로써, 에천트(etchant)가 주입될 수 있는 공간이 확장될 수 있다.
제1 리세스(R1)의 제1 내측벽(SN1)의 하부 및 제2 내측벽(SN2)의 하부는 제1 불순물 영역(312a)을 기준으로 동일한 폭(W)만큼 이격될 수 있다. 따라서, 제1 리세스(R1)의 형성이 제1 불순물 영역(312a)의 중심을 기준으로 일 방향으로 치우치는 경우 및 비트라인(BL)의 형성이 제1 불순물 영역(312a)의 중심을 기준으로 다른 일 방향으로 치우치는 경우라도, 제1 리세스(R1) 내에 에천트가 주입될 수 있는 공간이 균일하고, 충분하게 제공될 수 있다. 결과적으로, 오정렬된 경우라도, 비트라인 콘택(DC) 형성시에 도전층(ex:폴리실리콘 막)의 불충분한 식각을 방지함으로써, 공정 불량이 감소될 수 있다.
도 16g를 참조하면, 제1 서브 스페이서(321) 및 하부 매립 절연 패턴(341)이 형성될 수 있다. 이후 제2 서브 스페이서(325) 및 희생 스페이서(323)가 형성될 수 있다.
도 16h 를 참조하면, 예비 스토리지 노드 콘택(350)이 형성될 수 있다. 일부 실시예에 있어서, 비트라인 콘택(DC)을 사이에 두고 서로 다른 크기의 예비 스토리지 노드 콘택(350)이 형성될 수 있다.
이후, 도 10c, 도 11, 도 12, 도 13, 도 14 와 같은 공정을 거치고, 도 15a와 같은 반도체 메모리 소자가 제조될 수 있다.
본 발명의 실시예들에 대한 이상의 설명은 본 발명의 설명을 위한 예시를 제공한다. 따라서 본 발명은 이상의 실시예들에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당해 기술 분야의 통상의 지식을 가진 자에 의하여 상기 실시예들을 조합하여 실시하는 등 여러 가지 많은 수정 및 변경이 가능함은 명백하다.
DC: 비트라인 콘택
BC: 스토리지 노드 콘택
R1: 제1 리세스
SN1:제1 내측벽
SN2:제2 내측벽

Claims (20)

  1. 기판 내에 서로 이격되도록 배치되는 제1 불순물 영역 및 적어도 하나의 제2 불순물 영역;
    상기 제1 불순물 영역 및 제2 불순물 영역 사이의 소자 분리 패턴;
    상기 제1 불순물 영역 상의 비트라인 콘택;
    상기 제2 불순물 영역 상의 스토리지 노드 콘택; 및
    상기 비트라인 콘택 및 상기 스토리지 노드 콘택 사이의 절연 패턴을 포함하고,
    상기 소자 분리 패턴의 측벽의 상부는 제1 기울기를 가지고 상기 소자 분리 패턴의 측벽의 하부는 제2 기울기를 가지고,
    상기 제1 기울기 및 상기 제2 기울기는 서로 다른 반도체 메모리 소자.
  2. 제1항에 있어서,
    상기 제2 기울기는 상기 제1 기울기보다 90º에 가까운 반도체 메모리 소자.
  3. 제1항에 있어서,
    상기 소자 분리 패턴의 측벽은
    기울기가 변화하는 변곡점을 가지고, 상기 변곡점은 상기 제1 불순물 영역의 상면보다 높은 지점에 위치하는 반도체 메모리 소자.
  4. 제1 항에 있어서,
    상기 절연 패턴의 측벽은 상기 소자 분리 패턴의 측벽이 전사된 형상인 반도체 메모리 소자.
  5. 제1항에 있어서,
    상기 기판 상의 버퍼 패턴을 더 포함하고,
    상기 버퍼 패턴은 단일막인 반도체 메모리 소자.
  6. 제5항에 있어서,
    상기 버퍼 패턴 및 상기 소자 분리 패턴은 동일한 물질을 포함하는 반도체 메모리 소자.
  7. 제6항에 있어서,
    상기 버퍼 패턴은 실리콘 산화막을 포함하고,
    상기 버퍼 패턴은 실리콘 질화막을 배제하는 반도체 메모리 소자.
  8. 제1항에 있어서,
    상기 제2 불순물 영역은 상기 제1 불순물 영역을 사이에 두고 쌍으로 제공되고,
    상기 제2 불순물 영역들 및 상기 제1 불순물 영역 사이에 제공되는 절연 패턴들의 각각의 하면의 레벨은 상기 제1 불순물 영역의 상면의 레벨보다 낮고,
    상기 제1 불순물 영역의 상면의 레벨을 기준으로, 상기 절연 패턴들의 폭들은 서로 동일한 반도체 메모리 소자.
  9. 제8항에 있어서,
    상기 절연 패턴들의 폭들은 상기 제1 불순물 영역의 상면의 레벨보다 높은 위치에서 달라지며,
    상기 절연 패턴들의 폭은 상기 위치에서 서로 다른 반도체 메모리 소자.
  10. 제1항에 있어서,
    상기 절연 패턴 및 상기 소자 분리 패턴 사이의 스페이서를 더 포함하되,
    상기 스페이서의 최하면의 레벨은 상기 제1 불순물 영역의 상면의 레벨보다 낮은 반도체 메모리 소자.
  11. 제1 항에 있어서,
    상기 소자 분리 패턴은 단차(step difference)를 가지는 측벽을 포함하는 반도체 메모리 소자.
  12. 기판 내에 배치되는 제1 불순물 영역;
    상기 기판 내에 배치되고, 상기 제1 불순물 영역을 사이에 두고 서로 이격하는 한 쌍의 제2 불순물 영역들;
    상기 제1 불순물 영역 및 제2 불순물 영역들 사이의 소자 분리 패턴들;
    상기 제1 불순물 영역 상의 비트라인 콘택;
    상기 제2 불순물 영역들 상의 스토리지 노드 콘택들; 및
    상기 비트라인 콘택 및 상기 스토리지 노드 콘택들 사이의 절연 패턴들을 포함하고,
    상기 소자 분리 패턴들의 측벽들 및 상면은 리세스를 정의하고,
    상기 리세스는 서로 마주하는 제1 내측벽 및 제2 내측벽을 가지고,
    상기 제1 내측벽 및 상기 제2 내측벽은 상기 제1 불순물 영역의 상면보다 높은 위치에서 변곡점을 가지는 반도체 메모리 소자.
  13. 제12항에 있어서, 상기 제1 내측벽 및 상기 제2 내측벽은 각각 상부 및 하부를 가지고, 상기 제1 내측벽의 하부 및 상기 제2 내측벽의 하부는 상기 제1 불순물 영역으로부터 동일한 간격으로 이격되는 반도체 메모리 소자.
  14. 제13항에 있어서,
    상기 제1 내측벽의 하부 및 상기 제2 내측벽의 하부는 동일한 기울기를 가지는 반도체 메모리 소자.
  15. 제13항에 있어서,
    동일 레벨에서, 상기 비트라인 콘택으로부터 상기 제1 내측벽까지의 이격거리 및 상기 비트라인 콘택으로부터 상기 제2 내측벽까지의 이격거리는 서로 다른 반도체 메모리 소자.
  16. 제13항에 있어서,
    상기 제1 내측벽 및 제2 내측벽 중 적어도 어느 하나는 단차를 가지는 반도체 메모리 소자.
  17. 기판에 소자 분리 패턴을 형성하여 활성부를 정의하는 것;
    상기 활성부에서 상기 기판 내에 서로 이격된 제1 불순물 영역 및 제2 불순물 영역을 형성하는 것;
    상기 기판 상에 버퍼층을 형성하는 것;
    상기 버퍼층을 식각하여 제1 불순물 영역의 상면을 노출시키는 것;
    상기 노출된 제1 불순물 영역을 선택적으로 식각하는 것;
    상기 버퍼층 및 상기 소자 분리 패턴을 등방성 식각하는 것;
    상기 제1 불순물 영역 상에 비트라인 콘택을 형성하는 것; 및
    상기 제2 불순물 영역 상에 스토리지 노드 콘택을 형성하는 것을 포함하는 반도체 메모리 소자의 제조 방법.
  18. 제17항에 있어서,
    상기 버퍼층은 단일막이고,
    상기 버퍼층은 상기 소자 분리 패턴과 동일한 물질을 포함하는 반도체 메모리 소자의 제조 방법.
  19. 제17항에 있어서,
    상기 제1 불순물 영역의 상면을 노출시키는 것은 리세스를 형성하는 것을 포함하고,
    상기 노출된 제1 불순물 영역을 선택적으로 식각하는 것은 상기 리세스의 깊이를 증가시키는 것을 포함하고,
    상기 버퍼층 및 상기 소자 분리 패턴을 등방성 식각하는 것은 상기 리세스의 깊이 및 수평 폭을 증가시키는 것을 포함하는 반도체 메모리 소자의 제조 방법.
  20. 제19항에 있어서,
    상기 비트라인 콘택 및 상기 스토리지 노드 콘택 사이에 절연 패턴을 형성하는 것을 더 포함하고,
    상기 절연 패턴은 상기 리세스의 일부를 채우는 반도체 메모리 소자의 제조 방법.
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