KR20050076877A

KR20050076877A - 캐패시터 및 그 제조 방법

Info

Publication number: KR20050076877A
Application number: KR1020040004640A
Authority: KR
Inventors: 박제민
Original assignee: 삼성전자주식회사
Priority date: 2004-01-26
Filing date: 2004-01-26
Publication date: 2005-07-29
Also published as: US20050161720A1; US20060237762A1; US7094660B2; KR100553835B1

Abstract

개선된 구조적 안정성을 갖는 캐패시터 및 그 제조 방법이 개시된다. 콘택 영역을 갖는 기판 상에 적어도 하나의 제1 몰드막을 형성한 후, 제1 몰드막 상에 절연막 및 제2 몰드막을 순차적으로. 제2 몰드막, 제1 절연막 및 제1 몰드막을 부분적으로 식각하여 개구를 형성한 다음, 개구의 내벽 상에 인접하는 스토리지 전극들을 서로 지지하는 돌출부를 갖는 안정화 부재를 형성한다. 안정화 부재의 내벽 및 콘택 영역을 노출시키는 콘택홀을 형성한 후, 안정화 부재의 내벽 및 콘택홀의 내벽 상에 콘택 영역에 접촉되는 스토리지 전극을 형성한다. 스토리지 전극 상에 유전막 및 플레이트 전극을 순차적으로 형성한다. 따라서, 비록 캐패시터가 높은 종횡비를 갖는 경우에도 인접하는 캐패시터의 쓰러짐으로 인하여 발생하는 인접하는 캐패시터들 사이의 2-비트 단락 현상을 원천적으로 방지할 수 있다.

Description

캐패시터 및 그 제조 방법{Capacitor and Method for manufacturing the same}

본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 보다 상세하게는 크게 개선된 구조적 안정성을 갖는 캐패시터 및 그 제조 방법에 관한 것이다.

일반적으로 DRAM 장치와 같은 메모리용 반도체 장치들은 데이터나 프로그램의 명령과 같은 정보를 기억하는 장치로서 그로부터 기억된 정보를 읽어내기도 하고 장치에 다른 정보를 기억시킬 수 있다. 하나의 메모리 장치는 대개 1개의 트랜지스터와 1개의 캐패시터로 구성된다. 통상적으로 DRAM 소자 등에 포함되는 캐패시터는 스토리지 전극, 유전막 및 플레이트 전극 등으로 구성된다. 이와 같은 캐패시터를 포함하는 메모리 장치의 용량을 향상시키기 위해서는 캐패시터의 정전 용량을 증가시키는 것이 매우 중요하다.

현재, DRAM 장치의 집적도가 기가급 이상으로 증가함에 따라 단위 셀 당 허용 면적의 감소가 지속되면서 캐패시터의 캐패시턴스를 확보하기 위하여, 초기에는 캐패시터의 형상을 평탄한 구조로 제작하다가, 점차로 박스 형상 또는 실린더 형상으로 형성하고 있다. 하지만, 현재와 같이 0.11μm 이하의 초미세 선폭 기술을 적용한 기가급 이상의 DRAM 장치에 있어서, 허용된 셀 면적 내에서 캐패시터가 요구되는 캐패시턴스를 가지기 위해서는 필연적으로 캐패시터의 종횡비가 증가할 수밖에 없게 되며, 이에 따라 인접한 캐패시터들 사이에 2-비트 단락(bit fail)이 발생하는 문제점이 있다.

도 1은 종래의 실린더 형상을 갖는 캐패시터의 문제점을 설명하기 위한 개략적인 단면도를 도시한 것이다.

도 1을 참조하면, 종래의 실린더형 캐패시터는 반도체 기판(1)에 형성된 콘택 패드(4)에 전기적으로 접촉되는 실린더형 스토리지 전극(13)을 구비한다. 캐패시터의 스토리지 전극(13)은 반도체 기판(1) 상에 형성된 절연막(7)을 관통하여 형성된 콘택 플러그(10)를 통하여 콘택 패드(4)에 전기적으로 연결된다. 그러나, 이와 같은 DRAM 장치의 셀 캐패시턴스를 증가시키기 위해서는 스토리지 전극(13)의 높이를 증가시켜야 하지만, 스토리지 전극(13)의 높이가 지나치게 높아질 경우에는 점선으로 도시한 바와 같이 스토리지 전극(13)이 쓰러짐으로써, 인접하는 캐패시터들이 서로 연결되는 캐패시터들 간의 2-비트 단락이 발생하게 된다.

상술한 문제점을 해결하기 위하여, 미국 공개특허 제2003-85420호에는 빔 형태의 절연 부재를 이용하여 각 캐패시터의 하부 전극을 서로 연결함으로써, 캐패시터의 기계적 강도를 향상시킬 수 있는 반도체 메모리 장치 및 그 제조 방법이 개시되어 있다.

도 2a는 상기 미국 공개특허에 개시된 반도체 메모리 장치의 단면도를 도시한 것이며, 도 2b는 도 2a에 도시한 반도체 메모리 장치의 평면도이다.

도 2a 및 도 2b를 참조하면, 반도체 기판(15) 상에 소자 분리막(18)을 형성하여 반도체 기판(13)을 액티브 영역 및 필드 영역으로 구분한 후, 상기 액티브 영역에 각기 게이트 산화막 패턴, 게이트 전극 및 마스크 패턴으로 구성되는 게이트 구조물들(27)을 형성한다.

게이트 구조물들(27)을 마스크로 이용하여 게이트 구조물들(27) 사이의 반도체 기판(13)에 불순물을 이온 주입하여 소오스/드레인 영역(21, 24)을 형성함으로써, 반도체 기판(13) 상에 MOS 트랜지스터들을 형성한다.

상기 MOS 트랜지스터들이 형성된 반도체 기판(13) 상에 제1 층간 절연막(42)을 형성한 다음, 제1 층간 절연막(42)을 관통하여 소오스/드레인 영역(21, 24)에 각기 접촉되는 캐패시터 플러그(30) 및 비트 라인 플러그(33)를 형성한다.

제1 층간 절연막(42) 상에 제2 층간 절연막(45)을 형성한 후, 제2 층간 절연막(45)을 부분적으로 식각하여 제2 층간 절연막(45)에 비트 라인 플러그(33)에 접촉되는 비트 라인 콘택 플러그(36)를 형성한다. 제2 층간 절연막(45) 상에 제3 층간 절연막(48)을 형성하고, 제3 및 제2 층간 절연막(48, 45)을 순차적으로 식각하여, 제3 및 제2 층간 절연막(48, 45)을 관통하여 캐패시터 플러그(30)에 접촉되는 캐패시터 콘택 플러그(39)를 형성한다.

캐패시터 콘택 플러그(39) 및 제3 층간 절연막(48) 상에 식각 저지막(51)을 형성한 후, 식각 저지막(51)을 부분적으로 식각하여 캐패시터 콘택 플러그(39)를 노출시키는 홀(54)을 형성한다. 홀(54)을 통하여 캐패시터 콘택 플러그(39)에 접촉되는 실린더 형상의 하부 전극(57)을 형성한다. 실린더형 하부 전극(57)은 캐패시터 콘택 플러그(39) 및 캐패시터 플러그(30)를 통하여 소오스/드레인 영역(21)에 전기적으로 연결된다.

인접하는 캐패시터들의 하부 전극들(57)의 네 측벽들 사이에 하부 전극들(57)을 서로 연결하는 빔 형태의 절연 부재(72)를 형성한 다음, 각 캐패시터의 하부 전극(57) 상에 유전막(60) 및 상부 전극(63)을 순차적으로 형성하여 캐패시터(66)를 완성한다. 이어서, 각 캐패시터(66)의 내측 및 외측에 후속하여 형성되는 상부 배선과의 전기적 절연을 위한 절연막(69)을 형성한다. 이에 따라, 캐패시터들(66)은 그 하부 전극들(57)이 각기 그 네 측벽들 사이에 형성된 빔 형상의 절연 부재들(72)을 통하여 서로 연결된 구조로 형성된다.

그러나, 전술한 반도체 장치에 있어서, 비록 빔 형상의 절연 부재(72)를 적용하여 캐패시터(66)의 기계적 강도를 향상시킬 수는 있으나, 하부 전극들(57)을 서로 연결하기 위하여 다수의 빔 형상의 절연 부재들(72)을 하부 전극들(57)의 네 측벽들 사이에 형성하기 때문에 캐패시터들(66)을 제조하는 공정이 지나치게 복잡해진다. 이에 따라, 반도체 메모리 제조 장치의 제조에 소요되는 비용과 시간이 크게 증가하게 된다.

또한, 도 2a 및 도 2b에 도시한 바와 같이, 캐패시터(66)가 내부 및 외부로 구분되는 복잡한 구조를 가지기 때문에, 이러한 구조를 가지는 캐패시터(66)를 제조하는 과정이 어려워질 뿐만 아니라 캐패시터(66)와 상부 배선과의 전기적 절연을 위한 절연막(69)의 형성 시에도 캐패시터(66)의 내부에는 절연막이 제대로 형성되지 못할 가능성이 매우 높아진다. 더욱이, 이와 같은 캐패시터(66)의 구조의 복잡성은 결국 반도체 장치의 수율을 저하시키는 문제점을 가져오게 된다.

본 발명의 제1 목적은 간단한 구조를 갖는 안정화 부재를 적용하여 크게 향상된 구조적 안정성을 갖는 캐패시터를 제공하는 것이다.

본 발명의 제2 목적은 간단한 공정을 통하여 안정화 부재를 형성하여 크게 향상된 구조적 안정을 가지는 캐패시터의 제조 방법을 제공하는 것이다.

상술한 본 발명의 제1 목적을 달성하기 위하여 본 발명의 바람직한 일 실시예에 따른 캐패시터는, 스토리지 전극, 상기 스토리지 전극 상에 형성된 유전막, 상기 유전막 상에 형성된 플레이트 전극, 그리고 상기 스토리지 전극의 상부를 감싸며, 인접하는 스토리지 전극을 지지하는 돌출부를 구비하는 안정화 부재를 포함한다. 여기서, 상기 안정화 부재와 상기 인접하는 스토리지 전극의 안정화 부재는 상기 스토리지 전극들이 배열된 방향에 대하여 평행한 방향을 따라 서로 이격되며, 상기 스토리지 전극들이 배열된 방향에 대하여 상기 돌출부를 통하여 좌측 또는 우측 사선 방향을 따라 서로 연결된다.

전술한 본 발명의 제2 목적을 달성하기 위하여, 본 발명의 바람직한 실시예에 따른 캐패시터의 제조 방법에 있어서, 반도체 기판 상에 콘택 영역을 형성하고, 상기 반도체 기판 상에 적어도 하나의 제1 몰드막을 형성한 후, 상기 제1 몰드막 상에 제1 절연막을 형성하고, 상기 절연막 상에 제2 몰드막을 형성한다. 이어서, 상기 제2 몰드막, 상기 제1 절연막 및 상기 제1 몰드막을 부분적으로 식각하여 제1 개구를 형성한 다음, 상기 제1 개구의 내벽 상에 인접하는 스토리지 전극들을 서로 지지하는 돌출부를 갖는 안정화 부재를 형성한다. 계속하여, 상기 안정화 부재의 내벽 및 상기 콘택 영역을 노출시키는 콘택홀을 형성한 후, 상기 안정화 부재의 내벽 및 상기 콘택홀의 내벽 상에 상기 콘택 영역에 접촉되는 스토리지 전극을 형성한다. 다음에. 상기 스토리지 전극 상에 유전막 및 플레이트 전극을 순차적으로 형성한다.

본 발명에 따르면, 하부 도전성 구조물에 대하여 좌측 또는 우측 사선 방향을 따라 수평하게 형성된 돌출부를 구비하는 안정화 부재를 통하여 서로 인접하는 스토리지 전극들을 연결한다. 이에 따라, 비록 캐패시터가 높은 종횡비를 갖는 경우에도 인접하는 캐패시터의 쓰러짐으로 인하여 발생하는 인접하는 캐패시터들 사이의 2-비트 단락 현상을 원천적으로 방지할 수 있다. 즉, 인접하는 스토리지 전극들이 안정화 부재를 통해 서로가 지지하기 때문에 이러한 스토리지 전극들을 포함하는 캐패시터의 구조적 안정성을 크게 향상시킬 수 있다.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들에 따른 향상된 구조적 안정성을 갖는 캐패시터 및 그 제조 방법을 상세하게 설명하지만 본 발명이 하기의 실시예들에 의하여 제한되거나 한정되는 것은 아니다.

도 3a 내지 도 11b는 본 발명의 일 실시예에 따른 캐패시터의 제조 방법을 설명하기 위한 단면도들, 평면도들 및 사시도를 도시한 것이다. 도 3a 내지 도 11b에 있어서, 동일한 부재들에 대해서는 동일한 참조 번호를 사용한다.

도 3a 및 도 3b는 반도체 기판 상에 도전성 구조물들을 형성하는 단계들을 설명하기 위한 단면도들이다. 도 3a는 반도체 장치를 비트 라인을 따라 자른 단면도이며, 도 3b는 반도체 장치를 워드 라인을 따라 자른 단면도이다.

도 3a 및 도 3b를 참조하면, 셸로우 트렌치 소자 분리(STI) 공정이나 실리콘 부분 산화법(LOCOS) 등과 같은 소자 분리 공정을 이용하여 반도체 기판(100) 상에 소자 분리막(103)을 형성함으로써, 반도체 기판(100)을 액티브 영역 및 필드 영역으로 구분한다.

열 산화법이나 화학 기상 증착(CVD) 공정으로 소자 분리막(103)이 형성된 반도체 기판(100) 상에 얇은 두께의 게이트 산화막(도시되지 않음)을 형성한다. 여기서, 상기 게이트 산화막은 소자 분리막(103)에 의해 정의되는 상기 액티브 영역에만 형성된다. 상기 게이트 산화막은 후에 게이트 산화막 패턴(106)으로 패터닝된다.

상기 게이트 산화막 상에 제1 도전막(도시되지 않음) 및 제1 마스크층(도시되지 않음)을 순차적으로 형성한다. 상기 제1 도전막 및 제1 마스크층은 각기 게이트 도전막 및 게이트 마스크층에 해당된다. 여기서, 제1 도전막은 불순물로 도핑된 폴리실리콘으로 구성되며, 후에 게이트 도전막 패턴(109)으로 패터닝된다. 본 발명의 다른 실시예에 따르면, 상기 제1 도전막은 도핑된 폴리실리콘 및 금속 실리사이드로 이루어진 폴리사이드 구조를 가질 수 있다. 상기 제1 마스크층은 후에 게이트 마스크(112)로 패터닝되며, 후속하여 형성되는 제1 층간 절연막(130)에 대하여 식각 선택비를 갖는 물질을 사용하여 형성된다. 예를 들면, 제1 층간 절연막(130)이 산화물로 이루어질 경우, 상기 제1 마스크층은 실리콘 질화물과 같은 질화물로 구성된다.

상기 제1 마스크층 상에 제1 포토레지스트 패턴(도시되지 않음)을 형성한 다음, 상기 제1 포토레지스트 패턴을 식각 마스크로 이용하여 상기 제1 마스크층, 제1 도전막 및 게이트 산화막을 순차적으로 패터닝함으로써, 반도체 기판(100) 상에 게이트 구조물들(115)을 형성한다. 여기서, 각 게이트 구조물(115)은 각기 게이트 산화막 패턴(106), 게이트 도전막 패턴(109) 및 게이트 마스크(112)를 포함한다. 즉, 상기 제1 마스크층, 제1 도전막 및 게이트 산화막을 상기 제1 포토레지스트 패턴을 식각 마스크로 이용하여 계속적으로 패터닝함으로써, 반도체 기판(100) 상에 게이트 구조물들(115)을 형성한다. 본 발명의 다른 실시예에 따르면, 상기 제1 포토레지스트 패턴을 식각 마스크로 이용하여 상기 제1 마스크층을 패터닝함으로써, 상기 제1 도전막 상에 게이트 마스크 패턴(112)을 먼저 형성한다. 이어서, 게이트 마스크(112) 상의 상기 제1 포토레지스트 패턴을 제거한 후, 게이트 마스크(112)를 식각 마스크로 이용하여 상기 제1 도전막 및 게이트 산화막을 차례로 패터닝하여, 반도체 기판(100) 상에 게이트 산화막 패턴(106), 게이트 도전막 패턴(109) 및 게이트 마스크(112)를 포함하는 게이트 구조물들(115)을 형성할 수 있다.

게이트 구조물들(115)이 형성된 반도체 기판(100) 상에 실리콘 질화물과 같은 질화물로 이루어진 제1 절연막(도시되지 않음)을 형성한 후, 상기 제1 절연막을 이방성 식각하여 각 게이트 구조물들(115)의 측벽에 게이트 스페이서인 제1 스페이서(118)를 형성한다.

게이트 구조물들(115)을 이온 주입 마스크로 이용하여 게이트 구조물들(115) 사이로 노출되는 반도체 기판(100)에 이온 주입 공정으로 불순물을 주입한 후, 열처리 공정을 수행함으로써, 반도체 기판(100)에 소오스/드레인 영역들인 제1 콘택 영역(121) 및 제2 콘택 영역(124)을 형성한다. 이에 따라, 반도체 기판(100) 상에는 소오스/드레인 영역들에 해당하는 제1 및 제2 콘택 영역들(121, 124) 및 게이트 구조물들(115)을 포함하는 MOS 트랜지스터 구조물들로 이루어진 워드 라인들(127)이 형성된다. 여기서, 소오스/드레인 영역들인 제1 및 제2 콘택 영역들(121, 124)은 캐패시터를 위한 제1 패드(133)와 비트 라인을 위한 제2 패드(136)가 각기 접촉되는 캐패시터 콘택 영역 및 비트 라인 콘택 영역으로 구분된다. 예를 들면, 소오스/드레인 영역들 가운데 제1 콘택 영역(121)은 제1 패드(133)가 접촉되는 캐패시터 콘택 영역에 해당되며, 제2 콘택 영역(124)은 제2 패드(136)가 접촉되는 비트 라인 콘택 영역에 해당된다.

본 발명의 다른 실시예에 따르면, 각 게이트 구조물들(115)의 측벽에 제1 스페이서(118)를 형성하기 전에, 게이트 구조물들(115) 사이에 노출되는 반도체 기판(100)에 낮은 농도의 불순물을 1차적으로 이온 주입한다. 계속하여, 게이트 구조물들(115)의 측벽에 제1 스페이서(118)를 형성한 후, 상기 1차 이온 주입된 반도체 기판(100)에 높은 농도의 불순물을 2차적으로 이온 주입하여 LDD 구조를 갖는 소오스/드레인 영역인 제1 및 제2 콘택 영역(121, 124)을 형성할 수 있다.

반도체 기판(100)의 상기 액티브 영역에 형성된 워드 라인들(127)은 각기 그 측벽에 형성된 제1 스페이서(118)에 의하여 인접하는 워드 라인들(127)과 서로 전기적으로 분리된다. 즉, 각 워드 라인들(127)의 상면 및 측면에는 절연물로 구성된 게이트 마스크(112) 및 제1 스페이서(118)가 위치하기 때문에, 인접하는 워드 라인들(127)은 서로 전기적으로 절연된다.

다시 도 3a 및 도 3b를 참조하면, 워드 라인들(127)을 덮으면서 반도체 기판(100)의 전면에 산화물로 이루어진 제1 층간 절연막(130)을 형성한다. 제1 층간 절연막(130)은 BPSG, PSG, USG, SOG, TEOS 또는 HDP-CVD 산화물을 사용하여 형성한다.

화학 기계적 연마(CMP) 공정, 에치 백 공정 또는 화학 기계적 연마와 에치 백을 조합한 공정을 이용하여 워드 라인들(127)의 상면이 노출될 때까지 제1 층간 절연막(130)의 상부를 식각함으로써, 제1 층간 절연막(130)의 상면을 평탄화시킨다.

전술한 바에 따라 평탄화된 제1 층간 절연막(130) 상에 제2 포토레지스트 패턴(도시되지 않음)을 형성한 다음, 상기 제2 포토레지스트 패턴을 식각 마스크로 이용하여 제1 층간 절연막(130)을 부분적으로 이방성 식각함으로써, 제1 층간 절연막(130)에 제1 및 제2 콘택 영역(121, 124)을 노출시키는 제1 콘택홀들(131)을 형성한다. 여기서, 산화물로 이루어진 제1 층간 절연막(130)을 식각할 때, 질화물로 이루어진 워드 라인들(127)의 게이트 마스크(112)에 대하여 높은 식각 선택비를 갖는 식각 가스를 사용하여 제1 층간 절연막(130)을 식각한다. 이에 따라, 제1 콘택홀들(131)이 워드 라인(127)에 대하여 자기 정렬(self-aligned)되면서 제1 및 제2 콘택 영역(121, 124)을 노출시킨다. 이 경우, 제1 콘택홀들(131) 가운데 일부는 캐패시터 콘택 영역인 제1 콘택 영역(121)을 노출시키며, 제1 콘택홀들(131) 중 나머지는 비트 라인 콘택 영역인 제2 콘택 영역(124)을 노출시킨다.

상기 제2 포토레지스트 패턴을 제거한 다음, 제1 및 제2 콘택 영역(121, 124)을 노출시키는 제1 콘택홀들(131)을 채우면서 제1 층간 절연막(130) 상에 제2 도전막(도시되지 않음)을 형성한다. 여기서, 상기 제2 도전막은 고농도의 불순물로 도핑된 폴리실리콘, 티타늄 질화물과 같은 금속 질화물 또는 텅스텐이나 구리 등과 금속을 사용하여 형성한다.

화학 기계적 연마 공정, 에치 백 공정 또는 화학 기계적 연마와 에치 백을 조합한 공정을 이용하여 평탄화된 제1 층간 절연막(130)의 상면이 노출될 때까지 상기 제2 도전막을 식각하여 각기 제1 콘택홀들(131)을 매립하는 자기 정렬된 콘택 패드(SAC)인 제1 패드(133) 및 제2 패드(136)를 형성한다. 여기서, 제1 스토리지 노드 콘택 패드인 제1 패드(133)는 캐패시터 콘택 영역인 제1 콘택 영역(121)에 접촉되며, 제1 비트 라인 콘택 패드인 제2 패드(136)는 비트 라인 콘택 영역인 제2 콘택 영역(124)에 접촉된다.

제1 및 제2 패드(133, 136)가 형성된 제1 층간 절연막(130) 상에 제2 층간 절연막(139)을 형성한다. 제2 층간 절연막(139)은 후속하여 형성되는 비트 라인(148)과 제1 패드(133)를 전기적으로 절연시키는 역할을 한다. 제2 층간 절연막(139)은 BPSG, PSG, USG, TEOS, SOG 또는 HDP-CVD 산화물을 사용하여 형성한다. 이 경우, 제1 및 제2 층간 절연막(130, 139)은 전술한 산화물 가운데 동일한 물질을 사용하여 형성할 수 있다. 또한, 제1 및 제2 층간 절연막(130, 139)은 상기 산화물 중에서 서로 다른 물질을 사용하여 형성할 수도 있다. 본 발명의 다른 실시예에 따르면, 화학 기계적 연마 공정, 에치 백 공정 또는 화학 기계적 연마와 에치 백을 조합한 공정을 이용하여 제2 층간 절연막(139)을 식각함으로써, 제2 층간 절연막(139)의 상면을 평탄화시킬 수 있다.

제2 층간 절연막(139) 상에 제3 포토레지스트 패턴(도시되지 않음)을 형성한 후, 상기 제3 포토레지스트 패턴을 식각 마스크로 이용하여 제2 층간 절연막(139)을 부분적으로 식각함으로써, 제2 층간 절연막(139)에 제1 층간 절연막(130)에 매립된 제2 패드(136)를 노출시키는 제2 콘택홀(도시되지 않음)을 형성한다. 상기 제2 콘택홀은 후속하여 형성되는 비트 라인(148)과 제2 패드(136)를 서로 연결하기 위한 비트 라인 콘택홀에 해당한다. 본 발명의 다른 실시예에 따르면, 제2 층간 절연막(139)과 상기 제3 포토레지스트 패턴 사이에 실리콘 산화물, 실리콘 질화물 또는 실리콘 산질화물을 사용하여 제1 반사 방지막(ARL)을 추가적으로 형성한 후, 사진 식각 공정을 진행하여 상기 제2 콘택홀을 형성할 수 있다.

재차 도 3a 및 도 3b를 참조하면, 상기 제3 포토레지스트 패턴을 제거한 다음, 상기 제2 콘택홀을 채우면서 제2 층간 절연막(139) 상에 제3 도전막(도시되지 않음) 및 제2 마스크층(도시되지 않음)을 차례로 형성한다. 상기 제3 도전막 및 제2 마스크층은 후에 각기 비트 라인 도전막 패턴(142) 및 비트 라인 마스크(145)로 패터닝된다.

상기 제2 마스크층 상에 제4 포토레지스트 패턴(도시되지 않음)을 형성한 후, 상기 제4 포토레지스트 패턴을 식각 마스크로 이용하여 상기 제2 마스크층 및 제3 도전막을 순차적으로 패터닝함으로써, 상기 제2 콘택홀을 채우는 제3 패드(도시되지 않음)를 형성하는 동시에 제2 층간 절연막(139) 상에 비트 라인 도전막 패턴(142) 및 비트 라인 마스크(145)를 포함하는 비트 라인(148)을 형성한다. 상기 제3 패드는 비트 라인(148)과 제2 패드(136)를 서로 전기적으로 연결하는 제2 비트 라인 콘택 패드에 해당된다.

비트 라인 도전막 패턴(142)은 대체로 금속으로 구성된 제1 층 및 금속 화합물로 이루어진 제2 층으로 이루어진다. 이 경우, 상기 제1 층은 티타늄/티타늄 질화물(Ti/TiN)로 이루어지며, 상기 제2 층은 텅스텐(W)으로 이루어진다. 비트 라인 마스크(145)는 후속하는 스토리지 노드 콘택홀(192)(도 8a 및 도 8b 참조)을 형성하기 위한 식각 공정 동안 비트 라인 도전막 패턴(142)을 보호하는 역할을 한다. 이 경우, 비트 라인 마스크(145)는 산화물로 구성된 제4 층간 절연막(160) 및 제1 몰드막(166)(도 4a 및 도 4b 참조)에 대하여 식각 선택비를 갖는 물질로 이루어진다. 예를 들면, 비트 라인 마스크(145)는 실리콘 질화물과 같은 질화물로 이루어진다. 본 발명의 다른 실시예에 따르면, 상기 제4 포토레지스트 패턴을 식각 마스크로 이용하여 상기 제2 마스크층을 패터닝함으로써, 상기 제3 도전막 상에 비트 라인 마스크(145)를 먼저 형성한다. 이어서, 상기 제4 포토레지스트 패턴을 제거한 후, 비트 라인 마스크(145)를 식각 마스크로 이용하여 상기 제3 도전막을 식각함으로써, 제2 층간 절연막(139) 상에 비트 라인 도전막 패턴(142)을 형성할 수 있다. 이 때, 제2 층간 절연막(139)에 형성된 상기 제2 콘택홀을 매립하여 비트 라인 도전막 패턴(142)과 제2 패드(136)를 전기적으로 연결하는 상기 제3 패드가 동시에 형성된다. 또한, 본 발명의 또 다른 실시예에 따르면, 상기 제2 콘택홀을 채우면서 제2 층간 절연막(139) 상에 추가적인 도전막을 형성한 후, 제2 층간 절연막(139)의 상면이 노출될 때까지 상기 도전막을 식각하여 제2 패드(136)에 접촉되는 상기 제3 패드를 먼저 형성한다. 다음에, 상기 제3 패드가 형성된 제2 층간 절연막(139) 상에 상기 제3 도전막 및 제2 마스크층을 형성한 후, 상기 제3 도전막 및 제2 마스크층을 패터닝하여 비트 라인(148)을 형성할 수 있다. 보다 상세하게는, 비트 라인 콘택 패드인 상기 제3 패드를 노출시키는 비트 라인 콘택홀인 상기 제2 콘택홀을 채우면서 제2 층간 절연막(139) 상에 티타늄/티타늄 질화물로 이루어진 장벽 금속막 및 텅스텐으로 이루어진 금속막을 순차적으로 형성한 후, 화학 기계적 연마 공정 또는 에치 백 공정으로 제2 층간 절연막(139)의 상부가 노출될 때까지 상기 장벽 금속막 및 금속막을 식각하여 상기 제2 콘택홀을 매립하는 비트 라인 콘택 플러그에 해당되는 제3 패드를 형성한다. 이에 따라, 상기 제3 패드는 제2 패드(136)에 접촉된다. 이어서, 상기 제3 패드 상에 텅스텐과 같은 금속으로 이루어진 제3 도전막 및 제2 마스크층을 형성한 다음, 상기 제3 도전막 및 제2 마스크층을 패터닝하여, 비트 라인 도전막 패턴(142) 및 비트 라인 마스크(145)로 구성되는 비트 라인(148)을 형성한다. 이 경우에는, 비트 라인 도전막 패턴(142)이 하나의 금속층으로 이루어진다.

다시 도 3a 및 도 3b를 참조하면, 비트 라인들(148) 및 제2 층간 절연막(139) 상에 제2 절연막(도시되지 않음)을 형성한 후, 제2 절연막을 이방성 식각하여 각 비트 라인(148)의 측벽에 비트 라인 스페이서인 제2 스페이서(151)를 형성한다. 제2 스페이서(151)는 제2 스토리지 노드 콘택 패드인 제4 패드(157)를 형성하는 동안 비트 라인(148)을 보호하기 위하여 산화물로 이루어진 제2 층간 절연막(139) 및 후속하여 형성되는 제3 층간 절연막(154)에 대하여 식각 선택비를 가지는 물질로 이루어진다. 예를 들면, 제2 스페이서(151)는 실리콘 질화물과 같은 질화물을 사용하여 형성된다.

측벽에 제2 스페이서(151)가 형성된 비트 라인(148)을 덮으면서 제2 층간 절연막(139) 상에 제3 층간 절연막(154)을 형성한다. 제3 층간 절연막(154)은 BPSG, USG, PSG, TEOS, SOG 또는 HDP-CVD 산화물 등과 같은 산화물로 형성된다. 상술한 바와 같이, 제3 층간 절연막(154)은 제2 층간 절연막(139)과 동일한 물질을 사용하여 형성할 수 있다. 또한, 제3 층간 절연막(154)은 제2 층간 절연막(139)과 상이한 물질을 사용하여 형성할 수도 있다. 바람직하게는, 저온에서 증착되면서 보이드(void) 없이 비트 라인들(148) 사이의 갭(gap)을 매립할 수 있는 HDP-CVD 산화물을 이용하여 제3 층간 절연막(154)을 형성한다.

화학 기계적 연마 공정, 에치 백 공정 또는 화학 기계적 연마와 에치 백을 조합한 공정으로 비트 라인 마스크(145)의 상면이 노출될 때까지 제3 층간 절연막(154)을 식각하여 제3 층간 절연막(154)의 상면을 평탄화시킨다. 본 발명의 다른 실시예에 따르면, 비트 라인 마스크(145)를 노출시키지 않고 제3 층간 절연막(154)이 비트 라인(148) 상에서 소정의 두께를 가지도록 제3 층간 절연막(154)을 평탄화시킬 수도 있다. 본 발명의 또 다른 실시예에 따르면, 인접하는 비트 라인(148)들 사이에 위치하는 제3 층간 절연막(154) 내에 보이드가 발생하는 현상을 방지하기 위하여, 비트 라인(148) 및 제2 층간 절연막(139) 상에 약 50∼200Å 정도의 두께를 갖는 질화물로 이루어진 추가적인 절연막을 형성한 다음, 이러한 추가적인 절연막 상에 제3 층간 절연막(154)을 형성할 수도 있다.

평탄화된 제3 층간 절연막(154) 상에 제5 포토레지스트 패턴(도시되지 않음)을 형성한 후, 상기 제5 포토레지스트 패턴을 식각 마스크로 이용하여 제3 층간 절연막(154) 및 제2 층간 절연막(139)을 부분적으로 식각함으로써, 제1 패드들(133)을 노출시키는 제3 콘택홀들(155)을 형성한다. 제3 콘택홀들(155)은 제1 스토리지 노드 콘택홀들에 해당된다. 이 경우, 제3 콘택홀들(155)은 비트 라인(148)의 측벽에 형성된 제2 스페이서(151)에 의하여 자기 정렬 방식으로 형성된다. 본 발명의 다른 실시예에 따르면, 후속하는 사진 식각 공정의 공정 마진을 확보할 수 있도록 제3 층간 절연막(154) 상에 제2 반사 방지막(ARL)을 추가적으로 형성한 후, 사진 식각 공정을 진행할 수 있다. 본 발명의 또 다른 실시예에 따르면, 제3 콘택홀들(155)을 형성한 다음, 추가적인 세정 공정을 수행하여 제3 콘택홀들(155)을 통해 노출되는 제1 패드들(121)의 표면에 존재하는 자연 산화막이나 폴리머 또는 각종 이물질 등을 제거할 수 있다.

제3 콘택홀들(155)을 채우면서 제3 층간 절연막(154) 상에 제4 도전막을 형성한 후, 화학 기계적 연마 공정, 에치 백 공정 또는 이들을 조합한 공정을 이용하여 제3 층간 절연막(154) 및 비트 라인(148)의 상면이 노출될 때까지 상기 제4 도전막을 식각하여 제3 콘택홀들(155) 내에 각기 제2 스토리지 노드 콘택 패드인 제4 패드(157)를 형성한다. 제4 패드(157)는 대체로 불순물로 도핑된 폴리실리콘 또는 금속으로 이루어진다. 제4 패드(157)는 제1 패드(133)와 후속하여 형성되는 스토리지 전극(196)(도 9a 및 도 9b 참조)을 서로 전기적으로 연결시키는 역할을 한다. 이에 따라, 스토리지 전극(196)은 제4 패드(157) 및 제1 패드(133)를 통하여 캐패시터 콘택 영역인 제1 콘택 영역(121)에 전기적으로 연결된다.

도 4a 및 도 4b는 도전성 구조물들 상에 몰드막들을 형성하는 단계들을 설명하기 위한 단면도들이다.

도 4a 및 도 4b를 참조하면, 제4 패드(157), 비트 라인(148) 및 제3 층간 절연막(154) 상에 BPSG, PSG, USG, TEOS, SOG 또는 HDP-CVD 산화물 등을 사용하여 제4 층간 절연막(160)을 형성한다. 제4 층간 절연막(160)은 비트 라인(148)과 후속하여 형성되는 스토리지 전극(196)을 전기적으로 절연시키는 역할을 한다. 상술한 바와 마찬가지로, 제4 층간 절연막(160)은 제3 층간 절연막(154) 및/또는 제2 층간 절연막(139)과 동일한 물질을 사용하여 형성할 수 있다. 또한, 제4 층간 절연막(160)은 제3 층간 절연막(154) 및/또는 제2 층간 절연막(139)과 상이한 물질을 사용하여 형성할 수도 있다.

제4 층간 절연막(160) 상에 식각 저지막(163)을 형성한다. 식각 저지막(163)은 제4 층간 절연막(160) 및 제1 몰드막(166)에 대하여 식각 선택비를 갖는 물질을 사용하여 형성한다. 예를 들면, 식각 저지막(163)은 실리콘 질화물과 같은 질화물을 사용하여 형성한다. 본 발명의 다른 실시예에 따르면, 화학 기계적 연마 공정, 에치 백 공정 또는 이들을 조합한 공정을 이용하여 제4 층간 절연막(160)의 상면을 평탄화시킨 다음, 평탄화된 제4 층간 절연막(160) 상에 식각 저지막(163)을 형성할 수 있다.

식각 저지막(163) 상에 스토리지 전극(196)을 형성하기 위한 제1 몰드막(166)을 형성한다. 제1 몰드막(166)은 TEOS, HDP-CVD 산화물, PSG, USG, BPSG 또는 SOG를 사용하여 형성한다. 바람직하게는, 제1 몰드막(166)은 TEOS를 사용하여 형성한다. 여기서, 제1 몰드막(166)은 식각 저지막(163)의 상면을 기준으로 약 5,000∼50,000Å 정도의 두께를 갖도록 형성된다. 본 실시예에 있어서, 제1 몰드막(166)의 두께는 캐패시터(205)(도 11a 및 도 11b 참조)에 요구되는 캐패시턴스에 따라 적절하게 조절 가능하다. 즉, 캐패시터(205)의 높이는 제1 몰드막(166)의 두께에 의하여 주로 결정되므로, 요구되는 캐패시턴스를 갖는 캐패시터(205)를 형성하기 위하여 제1 몰드막(166)의 두께를 적절하게 조절할 수 있다. 또한, 후술하는 바와 같이 캐패시터(205)의 구조적 안정성을 현저하게 향상시킬 수 있는 안정화 부재(190)(도 7a 내지 도 7c 참조)가 제공되기 때문에 캐패시터(205)의 쓰러짐 없이 동일한 직경을 가지면서도 크게 높아진 높이를 가지는 캐패시터(205)를 구현할 수 있다. 본 실시예에 따른 캐패시터(205)는 비록 높은 종횡비를 갖는 경우에도 안정화 부재(190)로 인하여 쓰러짐이 없이 크게 개선된 구조적 안정성을 가지게 된다.

다시 도 4a 및 도 4b를 참조하면, 제1 몰드막(166) 상에 제3 절연막(169)을 형성한다. 안정화 부재(190)를 형성하기 위한 제3 절연막(169)은 제1 몰드막(166)의 상면으로부터 약 100∼6,000Å 정도의 두께로 형성된다. 제3 절연막(169)은 제1 몰드막(166) 및 후속하여 형성되는 제2 몰드막(172)에 비하여 빠른 식각율을 갖는 물질을 사용하여 형성한다. 예를 들면, 제1 몰드막(166) 및 제2 몰드막(172)이 TEOS 또는 HDP-CVD 산화물로 이루어질 경우, 제3 절연막(169)은 붕소 또는 인이 도핑된 BPSG 또는 PSG를 사용하여 형성된다. 이에 따라, 제3 절연막(169)은 제1 및 제2 몰드막(166, 172)에 비하여 불화수소를 포함하는 식각액 또는 수산화암모늄, 과산화수소 및 탈이온수를 포함하는 식각액에 대하여 빠른 속도로 식각된다.

제3 절연막(169) 상에 TEOS, HDP-CVD 산화물, PSG, USG, BPSG 또는 SOG를 사용하여 제2 몰드막(172)을 형성한다. 바람직하게는, 제2 몰드막(172)은 TEOS를 사용하여 형성하며, 제3 절연막(169)의 상면을 기준으로 약 1,000∼6,000Å 정도의 두께를 갖도록 형성된다.

제2 몰드막(172) 상에는 제3 마스크층(175)이 형성된다. 제3 마스크층(175)은 산화물로 이루어진 제1 몰드막(166), 제3 절연막(169) 및 제2 몰드막(172)에 대하여 식각 선택비를 갖는 물질을 사용하여 형성한다. 예를 들면, 제3 마스크층(175)은 폴리실리콘이나 실리콘 질화물과 같은 질화물을 사용하여 형성한다. 제3 마스크층(175)은 제2 몰드막(172)의 상면으로부터 약 100∼6,000Å 정도의 두께를 가지도록 형성된다. 본 실시예에 있어서, 제1 및 제2 몰드막(166, 172)과 제3 마스크층(175)의 두께는 캐패시터(205)에 요구되는 캐패시턴스에 따라 임의로 조절 가능하다. 본 발명의 다른 실시예에 따르면, 화학 기계적 연마 공정, 에치 백 공정 또는 이들을 조합한 공정을 이용하여 제2 몰드막(172)의 상면을 평탄화시킨 후, 평탄화된 제2 몰드막(172) 상에 제3 마스크층(175)을 형성할 수도 있다.

도 5a는 제1 개구를 형성하는 단계를 설명하기 위한 평면도를 도시한 것이고, 도 5b는 도 5a에 도시한 반도체 장치를 A₁-A₂선을 따라 자른 단면도이며, 도 5c는 도 5a에 도시한 반도체 장치를 B₁-B₂선을 따라 자른 단면도이다.

도 5a 내지 도 5c를 참조하면, 제3 마스크층(175) 상에 제6 포토레지스트 패턴(도시되지 않음)을 형성한 후, 상기 제6 포토레지스트 패턴을 식각 마스크로 이용하여 제3 마스크층(175)을 패터닝하여, 제2 몰드막(172) 상에 스토리지 전극(196)을 형성하기 위한 스토리지 노드 마스크(178)를 형성한다. 이어서, 애싱 및 스트립 공정을 통하여 상기 제6 포토레지스트 마스크 패턴을 제거한다. 본 발명의 다른 실시예에 따르면 상기 제6 포토레지스트 패턴을 제거하기 위한 별도의 공정을 수행하지 않고 후술하는 바와 같이 제1 개구(181)를 형성하는 식각 동안 상기 제6 포토레지스트 패턴이 소모되어 사라지게 할 수 있다. 본 발명의 또 다른 실시예에 따르면, 사진 식각 공정의 공정 마진을 확보할 수 있도록 제3 마스크층(175) 상에 제3 반사 방지막(ARL)(도시되지 않음)을 형성한 다음, 사진 식각 공정을 진행하여 제1 개구(181)를 형성할 수도 있다.

스토리지 노드 마스크(178)를 식각 마스크로 이용하는 제1 식각 공정을 통해 제2 몰드막(172), 제3 절연막(169) 및 제1 몰드막(166)을 부분적으로 식각하여, 제1 개구(181)를 형성한다. 여기서, 상기 제1 식각 공정은 이방성 식각 공정으로 진행된다. 제1 개구(181)는 제2 스토리지 노드 콘택 패드인 제4 패드(157)의 상부에 위치한다.

도 5a에 도시한 바와 같이, 단위 셀 내의 모든 제1 개구들(181)은 워드 라인(127) 또는 비트 라인(148)과 같은 하부 도전성 구조물들에 대하여 평행한 방향(A₁-A₂ 방향)과 좌측 또는 우측 사선 방향(B₁-B₂ 방향)을 따라 서로 소정의 간격으로 이격된다. 즉, 제1 개구들(181)은 서로 접촉되지 않고 각기 상기 하부 도전성 구조물들이 배열된 방향에 평행한 방향과 좌측 또는 우측 사선 방향을 따라 서로 균등한 간격으로 이격되게 배치된다. 이 경우, 워드 라인(127) 또는 비트 라인(148) 등과 같은 하부 도전성 구조물이 배열된 방향에 대하여 평행한 방향(A₁-A₂ 방향)으로 형성된 제1 개구들(181)의 간격이 좌측 또는 우측 사선 방향(B₁-B₂ 방향)을 따라 위치하는 제1 개구들(181)의 간격 보다 약간 넓게 형성된다. 이하, 상기 하부 도전성 구조물들이 배열된 방향에 대하여 평행한 방향을 제1 방향(A₁-A₂ 방향)이라 하고, 좌측 또는 우측 사선 방향(B₁-B₂ 방향)을 제2 방향이라 한다.

도 6a는 제2 개구를 형성하는 단계를 설명하기 위한 평면도를 도시한 것이고, 도 6b는 도 6a에 도시한 반도체 장치를 A₁-A₂선을 따라 자른 단면도이며, 도 6c는 도 6a에 도시한 반도체 장치를 B₁-B₂선을 따라 자른 단면도이다.

도 6a 내지 도 6c를 참조하면, 스토리지 노드 마스크(178)를 식각 마스크로 이용하는 제2 식각 공정을 통하여 제1 개구(181)의 내벽 및 저면을 식각하여 제2 개구(184)를 형성한다. 제2 개구(184)는 제1 개구(181)에 비하여 약간 넓은 폭 및 깊이를 가진다. 상기 제2 식각 공정은 습식 식각 공정 또는 건식 식각 공정을 이용하는 등방성 식각 공정으로 진행된다.

본 실시예에 있어서, 제2 개구(184)의 폭은 제1 개구(181)의 폭 보다 넓게 형성되며, 제2 개구(184)의 깊이는 제1 개구(181)의 깊이 보다 깊게 형성된다. 즉, 상술한 등방성 식각 공정인 제2 식각 공정을 통하여 제1 개구(181)의 폭과 깊이에 비하여 확장된 폭과 깊이를 갖는 제2 개구(184)가 제1 몰드막(166)의 상부에 형성된다. 이 경우, 제2 개구(184)의 측벽은 약간 경사지게 형성된다.

반도체 장치의 단위 셀 내에서 상기 제1 방향(A₁-A₂ 방향)을 따라 배열된 제2 개구들(184)은 서로 접촉되지 않는 반면, 상기 제2 방향(B₁-B₂ 방향)을 따라 위치하는 제2 개구들(184)은 그 폭의 확장에 따라 서로 부분적으로 연통된다. 도 6c에 도시한 바와 같이, 상기 제2 식각 공정에 따라 제1 몰드막(166)과 제2 몰드막(172) 사이에 위치하는 제3 절연막(169)은 제1 및 제2 몰드막(166, 172)에 비하여 빠른 식각 속도로 식각된다. 여기서, 상기 제1 방향(A₁-A₂ 방향)을 따라 배열되는 제2 개구들(184)의 간격이 제2 방향(B₁-B₂ 방향)을 따라 위치하는 제2 개구들(184)의 간격보다 넓은 간격으로 배치되기 때문에, 상기 제1 방향을 따라서는 제3 절연막 패턴(187)이 제1 및 제2 몰드막(166, 172) 사이에 잔류하는 반면, 상기 제2 방향을 따라서는 제3 절연막(169)이 제거된다. 이에 따라, 상기 제2 방향을 따라 형성된 제2 개구들(184)은 서로 연통되는 반면, 상기 제1 방향을 따라 위치하는 제2 개구들(184)은 제3 절연막 패턴(187)의 존재로 인하여 서로 연통되지 않는다. 그러나, 상기 제2 방향을 따라 배열된 제2 개구들(184)이 서로 연통되기 때문에 결국 단위 셀 내의 모든 제2 개구들(184)이 하부 도전성 구조물에 대하여 좌측 또는 우측 사선 방향을 따라 서로 연통되는 결과를 가져온다.

도 7a는 안정화 부재를 형성하는 단계를 설명하기 위한 단면도를 도시한 것이고, 도 7b는 도 7a에 도시한 반도체 장치를 A₁-A₂선을 따라 자른 단면도이며, 도 7c는 도 7a에 도시한 반도체 장치를 B₁-B₂선을 따라 자른 단면도이다.

도 7a 내지 도 7c를 참조하면, 제2 개구(184)의 저면과 측벽 및 스토리지 노드 마스크(178) 상에 산화물에 대하여 식각 선택비를 갖는 물질을 사용하여 제4 절연막(도시되지 않음)을 형성한다. 바람직하게는, 상기 제4 절연막은 질화물 또는 폴리실리콘을 사용하여 스토리지 노드 마스크(178)의 상면을 기준으로 약 100∼5,000Å 정도의 두께로 형성한다.

스토리지 노드 마스크(178) 및 제2 개구(184)의 저면 상에 위치하는 상기 제4 절연막을 등방성 식각 공정으로 식각하여, 제2 개구(184)의 내벽 상에 안정화 부재(190)를 형성한다. 전술한 바와 같이, 단위 셀 내에서 상기 제1 방향을 따라 배열된 제2 개구들(184) 사이에는 제3 절연막 패턴(187)이 잔류하기 때문에 제1 방향을 따라 형성되는 안정화 부재들(190)은 서로 연결되지 않는다. 이에 비하여, 상기 제2 방향을 따라 위치하는 제2 개구들(184)은 서로 연통되기 때문에 제2 방향을 따라 형성되는 안정화 부재들(190)은 서로 연결된다. 즉, 단위 셀 내의 모든 안정화 부재들(190)은 도전성 구조물들이 배열된 방향에 대하여 좌측 또는 우측 사선 방향인 상기 제2 방향을 따라 서로 연결된다. 이러한 안정화 부재들(190)이 형성됨에 따라 후술하는 바와 같이 단위 셀 내의 모든 캐패시터들(205)이 서로를 지지하는 구조를 가진다. 본 실시예에 따르면, 도 7c에 도시한 바와 같이, 상기 제2 방향을 따라 인접하는 안정화 부재들(190)은 대체로 "H"자의 형상으로 서로 연결된다.

도 8a 및 도 8b는 스토리지 노드 콘택홀 및 제5 도전막을 형성하는 단계들을 설명하기 위한 단면도들이다.

도 8a 및 도 8b를 참조하면, 스토리지 노드 마스크(178)를 계속 식각 마스크로 이용하여 제1 몰드막(166), 식각 저지막(163) 및 제4 층간 절연막(160)을 순차적으로 식각하여, 제4 패드(157)를 노출시키는 스토리지 노드 콘택홀(192)을 형성한다. 이 경우, 제2 개구(184)의 내에 안정화 부재(190)가 형성되어 있기 때문에, 스토리지 노드 콘택홀(192)은 안정화 부재(190)에 대하여 자기 정렬 방식으로 형성된다.

제4 패드(157)의 상면, 스토리지 노드 콘택홀(192)의 내벽, 안정화 부재(190)의 내벽 및 스토리지 노드 마스크(178) 상에 제5 도전막(193)을 형성한다. 제5 도전막(193)은 불순물로 도핑된 폴리실리콘 또는 금속을 사용하여 형성한다. 여기서, 안정화 부재(190)는 제5 도전막(193)에 부착되는 한편, 제5 도전막(193)이 안정화 부재(190)의 측벽을 누르는 동시에 안정화 부재(190)의 저면을 지지하는 구조로 형성되기 때문에, 안정화 부재(190)는 제5 도전막(193)에 안정적으로 고정된다.

도 9a 및 도 9b는 스토리지 전극을 형성하는 단계를 설명하기 위한 단면도들이다.

도 9a 및 도 9b를 참조하면, 화학 기계적 연마 공정, 에치 백 공정 또는 이들을 조합한 공정을 이용하여 제2 몰드막(172)의 상면이 노출될 때까지 제5 도전막(193) 및 스토리지 노드 마스크(178)를 식각함으로써, 각 캐패시터(205) 별로 분리된 스토리지 전극(196)을 형성한다. 이 경우, 제2 몰드막(172) 및 안정화 부재(190)의 상부도 부분적으로 제거된다.

도 10a는 스토리지 전극 및 안정화 부재를 완성하는 단계를 설명하기 위한 개략적인 사시도를 도시한 것이고, 도 10b는 도 10a에 도시한 반도체 장치를 A₁-A₂선을 따라 자른 단면도이며, 도 10c는 도 10a에 도시한 반도체 장치를 B₁-B₂선을 따라 자른 단면도이다.

도 10a 내지 도 10c를 참조하면, 불화 암모늄, 불화수소 및 증류수 등을 포함하는 LAL 식각액을 이용한 습식 식각 공정으로 제2 몰드막(172), 제3 절연막 패턴(187) 및 제1 몰드막(166)을 제거함으로써, 제4 패드(157)에 접촉되는 실린더 형상의 스토리지 전극(196)을 완성한다. 본 발명의 다른 실시예에 따르면, 불화수소 및 수증기를 함유하는 제1 식각 가스와 사불화탄소 및 산소를 포함하는 제2 식각 가스를 순차적으로 사용하는 건식 식각 공정을 통하여 산화물로 이루어진 제2 몰드막(172), 제3 절연막 패턴(187) 및 제1 몰드막(166)을 제거할 수 있다.

제1 및 제2 몰드막(166, 172)과 제3 절연막 패턴(187)의 제거에 따라, 각 안정화 부재(190)의 중앙부가 상기 제2 방향을 따라 수평하게 돌출되는 구조로 형성되기 때문에, 하부 도전성 구조물에 대하여 좌측 또는 우측 사선 방향으로 모든 안정화 부재들(190)의 중앙부가 서로 연결된다. 즉, 단위 셀 내의 모든 안정화 부재들(190)들은 중앙부의 접속을 통하여 서로가 서로를 지지하는 구조로 형성된다. 이러한 구조를 갖는 안정화 부재들(190)이 스토리지 전극들(196)의 상부를 감싸기 때문에, 안정화 부재들(190)을 통하여 단위 셀 내의 모든 스토리지 전극들(196)도 서로를 지지하는 구조로 형성된다. 이에 따라, 비록 스토리지 전극들(196)이 높은 종횡비를 갖는 경우에도 스토리지 전극들(196)의 쓰러짐으로 인한 2-비트(bit) 단락을 원천적으로 방지할 수 있다. 본 발명의 다른 실시예에 따르면, 스토리지 노드 콘택홀(192)을 산화물로 이루어진 희생막으로 채운 다음, 상기 습식 식각 공정 또는 건식 식각 공정을 수행하여 스토리지 전극(196)을 완성할 수 있다. 이 경우, 상기 희생막은 스토리지 전극(196)을 형성하는 동안 스토리지 전극(196)을 보호하는 역할을 한다.

도 11a 및 도 11b는 반도체 기판 상에 캐패시터를 완성하는 단계들을 설명하기 위한 단면도들을 도시한 것이다.

도 11a 및 도 11b를 참조하면, 안정화 부재들(190)에 의해 인접하는 스토리지 전극들(196)이 서로 연결된 상태에서 각 스토리지 전극(196) 상에 유전막(199) 및 플레이트 전극(202)을 순차적으로 형성하여 캐패시터(205)를 완성한다. 이 경우, 상기 제1 방향을 따라 위치하는 캐패시터들(205)은 서로 소정의 간격으로 이격되는 반면, 제2 방향을 따라 위치하는 캐패시터들(205)은 수평하게 돌출된 중앙부를 갖는 안정화 부재들(190)로 인하여 인접하는 캐패시터들(205)이 서로를 지지하는 구조로 형성된다. 따라서, 캐패시터들(205)의 종횡비가 높은 경우라 할지라도, 캐패시터들(205)이 쓰러지는 현상을 방지할 수 있다.

이 후, 캐패시터(205) 상에 상부 배선과의 전기적 절연을 위한 제5 층간 절연막(도시되지 않음)을 형성한 다음, 상기 제5 층간 절연막 상에 상부 배선을 형성하여 반도체 장치를 완성한다.

도 12a 내지 도 17b는 본 발명의 다른 실시예에 따른 캐패시터를 포함하는 반도체 장치의 제조 방법을 설명하기 위한 단면도들을 도시한 것이다. 본 발명의 다른 실시예에 있어서, 반도체 기판 상에 식각 저지막(163)을 형성하기까지의 공정은 전술한 바와 동일하므로 이에 대한 설명은 생략한다. 도 12a, 도 13a, 도 14a, 도 15a, 도 16a 및도 17a는 반도체 장치를 상기 제1 방향을 따라 자른 단면도들이며, 도 12b, 도 13b, 도 14b, 도 15b, 도 16b 및 도 17b는 반도체 장치를 상기 제2 방향을 따라 자른 단면도들이다. 도 12a 내지 도 17b에 있어서, 도 3a 및 도 3b와 동일한 부재들에 대해서는 동일한 참조 번호를 사용한다.

도 12a 및 도 12b는 본 발명의 다른 실시예에 따른 제1 내지 제3 몰드막, 제3 절연막 및 제3 마스크층을 형성하는 단계들을 설명하기 위한 단면도들이다.

도 12a 및 도 12b를 참조하면, 제4 패드(157) 및 제3 층간 절연막(154) 상에 제4 층간 절연막(220) 및 식각 저지막(223)을 차례로 형성한다. 이 경우, 제4 층간 절연막(220)은 산화물로 구성되며, 식각 저지막(223)은 질화물로 이루어진다.

식각 저지막(223) 상에 제1 몰드막(226) 및 제2 몰드막(229)을 순차적으로 형성한다. 여기서, 제1 및 제2 몰드막(226, 229)의 전체적인 두께는 식각 저지막(223)의 상면을 기준으로 약 5,000∼50,000Å 정도가 된다. 바람직하게는, 제1 및 제2 몰드막(226, 229)은 실질적으로 동일한 두께를 가지도록 형성된다. 본 실시예에 있어서, 제1 몰드막(226)은 불순물이 제1 농도로 도핑된 산화물을 사용하여 형성하며, 제2 몰드막(229)은 불순물이 도핑되지 않은 산화물이나 불순물이 제2 농도로 도핑된 산화물을 사용하여 형성한다. 예를 들면, 제1 몰드막(226)은 붕소(B) 또는 인(P) 등의 불순물이 제1 농도로 도핑된 BPSG 또는 PSG 등을 사용하여 형성한다. 이에 비하여, 제2 몰드막(229)은 불순물이 도핑되지 않은 USG 또는 TEOS를 사용하여 형성하거나, 붕소 또는 인이 제2 농도로 도핑된 BPSG 또는 PSG 등을 사용하여 형성한다. 여기서, 제2 몰드막(229)은 제1 몰드막(226)의 불순물 농도에 비하여 높은 불순물 농도를 가진다. 이에 따라, 불화수소를 포함하는 식각액 또는 수산화암모늄, 과산화수소 및 탈이온수를 포함하는 식각액을 사용하여 식각 공정을 수행할 때, 제1 몰드막(226)이 제2 몰드막(229)에 비하여 빠른 속도로 식각된다. 본 발명의 다른 실시예에 따르면, 불화수소 가스 및 수증기를 함유하는 제1 식각 가스와 사불화탄소 및 산소를 함유하는 제2 식각 가스를 순차적으로 사용하는 건식 식각 공정을 통하여 제1 몰드막(226)을 제2 몰드막(229)에 비하여 빠른 속도도 식각할 수 있다.

제2 몰드막(229) 상에는 불순물이 도핑된 산화물로 이루어진 제3 절연막(232)이 형성된다. 예를 들면, 제3 몰드막(232)은 붕소 또는 인이 제3 농도로 도핑된 BPSG 또는 PSG 등을 사용하여 형성한다. 이 경우, 제3 절연막(232)은 제1 몰드막(226)의 제1 농도에 비하여 낮은 제3 농도를 가진다. 따라서, 전술한 식각액을 사용하는 식각 공정에 대하여 제1 및 제2 몰드막(226, 229)에 비하여 제3 절연막(232)이 가장 빠른 식각 속도로 식각된다. 전술한 바와 같이, 불화수소 가스 및 수증기를 함유하는 제1 식각 가스와 사불화탄소 및 산소를 함유하는 제2 식각 가스를 순차적으로 사용하는 건식 식각 공정을 통하여 제3 절연막(232)을 제1 및 제2 몰드막(226, 229)에 비하여 빠른 속도도 식각할 수 있다. 본 실시예에 있어서, 불순물 농도에 따라 제1 몰드막(226)이 제2 몰드막(229) 보다 빠르게 식각되기 때문에, 후술하는 바와 같이 피라미드형 단면을 갖는 스토리지 노드 콘택 콘택홀(252)(도 15a 및 도 15b 참조)이 형성된다.

다시 도 12a 및 도 12b를 참조하면, 제3 절연막(232) 상에 불순물이 도핑되지 않은 산화물이나 불순물이 도핑된 산화물을 사용하여 제3 몰드막(235)을 형성한다. 예를 들면, 제3 몰드막(235)은 USG, TEOS 또는 HDP-CVD 산화물을 사용하여 형성하거나, 붕소나 인 등이 제4 농도로 도핑된 산화물을 사용하여 형성한다. 이 경우, 제3 몰드막(235)은 제2 몰드막(229)에 비하여 실질적으로 동일하거나 높은 불순물 농도를 가진다. 따라서, 제2 몰드막(229)은 제3 몰드막(235)과 유사하거나 보다 빠른 식각 속도로 식각된다.

제3 몰드막(235) 상에는 산화물과 다른 식각 선택비를 갖는 물질로 이루어진 제3 마스크층(238)이 형성된다. 예를 들면, 제3 마스크층(238)은 폴리실리콘 또는 질화물을 사용하여 형성한다.

도 13a 및 도 13b는 제2 개구를 형성하는 단계들을 설명하기 위한 단면도들이다.

도 13a 및 도 13b를 참조하면, 사진 식각 공정으로 제3 마스크층(238)을 패터닝하여, 제3 몰드막(235) 상에 스토리지 전극(256)(도 16a 및 도 16b 참조)을 형성하기 위한 스토리지 노드 마스크(241)를 형성한다.

스토리지 노드 마스크(241)를 식각 마스크로 이용하는 이방성 식각 공정인 제1 식각 공정을 통해 제3 몰드막(235), 제3 절연막(232) 및 제2 몰드막(229)을 부분적으로 식각하여, 제1 개구(도시되지 않음)를 형성한다. 이 경우, 전술한 바와 같이, 단위 셀 내의 모든 제1 개구들은 하부 도전성 구조물들에 대하여 상기 제1 및 제2 방향을 따라 서로 소정의 간격으로 이격된다.

스토리지 노드 마스크(241)를 계속 식각 마스크로 이용하는 등방성 식각 공정인 제2 식각 공정을 통하여 상기 제1 개구의 내벽 및 저면을 식각하여 제2 개구(244)를 형성한다. 제2 개구(244)는 제1 개구에 비하여 약간 넓은 폭 및 깊이를 가진다. 여기서, 단위 셀 내에서 상기 제1 방향을 따라 배열된 제2 개구들(244)은 서로 접촉되지 않는 반면, 상기 제2 방향을 따라 위치하는 제2 개구들(224)은 그 폭의 확장에 따라 서로 연통된다. 다시 말하면, 상기 제2 식각 공정에 따라, 제3 몰드막(235)과 제2 몰드막(229) 사이에 위치하는 제3 절연막(232)은 제3 및 제2 몰드막(235, 229)에 비하여 빠른 식각 속도로 식각된다. 상기 제1 방향을 따라 배열되는 제2 개구들(224)의 간격이 상기 제2 방향을 따라 위치하는 제2 개구들(244)의 간격보다 넓은 간격으로 배치되기 때문에, 상기 제1 방향을 따라서는 제3 절연막 패턴(247)이 제3 및 제2 몰드막(235, 229) 사이에 잔류하는 반면, 상기 제2 방향을 따라서는 제3 절연막(232)은 제거된다. 따라서, 상기 제2 방향을 따라 형성된 제2 개구들(244)은 서로 연통되는 반면, 상기 제1 방향을 따라 위치하는 제2 개구들(244)은 제3 절연막 패턴(247)의 존재로 인하여 서로 연통되지는 않는다. 상기 제2 방향을 따라 배열된 제2 개구들(244)이 서로 연통되기 때문에 결국 단위 셀 내의 모든 제2 개구들(244)은 상기 제2 방향을 따라 서로 연통된다.

다시 도 14a 및 도 14b를 참조하면, 제2 개구(244)의 저면과 측벽 및 스토리지 노드 마스크(241) 상에 산화물에 대하여 식각 선택비를 갖는 물질을 사용하여 제4 절연막(도시되지 않음)을 형성한다. 상기 제4 절연막은 질화물 또는 폴리실리콘을 사용하여, 스토리지 노드 마스크(241)의 상면을 기준으로 약 100∼5,000Å 정도의 두께로 형성한다.

스토리지 노드 마스크(241) 및 제2 개구(244)의 저면 상에 위치하는 상기 제4 절연막을 등방성 식각 공정으로 식각하여, 제2 개구(244)의 내벽 상에 안정화 부재(250)를 형성한다. 이 경우, 상기 제2 방향을 따라서 제2 개구들(244)이 연통되기 때문에 제2 방향을 따라 형성되는 안정화 부재들(250)은 수평하게 형성된 돌출부를 통하여 서로 연결되지만, 상기 제1 방향을 따라 형성되는 안정화 부재들(250)은 소정의 간격으로 이격된다. 즉, 단위 셀 내에서 상기 제1 방향을 따라 배열된 제2 개구들(244) 사이에는 제3 절연막 패턴(247)이 잔류하기 때문에 상기 제1 방향을 따라 형성되는 안정화 부재들(250)은 서로 연결되지 않는다. 이에 비하여, 상기 제2 방향을 따라 위치하는 제2 개구들(244)은 서로 연통되기 때문에 상기 제2 방향을 따라 형성되는 안정화 부재들(250)은 서로 연결된다. 즉, 상기 제2 방향을 따라서는 제3 절연막(232)의 위치에 안정화 부재들(250)의 돌출부가 형성됨으로써, 인접하는 안정화 부재들(250)이 서로 연결된다. 각 안정화 부재(250)의 돌출부는 안정화 부재(250)의 중앙부로부터 상기 제2 방향을 따라 수평하게 돌출된다. 이와 같은 안정화 부재들(250)에 따라 단위 셀 내의 모든 캐패시터들(265)(도 17a 및 도 17b 참조)이 서로를 지지하게 된다. 여기서, 상기 제2 방향을 따라 인접하는 안정화 부재들(190)은 제3 절연막 패턴(247)을 개재하여 대체로 "H"자의 형상으로 서로 연결된다.

도 15a 및 도 15b는 스토리지 노드 콘택홀을 형성하는 단계를 설명하기 위한 단면도들이다.

도 15a 및 도 15b를 참조하면, 스토리지 노드 마스크(241)를 계속 식각 마스크로 이용하여 제2 몰드막(229), 제1 몰드막(226), 식각 저지막(223) 및 제4 층간 절연막(220)을 순차적으로 식각하여 제4 패드(157)를 노출시키는 스토리지 노드 콘택홀(252)을 형성한다. 본 실시예에 있어서, 제1 몰드막(226)이 제2 몰드막(229)에 비하여 빠르게 식각되기 때문에, 스토리지 노드 콘택홀(252)이 완전히 형성되지 못하여 유발되는 콘택 낫 오픈(not open) 현상을 방지할 수 있다. 즉, 제4 패드(157)를 노출시키는 스토리지 노드 콘택홀(252)의 형성 시, 제1 몰드막(226)이 제2 몰드막(229)에 비하여 빠르게 식각됨으로써, 제2 몰드막(229)의 식각량이 점차 줄어들어 결국 제4 패드(157)가 노출되지 못하는 현상을 방지할 수 있다. 이와 같이, 상이한 식각 선택비를 갖는 제1 및 제2 몰드막(226, 229)의 식각 공정을 통하여 형성되는 스토리지 노드 콘택홀(252)은 약간 경사진 피라미드 형태의 단면 구조를 갖게 된다. 전술한 바와 같이, 안정화 부재(250)가 형성됨으로써, 스토리지 노드 콘택홀(252)은 안정화 부재(250)에 대하여 자기 정렬 방식으로 형성된다.

도 16a 및 도 16b는 스토리지 전극을 형성하는 단계들을 설명하기 위한 단면도들이다.

도 16a 및 도 16b를 참조하면, 스토리지 노드 콘택홀(252)의 내벽, 안정화 부재(250)의 내벽, 제4 패드(157) 및 스토리지 노드 마스크(241) 상에 제5 도전막(도시되지 않음)을 형성한다. 상기 제5 도전막은 불순물로 도핑된 폴리실리콘이나 티타늄/질화 티타늄 또는 구리 등과 같은 도전 물질을 사용하여 형성한다. 이 경우, 안정화 부재(250)는 상기 제5 도전막에 부착되는 한편, 상기 제5 도전막이 안정화 부재(250)의 측벽을 누르는 동시에 안정화 부재(250)의 저면을 지지하는 구조로 형성되기 때문에, 안정화 부재(250)는 상기 제5 도전막에 안정적으로 고정된다.

상기 제5 도전막이 형성된 스토리지 노드 콘택홀(252) 내부를 채우면서 스토리지 노드 마스크(241) 상에 산화물로 이루어진 희생막(254)을 형성한다. 희생막(254)은 바람직하게는 USG로 이루어진다.

화학 기계적 연마 공정, 에치 백 공정 또는 화학 기계적 연마와 에치 백을 조합한 공정을 이용하여, 제3 몰드막(235)의 상면이 노출될 때까지 스토리지 노드 마스크(241) 및 상기 제5 도전막의 상부를 제거하여 제4 패드(157)에 접촉되는 스토리지 전극(256)을 형성한다. 이 때, 안정화 부재(250) 및 제3 몰드막(235)의 상부도 함께 부분적으로 제거된다. 여기서, 희생막(254)은 스토리지 전극(256)을 형성하기 위한 평탄화 공정 및 후속하는 식각 공정 동안 스토리지 전극(256)을 보호한다.

도 17a 및 도 17b는 제1 내지 제3 몰드막 및 제3 절연막 패턴을 제거하는 단계들을 설명하기 위한 단면도들이다.

도 17a 및 도 17b를 참조하면, LAL 용액을 사용하는 식각 공정 또는 불화수소를 포함하는 식각 가스를 사용하는 건식 식각 공정으로 희생막(254), 제3 몰드막(235), 제3 절연막 패턴(247), 제2 몰드막(229) 및 제1 몰드막(226)을 제거한다. 이에 따라, 안정화 부재들(250)을 통하여 상기 제2 방향을 따라 서로 연결되는 스토리지 전극들(256)이 완성된다. 본 실시예에 따르면, 대체로 피라미드형 단면 구조를 갖는 스토리지 노드 콘택홀(252)의 형상에 따라 스토리지 전극(256)도 실질적으로 피라미드형 단면 구조로 형성되기 때문에 향상된 구조적 안정성을 가진다.

각 스토리지 전극(256) 상에 유전막(259) 및 플레이트 전극(262)을 순차적으로 형성하여 캐패시터(265)를 완성한다. 전술한 바와 같이, 상기 제1 방향을 따라 위치하는 캐패시터들(265)은 서로 소정의 간격으로 이격되는 반면, 상기 제2 방향을 따라 위치하는 캐패시터들(265)은 수평하게 돌출된 중앙부를 갖는 안정화 부재들(250)로 인하여 인접하는 캐패시터들(265)이 서로를 지지하는 구조로 형성된다.

이 후, 캐패시터(265) 상에 상부 배선과의 전기적 절연을 위한 제5 층간 절연막(도시되지 않음)을 형성한 다음, 상기 제5 층간 절연막 상에 상부 배선을 형성하여 반도체 장치를 완성한다.

전술한 바와 같이 본 발명에 따르면, 하부 도전성 구조물에 대하여 좌측 또는 우측 사선 방향을 따라 수평하게 형성된 돌출부를 구비하는 안정화 부재를 통하여 서로 인접하는 스토리지 전극들을 연결한다. 이에 따라, 비록 캐패시터가 높은 종횡비를 갖는 경우에도 인접하는 캐패시터의 쓰러짐으로 인하여 발생하는 인접하는 캐패시터들 사이의 2-비트 단락 현상을 원천적으로 방지할 수 있다. 즉, 인접하는 스토리지 전극들이 안정화 부재를 통해 서로가 지지하기 때문에 이러한 스토리지 전극들을 포함하는 캐패시터의 구조적 안정성을 크게 향상시킬 수 있다.

상술한 바와 같이, 본 발명의 바람직한 실시예들을 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

도 1은 종래의 실린더형 캐패시터의 문제점을 설명하기 위한 개략적인 단면도이다.

도 2a는 종래의 실린더형 캐패시터를 포함하는 반도체 메모리 장치의 단면도이다.

도 2b는 도 2a에 도시한 반도체 메모리 장치 중 캐패시터의 평면도이다.

도 3a 내지 도 11b는 본 발명의 일 실시예에 따른 캐패시터의 제조 방법을 설명하기 위한 단면도들, 평면도들 및 사시도이다.

도 12a 내지 도 17b는 본 발명의 다른 실시예에 따른 캐패시터의 제조 방법을 설명하기 위한 단면도들이다.

<도면의 주요 부분에 대한 부호의 설명>

100：반도체 기판 103：소자 분리막

106：게이트 산화막 109：게이트 도전막 패턴

112：게이트 마스크 115：게이트 구조물

118, 151：제1 및 제2 스페이서 127：워드 라인

121, 124：제1 및 제2 콘택 영역 133, 136：제1 및 제2 패드

130, 139, 154：제1 내지 제3 층간 절연막

142：비트 라인 도전막 패턴 145：비트 라인 마스크

148：비트 라인 157：제4 패드

160, 220：제1 내지 제4 층간 절연막 163, 223：식각 저지막

166, 266：제1 몰드막 169, 232：제3 절연막

187, 247：제3 절연막 패턴 172, 229：제2 몰드막

175, 238：제3 마스크층 178, 241：스토리지 노드 마스크

181：제1 개구 184, 244：제2 개구

192, 252：스토리지 노드 콘택홀 190, 250：안정화 부재

193：제5 도전막 196, 256：스토리지 전극

199, 259：유전막 202, 262：플레이트 전극

205, 265：캐패시터 235：제3 몰드막

Claims

스토리지 전극;

상기 스토리지 전극 상에 형성된 유전막;

상기 유전막 상에 형성된 플레이트 전극; 및

상기 스토리지 전극의 상부를 감싸며, 인접하는 스토리지 전극을 지지하는 돌출부를 구비하는 안정화 부재를 포함하는 캐패시터.
제1항에 있어서, 상기 안정화 부재와 상기 인접하는 스토리지 전극의 안정화 부재는 상기 스토리지 전극들이 배열된 방향에 대하여 평행한 방향을 따라 서로 이격되며, 상기 스토리지 전극들이 배열된 방향에 대하여 좌측 또는 우측 사선 방향을 따라 서로 연결되는 것을 특징으로 하는 캐패시터.
제2항에 있어서, 상기 안정화 부재와 상기 인접하는 안정화 부재는 각기 상기 돌출부를 통하여 서로 연결되는 것을 특징으로 하는 캐패시터.
제3항에 있어서, 상기 안정화 부재와 상기 인접하는 안정화 부재는 함께 대체로 "H"자의 형상을 갖는 것을 특징으로 하는 캐패시터.
제3항에 있어서, 상기 돌출부는 상기 좌측 또는 우측 사선 방향을 따라 수평하게 형성되는 것을 특징으로 하는 캐패시터.
제1항에 있어서, 상기 스토리지 전극은 상부 직경이 하부 직경 보다 넓은 실린더의 형상을 갖는 것을 특징으로 하는 캐패시터.
제6항에 있어서, 상기 안전화 부재는 상부 직경이 하부 직경 보다 긴 것을 특징으로 하는 캐패시터.
제6항에 있어서, 상기 스토리지 전극은 실질적으로 피라미드형 단면을 갖는 것을 특징으로 하는 캐패시터.
반도체 기판 상에 콘택 영역을 형성하는 단계;

상기 반도체 기판 상에 적어도 하나의 제1 몰드막을 형성하는 단계;

상기 제1 몰드막 상에 제1 절연막을 형성하는 단계;

상기 절연막 상에 제2 몰드막을 형성하는 단계;

상기 제2 몰드막, 상기 제1 절연막 및 상기 제1 몰드막을 부분적으로 식각하여 제1 개구를 형성하는 단계;

상기 제1 개구의 내벽 상에 인접하는 스토리지 전극들을 서로 지지하는 돌출부를 갖는 안정화 부재를 형성하는 단계;

상기 안정화 부재의 내벽 및 상기 콘택 영역을 노출시키는 콘택홀을 형성하는 단계;

상기 안정화 부재의 내벽 및 상기 콘택홀의 내벽 상에 상기 콘택 영역에 접촉되는 스토리지 전극을 형성하는 단계;

상기 스토리지 전극 상에 유전막을 형성하는 단계; 및

상기 유전막 상에 플레이트 전극을 형성하는 단계를 포함하는 캐패시터의 제조 방법.
제9항에 있어서, 상기 제1 절연막은 상기 제1 및 제2 몰드막에 대하여 식각 선택비를 갖는 물질을 사용하여 형성되는 것을 특징으로 하는 캐패시터의 제조 방법.
제10항에 있어서, 상기 제1 몰드막과 상기 제2 몰드막은 상이한 식각 선택비를 갖는 것을 특징으로 하는 캐패시터의 제조 방법.
제9항에 있어서, 상기 안정화 부재를 형성하는 단계는,

상기 제2 몰드막 상에 마스크층을 형성하는 단계;

상기 마스크층을 식각하여 마스크를 형성하는 단계;

상기 마스크를 이용하여 상기 제2 몰드막, 상기 제1 절연막 및 상기 제1 몰드막을 식각하여 상기 제1 개구를 형성하는 단계; 및

상기 제1 개구를 확장하여 제2 개구를 형성하는 단계를 더 포함하는 것을 특징으로 하는 캐패시터의 제조 방법.
제12항에 있어서, 상기 제1 개구는 이방성 식각 공정으로 형성되며, 상기 제2 개구는 등방성 식각 공정으로 형성되는 것을 특징으로 하는 캐패시터의 제조 방법.
제12항에 있어서, 인접하는 상기 제2 개구들은 상기 기판에 대하여 사선 방향을 따라 서로 연통되는 것을 특징으로 하는 캐패시터의 제조 방법.
제14항에 있어서, 상기 제2 개구를 형성하는 동안, 상기 사선 방향을 따라 상기 제1 절연막이 완전히 제거되는 것을 특징으로 하는 캐패시터의 제조 방법.
제12항에 있어서, 상기 안정화 부재를 형성하는 단계는,

상기 제2 개구의 측벽 및 저면과 상기 마스크 상에 제2 절연막을 형성하는 단계; 및

상기 제2 절연막을 식각하여 상기 제2 개구의 내벽 상에 상기 안정화 부재를 형성하는 단계를 더 포함하는 것을 특징으로 하는 캐패시터의 제조 방법.
제16항에 있어서, 상기 제1 절연막과 상기 제2 절연막은 상이한 식각 선택비를 갖는 것을 특징으로 하는 캐패시터의 제조 방법.
제16항에 있어서, 상기 스토리지 전극을 형성하는 단계는,

상기 안정화 부재의 내벽, 상기 콘택홀의 내벽 및 상기 마스크 상에 도전막을 형성하는 단계; 및

상기 마스크 및 상기 마스크 상의 상기 도전막을 제거하는 단계를 더 포함하는 것을 특징으로 하는 캐패시터의 제조 방법.
제18항에 있어서, 상기 스토리지 전극을 형성하는 단계는, 상기 콘택홀을 채우면서 상기 도전막 상에 희생막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 캐패시터의 제조 방법.