KR20110067568A - 반도체 셀 구조체의 형성방법, 상기 반도체 셀 구조체를 포함하는 반도체 장치의 형성 방법 및 상기 반도체 장치를 포함하는 반도체 모듈의 형성방법 - Google Patents
반도체 셀 구조체의 형성방법, 상기 반도체 셀 구조체를 포함하는 반도체 장치의 형성 방법 및 상기 반도체 장치를 포함하는 반도체 모듈의 형성방법 Download PDFInfo
- Publication number
- KR20110067568A KR20110067568A KR1020090124211A KR20090124211A KR20110067568A KR 20110067568 A KR20110067568 A KR 20110067568A KR 1020090124211 A KR1020090124211 A KR 1020090124211A KR 20090124211 A KR20090124211 A KR 20090124211A KR 20110067568 A KR20110067568 A KR 20110067568A
- Authority
- KR
- South Korea
- Prior art keywords
- insulating layer
- insulating film
- hole
- preliminary
- insulating
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 127
- 238000000034 method Methods 0.000 title claims abstract description 61
- 239000000758 substrate Substances 0.000 claims abstract description 36
- 239000000463 material Substances 0.000 claims abstract description 8
- 238000005530 etching Methods 0.000 claims description 71
- 229920002120 photoresistant polymer Polymers 0.000 claims description 50
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 30
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 30
- 239000011810 insulating material Substances 0.000 claims description 26
- PIGFYZPCRLYGLF-UHFFFAOYSA-N Aluminum nitride Chemical compound [Al]#N PIGFYZPCRLYGLF-UHFFFAOYSA-N 0.000 claims description 14
- 239000012535 impurity Substances 0.000 claims description 14
- 150000002500 ions Chemical class 0.000 claims description 14
- 238000001312 dry etching Methods 0.000 claims description 12
- 238000001039 wet etching Methods 0.000 claims description 12
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical group O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 11
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 11
- 229910004298 SiO 2 Inorganic materials 0.000 claims description 9
- 239000004020 conductor Substances 0.000 claims description 8
- 230000035515 penetration Effects 0.000 abstract 3
- 125000006850 spacer group Chemical group 0.000 description 19
- 230000002093 peripheral effect Effects 0.000 description 7
- PMHQVHHXPFUNSP-UHFFFAOYSA-M copper(1+);methylsulfanylmethane;bromide Chemical compound Br[Cu].CSC PMHQVHHXPFUNSP-UHFFFAOYSA-M 0.000 description 6
- 229910052710 silicon Inorganic materials 0.000 description 6
- 239000010703 silicon Substances 0.000 description 6
- -1 silicon oxy nitride Chemical class 0.000 description 6
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 5
- 229910052751 metal Inorganic materials 0.000 description 5
- 239000002184 metal Substances 0.000 description 5
- 239000007769 metal material Substances 0.000 description 5
- 150000004767 nitrides Chemical class 0.000 description 5
- 239000001301 oxygen Substances 0.000 description 5
- 229910052760 oxygen Inorganic materials 0.000 description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 5
- 229920005591 polysilicon Polymers 0.000 description 5
- 239000003990 capacitor Substances 0.000 description 4
- 238000013461 design Methods 0.000 description 4
- 238000000465 moulding Methods 0.000 description 4
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 3
- 238000000151 deposition Methods 0.000 description 3
- 238000002955 isolation Methods 0.000 description 3
- 238000005259 measurement Methods 0.000 description 3
- TXEYQDLBPFQVAA-UHFFFAOYSA-N tetrafluoromethane Chemical compound FC(F)(F)F TXEYQDLBPFQVAA-UHFFFAOYSA-N 0.000 description 3
- VHUUQVKOLVNVRT-UHFFFAOYSA-N Ammonium hydroxide Chemical compound [NH4+].[OH-] VHUUQVKOLVNVRT-UHFFFAOYSA-N 0.000 description 2
- UGFAIRIUMAVXCW-UHFFFAOYSA-N Carbon monoxide Chemical compound [O+]#[C-] UGFAIRIUMAVXCW-UHFFFAOYSA-N 0.000 description 2
- XPDWGBQVDMORPB-UHFFFAOYSA-N Fluoroform Chemical compound FC(F)F XPDWGBQVDMORPB-UHFFFAOYSA-N 0.000 description 2
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- QAOWNCQODCNURD-UHFFFAOYSA-N Sulfuric acid Chemical compound OS(O)(=O)=O QAOWNCQODCNURD-UHFFFAOYSA-N 0.000 description 2
- 235000011114 ammonium hydroxide Nutrition 0.000 description 2
- 229910002091 carbon monoxide Inorganic materials 0.000 description 2
- 239000000460 chlorine Substances 0.000 description 2
- RWRIWBAIICGTTQ-UHFFFAOYSA-N difluoromethane Chemical compound FCF RWRIWBAIICGTTQ-UHFFFAOYSA-N 0.000 description 2
- NBVXSUQYWXRMNV-UHFFFAOYSA-N fluoromethane Chemical compound FC NBVXSUQYWXRMNV-UHFFFAOYSA-N 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 238000012360 testing method Methods 0.000 description 2
- DXPCVBMFVUHPOU-UHFFFAOYSA-N 1,3,3,4,4,4-hexafluorobut-1-yne Chemical compound FC#CC(F)(F)C(F)(F)F DXPCVBMFVUHPOU-UHFFFAOYSA-N 0.000 description 1
- ZAMOUSCENKQFHK-UHFFFAOYSA-N Chlorine atom Chemical compound [Cl] ZAMOUSCENKQFHK-UHFFFAOYSA-N 0.000 description 1
- CPELXLSAUQHCOX-UHFFFAOYSA-N Hydrogen bromide Chemical compound Br CPELXLSAUQHCOX-UHFFFAOYSA-N 0.000 description 1
- MHAJPDPJQMAIIY-UHFFFAOYSA-N Hydrogen peroxide Chemical compound OO MHAJPDPJQMAIIY-UHFFFAOYSA-N 0.000 description 1
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- 239000000908 ammonium hydroxide Substances 0.000 description 1
- IDDKYTSTLBMXPH-UHFFFAOYSA-N but-1-ene hydrofluoride Chemical compound C=CCC.F IDDKYTSTLBMXPH-UHFFFAOYSA-N 0.000 description 1
- 229910052801 chlorine Inorganic materials 0.000 description 1
- 239000008367 deionised water Substances 0.000 description 1
- 229910021641 deionized water Inorganic materials 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- YUCFVHQCAFKDQG-UHFFFAOYSA-N fluoromethane Chemical compound F[CH] YUCFVHQCAFKDQG-UHFFFAOYSA-N 0.000 description 1
- 239000001257 hydrogen Substances 0.000 description 1
- 229910052739 hydrogen Inorganic materials 0.000 description 1
- 125000004435 hydrogen atom Chemical class [H]* 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- VNWKTOKETHGBQD-UHFFFAOYSA-N methane Chemical class C VNWKTOKETHGBQD-UHFFFAOYSA-N 0.000 description 1
- QPJSUIGXIBEQAC-UHFFFAOYSA-N n-(2,4-dichloro-5-propan-2-yloxyphenyl)acetamide Chemical compound CC(C)OC1=CC(NC(C)=O)=C(Cl)C=C1Cl QPJSUIGXIBEQAC-UHFFFAOYSA-N 0.000 description 1
- QYSGYZVSCZSLHT-UHFFFAOYSA-N octafluoropropane Chemical compound FC(F)(F)C(F)(F)C(F)(F)F QYSGYZVSCZSLHT-UHFFFAOYSA-N 0.000 description 1
- 229960004065 perflutren Drugs 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000004886 process control Methods 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Chemical compound O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
- H01L21/76816—Aspects relating to the layout of the pattern or to the size of vias or trenches
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
- H10B12/0335—Making a connection between the transistor and the capacitor, e.g. plug
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B99/00—Subject matter not provided for in other groups of this subclass
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31105—Etching inorganic layers
- H01L21/31111—Etching inorganic layers by chemical means
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/48—Data lines or contacts therefor
- H10B12/485—Bit line contacts
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
반도체 셀 구조체의 형성방법이 제공된다. 이를 위해서, 반도체 기판 상에 제 1 절연막을 형성할 수 있다. 상기 제 1 절연막에 접속 패턴을 형성할 수 있다. 상기 접속 패턴 상에 제 2 및 3 절연막들을 차례로 형성할 수 있다. 상기 제 2 및/ 또는 3 절연막들에 관통 홀을 형성할 수 있다. 상기 관통 홀은 접속 패턴을 노출시킬 수 있다. 상기 반도체 셀 구조체를 포함하는 반도체 장치의 형성방법이 제공될 수 있다. 더불어서, 상기 반도체 장치를 포함하는 반도체 모듈의 형성방법이 제공될 수 있다.
반도체 기판, 구조체, 장치, 모듈, 접속 패턴
Description
실시예들은 반도체 셀 구조체의 형성방법, 상기 반도체 셀 구조체를 포함하는 반도체 장치의 형성 방법 및 상기 반도체 장치를 포함하는 반도체 모듈의 형성방법에 관한 것이다.
최근에, 반도체 셀 구조체는 반도체 장치의 디자인 룰의 축소에 따라서 적층 막의 두께, 및 도전 패턴들 사이의 거리를 줄이면서 반도체 기판 상에 제조되고 있다. 상기 적층막은 도전 패턴들을 서로 절연시키거나 도전 패턴들을 지지할 수 있다. 상기 도전 패턴들은 적층막에 위치해서 반도체 장치의 내부 및 외부의 전기 신호들에 이동 통로를 제공할 수 있다. 이 경우에, 상기 적층막은 하부 절연막 및 상부 절연막을 가질 수 있다. 상기 하부 절연막은 도전 패턴들 중 일부를 노출시키고 도전 패턴들 중 나머지를 덮을 수 있다.
상기 상부 절연막은 하부 절연막 및 도전 패턴들 상에 형성될 수 있다. 상기 상부 절연막은 도전 패턴들 중 일부를 노출시키는 관통 홀들을 가질 수 있다. 상기 관통 홀들에 전기 노드들이 채워질 수 있다. 상기 관통 홀들의 직경은 도전 패턴들 사이의 거리 축소에 따라서 점점 작은 크기를 가질 수 있다. 상기 전기 노드들은 관통 홀들을 통해서 반도체 장치의 디자인 룰의 축소 이전 대비 도전 패턴들 중 일부와 접촉 저항을 크게 가질 수 있다. 상기 전기 노드들은 반도체 장치의 디자인 룰의 축소 이전 대비 내부 저항을 크게 가질 수 있다.
더불어서, 상기 관통 홀들은 상부 절연막을 지나서 하부 절연막으로 연장될 수도 있다. 상기 전기 노드는 관통 홀들을 통해서 도전 패턴들 중 나머지와 전기적으로 쇼트될 수 있다. 이를 통해서, 상기 반도체 셀 구조체는 반도체 장치의 디자인 룰의 축소 이전 대비 반도체 장치의 전기적 특성을 열악하게 가질 수 있다. 상기 반도체 장치는 반도체 모듈 및 프로세서 시스템에 배치될 수 있다. 상기 반도체 모듈 및 프로세서 베이스드 시스템(Processor-based system)은 반도체 장치를 통해서 열악한 전기적 특성을 가질 수 있다.
상술한 종래 기술의 문제점을 해결하기 위해서, 발명의 실시예들은 하부 절연막 상에 위치하면서 상부 절연막을 지나는 관통 홀들의 직경을 안정적으로 크게 할 수 있는 반도체 셀 구조체의 형성방법을 제공하는데 있다.
더불어서, 발명의 실시예들은 상부 절연막으로 둘러싸이는 관통 홀들에 하부 절연막 내 도전 패턴들을 노출시키지 않는 반도체 셀 구조체의 형성방법을 제공하는데 있다.
이를 통해서, 발명의 실시예들은 상기 반도체 셀 구조체를 포함해서 전기적 특성을 안정적으로 확보할 수 있는 반도체 장치의 형성 방법 및 반도체 모듈의 형성방법을 제공하는데 있다.
상기 기술적 과제들을 구현하기 위해서, 발명의 실시예들은 하부 및 상부 절연막들 사이에 위치하고 하부 및 상부 절연막들과 다른 식각률을 가지는 식각 정지막을 제공한다.
실시예들에 따르는 반도체 셀 구조체의 형성방법은 반도체 기판의 상부 측에 제 1 및 2 패턴들을 형성하는 것을 포함한다. 상기 제 1 및 2 패턴들의 각각은 차례로 적층된 도전 패턴 및 마스크 패턴을 가질 수 있다. 상기 제 1 및 2 패턴들을 둘러싸는 제 1 절연막을 형성할 수 있다. 상기 제 1 및 2 패턴들 사이의 소정 영역에 접속 패턴을 형성할 수 있다. 상기 접속 패턴은 상기 제 1 절연막에 형성될 수 있다. 상기 접속 패턴 상에 상기 제 2 및 3 절연막들을 차례로 형성할 수 있다. 상기 제 2 및 3 절연막들 중 적어도 하나로 둘러싸이는 관통 홀을 형성할 수 있다. 상기 관통 홀은 상기 제 3 절연막을 적어도 두 번, 및 상기 제 2 절연막을 적어도 한 번 식각해서 형성될 수 있다. 상기 관통 홀은 상기 접속 패턴을 노출시키도록 형성될 수 있다.
선택된 실시예들에 따라서, 상기 마스크 패턴은 실리콘 나이트라이드(SiN)를 포함할 수 있다. 상기 제 1 절연막은 실리콘 옥사이드(SiO2)를 포함할 수 있다. 상기 제 2 절연막은 알루미늄 나이트라이드(AlN)를 포함하면서 상기 제 1 및 2 패턴들, 상기 접속 패턴, 그리고 상기 제 1 절연막을 덮도록 형성될 수 있다. 상기 제 3 절연막은 상면에 수직한 두께 방향을 따라서 불순물 이온 농도의 기울기를 가지는 절연물질을 포함할 수 있다. 상기 도전 패턴 및 상기 접속 패턴은 도전 물질을 포함할 수 있다.
선택된 실시예들에 따라서, 상기 관통 홀을 형성하는 것은 상기 제 3 절연막 상에 포토레지스트 막을 형성하는 것을 포함할 수 있다. 상기 포토레지스트 막은 상기 접속 패턴과 정렬해서 상기 제 3 절연막을 노출시키는 개구부를 가질 수 있다. 상기 포토레지스트 막을 식각 마스크로 사용해서 상기 개구부를 통하여 상기 제 3 절연막을 식각할 수 있다. 상기 제 3 절연막은 상기 개구부와 정렬하는 제 1 예비 관통홀을 가질 수 있다. 상기 제 1 예비 관통홀은 상기 제 3 절연막의 상기 상면에 수직한 상기 두께 방향을 따라서 실질적으로 동일한 직경을 가질 수 있다. 상기 제 1 예비 관통홀은 상기 제 2 절연막을 노출시킬 수 있다.
계속해서, 상기 포토레지스트 막을 상기 반도체 기판으로부터 제거시킬 수 있다. 상기 제 3 절연막을 식각 마스크로 사용해서 상기 제 1 예비 관통홀을 통해서 상기 제 3 절연막의 하부 측을 식각할 수 있다. 상기 제 1 예비 관통홀은 상기 제 3 절연막의 상기 상면에 평행한 방향을 따라서 상기 제 3 절연막의 상기 하부 측을 확장시켜서 제 2 예비 관통홀로 형성될 수 있다. 상기 제 3 절연막을 식각 마스크로 사용해서 상기 제 2 예비 관통홀을 통해서 상기 제 2 절연막을 식각할 수 있다. 상기 제 2 예비 관통홀은 상기 제 2 절연막을 통하여 상기 접속 패턴을 노출시켜서 상기 관통홀로 형성될 수 있다.
나머지 실시예들에 따라서, 상기 마스크 패턴은 실리콘 나이트라이드(SiN)를 포함할 수 있다. 상기 제 1 절연막은 실리콘 옥사이드(SiO2)를 포함할 수 있다. 상기 제 2 절연막은 알루미늄 나이트라이드(AlN)를 포함하면서 상기 접속 패턴을 덮도록 형성될 수 있다. 상기 제 3 절연막은 상면에 수직한 두께 방향을 따라서 불순물 이온 농도의 기울기를 가지는 절연 물질을 포함할 수 있다. 그리고, 상기 도전 패턴 및 상기 접속 패턴은 도전 물질을 포함할 수 있다.
나머지 실시예들에 따라서, 상기 관통 홀을 형성하는 것은 상기 제 3 절연막 상에 포토레지스트 막을 형성하는 것을 포함할 수 있다. 상기 포토레지스트 막은 상기 접속 패턴과 정렬해서 상기 제 3 절연막을 노출시키는 개구부를 가질 수 있다. 상기 포토레지스트 막을 식각 마스크로 사용해서 상기 개구부를 통하여 상기 제 3 절연막을 식각할 수 있다. 상기 제 3 절연막은 상기 개구부와 정렬하는 제 1 예비 관통홀을 가질 수 있다. 상기 제 1 예비 관통홀은 상기 제 3 절연막의 상기 상면에 수직한 상기 두께 방향을 따라서 실질적으로 동일한 직경을 가질 수 있다. 그리고, 상기 제 1 예비 관통홀은 상기 제 2 절연막을 노출시킬 수 있다.
계속해서, 상기 포토레지스트 막을 상기 반도체 기판으로부터 제거시킬 수 있다. 상기 제 3 절연막을 식각 마스크로 사용해서 상기 제 1 예비 관통홀을 통해서 상기 제 3 절연막의 하부 측을 식각할 수 있다. 상기 제 1 예비 관통홀은 상기 제 3 절연막의 상기 상면에 평행한 방향을 따라서 상기 제 3 절연막의 상기 하부 측을 확장시켜서 제 2 예비 관통홀로 형성될 수 있다. 상기 제 3 절연막을 식각 마스크로 사용해서 상기 제 2 예비 관통홀을 통해서 상기 제 2 절연막을 식각할 수 있다. 상기 제 2 예비 관통홀은 상기 제 2 절연막을 상기 반도체 기판으로부터 제거시키고 상기 접속 패턴을 노출시켜서 상기 관통홀로 형성될 수 있다.
실시예들에 따르는 반도체 장치의 형성방법은 반도체 기판에 활성 영역을 형성하는 것을 포함할 수 있다. 상기 활성 영역의 상부 측에 제 1 및 2 패턴들을 형성할 수 있다. 상기 제 1 및 2 패턴들은 상기 활성 영역을 지날 수 있다. 상기 제 1 및 2 패턴들의 각각은 차례로 적층된 도전 패턴 및 마스크 패턴을 가질 수 있다. 상기 제 1 및 2 패턴들을 노출시키도록 상기 제 1 및 2 패턴들의 주변에 제 1 절연막을 형성할 수 있다. 상기 제 1 및 2 패턴들 사이의 소정 영역에 접속 패턴을 형성할 수 있다. 상기 접속 패턴은 상기 제 1 절연막에 형성될 수 있다. 상기 접속 패턴은 상기 활성 영역과 전기적으로 접속할 수 있다. 상기 접속 패턴 상에 상기 제 2 및 3 절연막들을 차례로 형성할 수 있다. 상기 제 2 및 3 절연막들 중 적어도 하나로 둘러싸이는 관통 홀을 형성할 수 있다. 상기 관통 홀은 상기 제 3 절연막을 적어도 두 번, 및 상기 제 2 절연막을 적어도 한 번 식각해서 형성될 수 있다. 상기 관통 홀은 상기 접속 패턴을 노출시킬 수 있다. 상기 제 1 내지 3 절연막들은 서로 다른 식각률들을 각각 가질 수 있다. 그리고, 상기 제 2 절연막은 상기 마스크 패턴과 다른 물질을 가질 수 있다.
선택된 실시예들에 따라서, 상기 마스크 패턴은 알루미늄 나이트라이드(AlN) 및 실리콘 나이트라이드(SiN) 중 하나를 포함할 수 있다. 상기 제 1 절연막은 실리콘 옥사이드(SiO2)를 포함할 수 있다. 상기 제 2 절연막은 알루미늄 나이트라이드(AlN) 및 실리콘 나이트라이드(SiN) 중 하나를 포함하면서 상기 제 1 및 2 패턴들, 상기 접속 패턴, 그리고 상기 제 1 절연막을 덮도록 형성될 수 있다. 상기 도전 패턴 및 상기 접속 패턴은 도전 물질을 포함할 수 있다.
선택된 실시예들에 따라서, 상기 제 3 절연막은 상면에 수직한 두께 방향을 따라서 불순물 이온 농도의 기울기를 가지는 절연 물질, 및 차례로 적층되는 절연 물질들 중 선택된 하나를 포함할 수 있다. 상기 제 3 절연막은 상부 측 대비 하부 측에서 더 큰 식각률을 가질 수 있다.
선택된 실시예들에 따라서, 상기 관통 홀을 형성하는 것은 상기 제 3 절연막 상에 포토레지스트 막을 형성하는 것을 포함할 수 있다. 상기 포토레지스트 막은 상기 접속 패턴과 정렬해서 상기 제 3 절연막을 노출시키는 개구부를 가질 수 있 다. 상기 포토레지스트 막을 식각 마스크로 사용해서 상기 개구부를 통하여 상기 제 3 절연막을 식각할 수 있다. 상기 제 3 절연막은 상기 개구부와 정렬하는 제 1 예비 관통홀을 가질 수 있다. 상기 제 1 예비 관통홀은 상기 제 3 절연막의 상기 상면에 수직한 상기 두께 방향을 따라서 실질적으로 동일한 직경을 가질 수 있다. 그리고, 상기 제 1 예비 관통홀은 상기 제 2 절연막을 노출시킬 수 있다.
계속해서, 상기 포토레지스트 막을 상기 반도체 기판으로부터 제거시킬 수 있다. 상기 제 3 절연막을 식각 마스크로 사용해서 상기 제 1 예비 관통홀을 통해서 상기 제 3 절연막의 하부 측을 식각할 수 있다. 상기 제 1 예비 관통홀은 상기 제 3 절연막의 상기 상면에 평행한 방향을 따라서 상기 제 3 절연막의 상기 하부 측을 확장시켜서 제 2 예비 관통홀로 형성될 수 있다. 상기 제 3 절연막을 식각 마스크로 사용해서 상기 제 2 예비 관통홀을 통해서 상기 제 2 절연막을 식각할 수 잇다. 상기 제 2 예비 관통홀은 상기 제 2 절연막을 통하여 상기 접속 패턴을 노출시켜서 상기 관통홀로 형성될 수 있다.
선택된 실시예들에 따라서, 상기 제 1 예비 관통홀은 상기 제 3 절연막을 건식 식각해서 형성될 수 있다. 상기 제 2 예비 관통홀은 상기 제 3 절연막을 습식 및 건식 식각들 중 선택된 하나를 사용해서 형성될 수 있다. 그리고, 상기 관통홀은 상기 제 2 절연막을 습식 및 건식 식각들 중 선택된 하나를 사용해서 형성될 수 있다.
선택된 실시예들에 따라서, 상기 제 2 절연막의 상기 습식 식각은 H2SO4, H3PO4, SC-1, 또는 순서적으로 H2SO4 및 SC-1 을 사용해서 수행될 수 있다.
나머지 실시예들에 따라서, 상기 마스크 패턴은 알루미늄 나이트라이드(AlN) 및 실리콘 나이트라이드(SiN) 중 하나를 포함할 수 있다. 상기 제 1 절연막은 실리콘 옥사이드(SiO2)를 포함할 수 있다. 상기 제 2 절연막은 알루미늄 나이트라이드(AlN) 및 실리콘 나이트라이드(SiN) 중 하나를 포함하면서 상기 접속 패턴을 덮도록 형성될 수 있다. 그리고, 상기 도전 패턴 및 상기 접속 패턴은 도전 물질을 포함할 수 있다.
나머지 실시예들에 따라서, 상기 제 3 절연막은 상면에 수직한 두께 방향을 따라서 불순물 이온 농도의 기울기를 가지는 절연 물질, 및 차례로 적층되는 절연 물질들 중 선택된 하나를 포함할 수 있다. 상기 제 3 절연막은 상부 측 대비 하부 측에서 더 큰 식각률을 가질 수 있다.
나머지 실시예들에 따라서, 상기 관통 홀을 형성하는 것은 상기 제 3 절연막 상에 포토레지스트 막을 형성하는 것을 포함할 수 있다. 상기 포토레지스트 막은 상기 접속 패턴과 정렬해서 상기 제 3 절연막을 노출시키는 개구부를 가질 수 있다. 상기 포토레지스트 막을 식각 마스크로 사용해서 상기 개구부를 통하여 상기 제 3 절연막을 식각할 수 있다. 상기 제 3 절연막은 상기 개구부와 정렬하는 제 1 예비 관통홀을 가질 수 있다. 상기 제 1 예비 관통홀은 상기 제 3 절연막의 상기 상면에 수직한 상기 두께 방향을 따라서 실질적으로 동일한 직경을 가질 수 있다. 상기 제 1 예비 관통홀은 상기 제 2 절연막을 노출시킬 수 있다.
계속해서, 상기 포토레지스트 막을 상기 반도체 기판으로부터 제거시킬 수 있다. 상기 제 3 절연막을 식각 마스크로 사용해서 상기 제 1 예비 관통홀을 통해서 상기 제 3 절연막의 하부 측을 식각할 수 있다. 상기 제 1 예비 관통홀은 상기 제 3 절연막의 상기 상면에 평행한 방향을 따라서 상기 제 3 절연막의 상기 하부 측을 확장시켜서 제 2 예비 관통홀로 형성될 수 있다. 상기 제 3 절연막을 식각 마스크로 사용해서 상기 제 2 예비 관통홀을 통해서 상기 제 2 절연막을 식각할 수 있다. 상기 제 2 예비 관통홀은 상기 제 2 절연막을 상기 반도체 기판으로부터 제거시키고 상기 접속 패턴을 노출시켜서 상기 관통홀로 형성될 수 있다.
나머지 실시예들에 따라서, 상기 제 1 예비 관통홀은 상기 제 3 절연막을 건식 식각해서 형성될 수 있다. 상기 제 2 예비 관통홀은 상기 제 3 절연막을 습식 및 건식 식각들 중 선택된 하나를 사용해서 형성될 수 있다. 상기 관통홀은 상기 제 2 절연막을 습식 및 건식 식각들 중 선택된 하나를 사용해서 형성될 수 있다. 상기 제 2 절연막의 상기 습식 식각은 H2SO4, H3PO4, SC-1, 또는 순서적으로 H2SO4 및 SC-1 을 사용해서 수행될 수 있다.
실시예들에 따라서 반도체 모듈의 형성방법은 모듈 기판, 및 적어도 하나의 반도체 패키지 구조물을 준비하는 것을 포함할 수 있다. 상기 모듈 기판, 및 상기 적어도 하나의 반도체 패키지 구조물을 전기적으로 서로 접속시킬 수 있다. 상기 적어도 하나의 반도체 패키지 구조물은 반도체 장치를 가질 수 있다. 상기 반도체 장치는 반도체 셀 구조체를 사용해서 형성될 수 있다. 상기 반도체 셀 구조체의 형 성방법은 반도체 기판의 상부 측에 제 1 및 2 패턴들을 형성하는 것을 포함할 수 있다. 상기 제 1 및 2 패턴들의 각각은 차례로 적층된 도전 패턴 및 마스크 패턴을 가질 수 있다. 상기 제 1 및 2 패턴들을 둘러싸는 제 1 절연막을 형성할 수 있다. 상기 제 1 및 2 패턴들 사이의 소정 영역에 접속 패턴을 형성할 수 있다. 상기 접속 패턴은 상기 제 1 절연막에 형성될 수 있다. 상기 접속 패턴 상에 상기 제 2 및 3 절연막들을 차례로 형성할 수 있다. 상기 제 2 및 3 절연막들 중 적어도 하나로 둘러싸이는 관통 홀을 형성할 수 있다. 상기 관통 홀은 상기 제 3 절연막을 적어도 두 번, 및 상기 제 2 절연막을 적어도 한 번 식각해서 형성될 수 있다. 상기 관통 홀은 상기 접속 패턴을 노출시킬 수 있다.
선택된 실시예들에 따라서, 상기 마스크 패턴은 실리콘 나이트라이드(SiN)이고, 상기 제 1 절연막은 실리콘 옥사이드(SiO2)를 포함할 수 있다. 상기 제 2 절연막은 알루미늄 나이트라이드(AlN)를 포함하면서 상기 제 1 및 2 패턴들, 상기 접속 패턴, 그리고 상기 제 1 절연막을 덮도록 형성될 수 있다. 상기 제 3 절연막은 상면에 수직한 두께 방향을 따라서 불순물 이온 농도의 기울기를 가지는 절연물질을 포함할 수 있다. 상기 도전 패턴 및 상기 접속 패턴은 도전 물질을 포함할 수 있다.
선택된 실시예들에 따라서, 상기 관통 홀을 형성하는 것은 상기 제 3 절연막 상에 포토레지스트 막을 형성하는 것을 포함할 수 있다. 상기 포토레지스트 막은 상기 접속 패턴과 정렬해서 상기 제 3 절연막을 노출시키는 개구부를 가질 수 있 다. 상기 포토레지스트 막을 식각 마스크로 사용해서 상기 개구부를 통하여 상기 제 3 절연막을 식각할 수 있다. 상기 제 3 절연막은 상기 개구부와 정렬하는 제 1 예비 관통홀을 가질 수 있다. 상기 제 1 예비 관통홀은 상기 제 3 절연막의 상기 상면에 수직한 상기 두께 방향을 따라서 실질적으로 동일한 직경을 가질 수 있다. 상기 제 1 예비 관통홀은 상기 제 2 절연막을 노출시킬 수 있다.
계속해서, 상기 포토레지스트 막을 상기 반도체 기판으로부터 제거시킬 수 있다. 상기 제 3 절연막을 식각 마스크로 사용해서 상기 제 1 예비 관통홀을 통해서 상기 제 3 절연막의 하부 측을 식각할 수 있다. 상기 제 1 예비 관통홀은 상기 제 3 절연막의 상기 상면에 평행한 방향을 따라서 상기 제 3 절연막의 상기 하부 측을 확장시켜서 제 2 예비 관통홀로 형성될 수 있다. 상기 제 3 절연막을 식각 마스크로 사용해서 상기 제 2 예비 관통홀을 통해서 상기 제 2 절연막을 식각할 수 있다. 상기 제 2 예비 관통홀은 상기 제 2 절연막을 통하여 상기 접속 패턴을 노출시켜서 상기 관통홀로 형성될 수 있다.
나머지 실시예들에 따라서, 상기 마스크 패턴은 실리콘 나이트라이드(SiN)를 포함할 수 있다. 상기 제 1 절연막은 실리콘 옥사이드(SiO2)를 포함할 수 있다. 상기 제 2 절연막은 알루미늄 나이트라이드(AlN)를 포함하면서 상기 접속 패턴을 덮도록 형성될 수 있다. 상기 제 3 절연막은 상면에 수직한 두께 방향을 따라서 불순물 이온 농도의 기울기를 가지는 절연 물질을 포함할 수 있다. 그리고, 상기 도전 패턴 및 상기 접속 패턴은 도전 물질을 포함할 수 있다.
나머지 실시예들에 따라서, 상기 관통 홀을 형성하는 것은 상기 제 3 절연막 상에 포토레지스트 막을 형성하는 것을 포함할 수 있다. 상기 포토레지스트 막은 상기 접속 패턴과 정렬해서 상기 제 3 절연막을 노출시키는 개구부를 가질 수 있다. 상기 포토레지스트 막을 식각 마스크로 사용해서 상기 개구부를 통하여 상기 제 3 절연막을 식각할 수 있다. 상기 제 3 절연막은 상기 개구부와 정렬하는 제 1 예비 관통홀을 가질 수 있다. 상기 제 1 예비 관통홀은 상기 제 3 절연막의 상기 상면에 수직한 상기 두께 방향을 따라서 실질적으로 동일한 직경을 가질 수 있다. 상기 제 1 예비 관통홀은 상기 제 2 절연막을 노출시킬 수 있다.
계속해서, 상기 포토레지스트 막을 상기 반도체 기판으로부터 제거시킬 수 있다. 상기 제 3 절연막을 식각 마스크로 사용해서 상기 제 1 예비 관통홀을 통해서 상기 제 3 절연막의 하부 측을 식각할 수 있다. 상기 제 1 예비 관통홀은 상기 제 3 절연막의 상기 상면에 평행한 방향을 따라서 상기 제 3 절연막의 상기 하부 측을 확장시켜서 제 2 예비 관통홀로 형성될 수 있다. 상기 제 3 절연막을 식각 마스크로 사용해서 상기 제 2 예비 관통홀을 통해서 상기 제 2 절연막을 식각할 수 있다. 상기 제 2 예비 관통홀은 상기 제 2 절연막을 상기 반도체 기판으로부터 제거시키고 상기 접속 패턴을 노출시켜서 상기 관통홀로 형성될 수 있다.
상술한 바와 같이, 실시예들은 하부 절연막 내 도전 패턴을 노출시키지 않으면서 상부 절연막에 관통 홀을 안정적으로 크게 형성할 수 있는 반도체 셀 구조체 의 형성방법을 제공할 수 있다. 이를 위해서, 반도체 셀 구조체는 관통 홀의 측벽을 구성하면서 관통 홀의 바닥 면의 주변에 위치하고, 그리고 관통 홀 아래에 위치하면서 관통 홀의 바닥 면을 통해서 노출되는 절연막들에 서로 다른 절연 물질들을 가질 수 있다.
또한, 실시예들은 반도체 셀 구조체를 포함해서 전기적 특성을 향상시킬 수 있는 반도체 장치의 형성방법 및 반도체 모듈의 형성방법을 제공할 수 있다. 이를 위해서, 반도체 셀 구조체는 관통 홀을 한정하는 절연막들에 서로 다른 식각률들을 각각 대응시켜서 관통 홀을 통해서 흐르는 누설 전류의 크기를 최소화할 수 있다. 상기 반도체 장치는 휘발성 메모리 소자 또는 비휘발성 메모리 소자를 포함할 수 있다.
이제, 실시예들에 따르는 반도체 셀 구조체의 형성방법을 첨부 도면들을 참조해서 먼저 설명하기로 한다.
도 1 은 실시예들에 따르는 반도체 셀 구조체를 보여주는 평면도이다.
도 1 을 참조하면, 실시예들에 따르는 반도체 셀 구조체(Semiconductor Cell Structure, 140)는 제 1 및 2 패턴들(15, 70)을 포함할 수 있다. 상기 제 1 패턴(15)들은 일 방향을 따라서 서로에 대해서 평행하게 반도체 셀 구조체(140) 내 배치될 수 있다. 상기 제 1 패턴(15)들은 게이트 패턴, 또는 게이트 패턴 이외의 패턴을 포함할 수 있다. 상기 제 2 패턴(70)들은 타 방향을 따라서 서로에 대해서 평행하게 반도체 셀 구조체(140) 내 배치될 수 있다. 상기 제 2 패턴(70)들은 제 1 패턴(15)들과 교차하도록 제 1 패턴(15)들 상에 배치될 수 있다.
상기 제 2 패턴(70)들은 비트라인 패턴, 또는 비트라인 패턴 이외의 패턴을 포함할 수 있다. 상기 제 1 및 2 패턴들(15, 70) 사이에 활성 영역(9)들이 배치될 수 있다. 상기 활성 영역(9)들은 제 1 및 2 패턴들(15, 70) 사이에서 부분적으로 노출될 수 있다. 상기 활성 영역(9)들은 제 1 패턴(15)들과 교차할 수 있다. 상기 활성 영역(9)들의 각각은 인접한 두 개의 제 2 패턴들(70) 중 하나와 전기적으로 접속하거나(도면에 미 도시) 인접한 제 2 패턴들(70)과 전기적으로 접속하지 않을 수 있다. 상기 활성 영역(9)들 상에 랜딩 패드(30)들이 배치될 수 있다.
상기 랜딩 패드(30)들은 활성 영역(9)들을 부분적으로 노출시키도록 배치될 수 있다. 상기 랜딩 패드(30)들의 각각은 활성 영역(9)들의 각각의 가장 자리에 배치될 수 있다. 상기 랜딩 패드(30)들 상에 제 2 접속 홀(80)들이 배치될 수 있다. 상기 제 2 접속 홀(80)들은 도 4 의 접속 패턴(85)들로 채워질 수 있다. 상기 제 2 접속 홀(80)들 상에 관통 홀(129)들이 중첩될 수 있다. 상기 관통 홀(129)들은 도 12 의 플러그(134)들 또는 도 13 의 전기 노드(138)들로 채워질 수 있다.
실시예들의 변형으로써, 상기 반도체 셀 구조체(140)는 활성 영역(9) 상에 제 1 패턴(15)들 및 랜딩 패드(30)들을 가지지 않을 수도 있다. 이 경우에, 상기 접속 패턴(85)들은 제 2 패턴(70)들 사이의 소정 영역들에 위치해서 활성 영역(9)들과 직접적으로 접촉할 수 있다.
(제 1 실시예)
도 2 내지 6 은 도 1 의 절단선 Ⅰ-Ⅰ' 에 따라 취해서 반도체 셀 구조체의 형성방법의 중간 단계를 설명해주는 단면도들이다.
도 2 를 참조하면, 실시예들에 따라서, 반도체 기판(3)을 준비할 수 있다. 상기 반도체 기판(3)은 비활성 영역(6) 및 활성 영역(9)들을 포함할 수 있다. 상기 비활성 영역(6)은 활성 영역(9)들을 한정하도록 반도체 기판(3)에 형성될 수 있다. 상기 비활성 영역(6)은 소자 분리막으로 채워질 수 있다. 상기 소자 분리막은 절연 물질을 포함할 수 있다. 상기 비활성 영역(6) 및 활성 영역(9)들 상에 도 1 의 제 1 패턴(15)들을 형성할 수 있다. 상기 제 1 패턴(15)들은 활성 영역(9)들의 상부를 지나서 비활성 영역(6) 상에 형성될 수 있다.
상기 제 1 패턴(15)들을 덮도록 비활성 영역(6) 및 활성 영역(9)들 상에 제 1 절연막(20)을 형성할 수 있다. 상기 제 1 절연막(20)은 소자 분리막과 동일한 식각률을 가지거나 다른 식각률을 가지는 절연 물질을 포함할 수 있다. 상기 제 1 절연막(20)은 실리콘 옥사이드(SiO2)로 구성될 수 있다. 상기 제 1 절연막(20) 상에 포토 및 식각 공정들, 또는 단독으로 식각 공정을 적용해서 제 1 절연막(20)에 제 1 접속 홀(25)들을 형성할 수 있다. 상기 제 1 접속 홀(25)들은 제 1 패턴(15)들 사이의 소정 영역들에 배치될 수 있다.
상기 제 1 접속 홀(25)들은 제 1 절연막(20)을 관통해서 비활성 영역(6) 및 활성 영역(9), 또는 단독으로 활성 영역(9)을 노출시키도록 형성될 수 있다. 상기 제 1 접속 홀(25)들을 채우도록 제 1 접속 홀(25)들에 랜딩 패드(30)들을 형성할 수 있다. 상기 랜딩 패드(30)들은 활성 영역(9)들과 직접적으로 접촉할 수 있다. 상기 랜딩 패드(30)들은 도핑된 폴리실리콘, 금속 물질, 금속 나이트라이드, 또는 이들의 적층물질을 포함할 수 있다. 실시예들에 따르는 변형으로써, 상기 제 1 패턴(15)들, 제 1 절연막(20) 및 랜딩 패드(30)들은 비활성 영역(6) 및 활성 영역(9)들 상에 형성되지 않을 수 있다.
도 3 을 참조하면, 실시예들에 따라서, 상기 제 1 절연막(20) 및 랜딩 패드(30)들 상에 제 2 절연막(40)을 형성할 수 있다. 상기 제 2 절연막(40)은 제 1 절연막(20)과 동일한 식각률을 가지거나 다른 식각률을 가지는 절연 물질을 포함할 수 있다. 상기 제 2 절연막(40)은 실리콘 옥사이드로 구성될 수 있다. 상기 제 2 절연막(40) 상에 도전막(50) 및 마스크막(60)을 차례로 형성할 수 있다. 상기 도전막(50)은 도핑된 폴리실리콘, 금속 물질, 금속 나이트라이드, 또는 이들의 적층물질을 포함할 수 있다.
상기 도전막(50)은 제 1 및 2 절연막들(20, 40)내 콘택 홀들(도면에 미 도시) 통해서 활성 영역(9)들 중 적어도 하나와 직접적으로 접촉하거나 활성 영역(9)들과 접촉하지 않을 수 있다. 상기 마스크막(60)은 제 2 절연막(40)과 동일한 식각률을 가지거나 다른 식각률을 가지는 절연 물질을 포함할 수 있다. 상기 마스크막(60)은 알루미늄 나이트라이드(AlN), 실리콘 나이트라이드(SiN) 또는 실리콘 옥시 나이트라이드(SiON)를 포함할 수 있다.
실시예들의 변형으로써, 상기 제 1 패턴(15)들, 제 1 절연막(20) 및 랜딩 패드(30)들이 비활성 영역(6) 및 활성 영역(9)들 상에 형성되지 않는 경우에, 상기 제 2 절연막(40)은 비활성 영역(6) 및 활성 영역(9)들 덮도록 형성될 수도 있다. 따라서, 상기 도전막(50)은 제 2 절연막(40) 내 콘택 홀들을 통해서 활성 영역(9)들 적어도 하나와 직접적으로 접촉하거나 접촉하지 않을 수 있다.
도 4 를 참조하면, 상기 도전막(50) 및 마스크막(60) 상에 포토 및 식각 공정들을 적용해서 제 2 절연막(40) 상에 도전 패턴(55)들 및 마스크 패턴(65)들을 형성할 수 있다. 상기 도전 패턴(55)들 및 마스크 패턴(65)들은 제 2 패턴(70)들을 형성할 수 있다. 상기 제 2 패턴(70)들의 측벽들에 스페이서(75)들을 형성할 수 있다. 상기 스페이서(75)들은 마스크 패턴(65)들과 동일한 식각률을 가지거나 다른 식각률을 가지는 절연 물질을 포함할 수 있다.
상기 스페이서(75)들은 제 2 절연막(40)과 동일한 식각률을 가지거나 다른 식각률을 가지는 절연 물질을 포함할 수 있다. 상기 제 2 패턴(70)들을 노출시키도록 제 2 패턴(70)들 주변에 제 3 절연막(도면에 미 도시)을 형성할 수 있다. 상기 제 3 절연막은 마스크 패턴(65)들과 다른 식각률을 가지는 절연 물질을 포함할 수 있다. 상기 제 3 절연막은 제 2 절연막(40)과 동일한 식각률을 가지거나 다른 식각률을 가지는 절연 물질을 포함할 수 있다. 상기 제 3 절연막은 실리콘 옥사이드로 구성될 수 있다.
상기 제 2 패턴(70)들 사이의 소정 영역들에 제 2 접속 홀(80)들을 형성할 수 있다. 상기 제 2 접속 홀(80)들은 랜딩 패드(30)들을 노출시키도록 형성될 수 있다. 상기 제 2 접속 홀(80)들은 제 2 절연막(40), 제 3 절연막 및 제 2 패턴(70)들로 둘러싸일 수 있다. 상기 제 2 접속 홀(80)들은 제 2 절연막(40) 및 제 3 절연막으로 둘러싸일 수도 있다. 상기 제 2 접속 홀(80)들을 채우는 접속 패턴(85)들을 형성할 수 있다. 상기 접속 패턴(85)들은 도핑된 폴리실리콘, 금속 물질, 금속 나이트라이드, 또는 이들의 적층물질을 포함할 수 있다.
상기 접속 패턴(85)들은 제 2 접속 홀(80)들을 통해서 랜딩 패드(30)들과 접촉할 수 있다. 상기 제 1 절연막(20), 제 2 절연막(40), 마스크 패턴(65)들, 스페이서(75)들 및 제 3 절연막은 하부 절연막(Lower Insulating Layer)을 구성할 수 있다. 실시예들의 변형으로써, 상기 제 1 패턴(15)들, 제 1 절연막(20) 및 랜딩 패드(30)들이 비활성 영역(6) 및 활성 영역(9)들 상에 형성되지 않는 경우에, 상기 접속 패턴(85)들은 제 2 접속 홀(80)들을 통해서 활성 영역(9)들과 직접적으로 접촉할 수도 있다.
도 5 를 참조하면, 실시예들에 따라서, 상기 제 2 패턴(70)들, 제 3 절연막, 스페이서(75)들 및 접속 패턴(85)들 상에 제 4 내지 6 절연막들(90, 100, 110)을 차례로 형성할 수 있다. 상기 제 4 절연막(90)은 마스크 패턴(65)들 및 스페이서(75)들과 다른 식각률을 가지는 절연 물질을 포함할 수 있다. 상기 제 4 절연막(90)은 제 3 절연막과 다른 식각률을 가지는 절연 물질을 포함할 수 있다. 상기 제 4 절연막(90)은 알루미늄 나이트라이드, 실리콘 나이트라이드 또는 실리콘 옥시 나이트라이드로 구성될 수 있다.
따라서, 상기 마스크 패턴(65)들이 실리콘 나이트라이드 또는 실리콘 옥시 나이트라이드로 구성되는 경우에, 상기 제 4 절연막(90)은 알루미늄 나이트라이드로 구성될 수 있다. 상기 마스크 패턴(65)들이 알루미늄 나이트라이드로 구성되는 경우에, 상기 제 4 절연막(90)은 실리콘 나이트라이드 또는 실리콘 옥시 나이트라 이드로 구성될 수 있다. 상기 제 4 절연막(90)은 제 5 및 6 절연막들(100, 110)이 식각되는 동안에 식각 정지막(Etch Stopping Layer)으로 사용될 수 있다.
상기 제 5 절연막(100)은 제 4 절연막(90)과 다른 식각률을 가지는 절연 물질을 포함할 수 있다. 상기 제 6 절연막(110)은 제 5 절연막(100)과 다른 식각률을 가지는 절연 물질을 포함할 수 있다. 상기 제 5 및 6 절연막들(100, 110)은 상부 절연막(Upper Insulating Layer)을 구성할 수 있다. 상기 제 5 및 6 절연막들(100, 110)은 서로에 대해서 접촉하는 면들을 따라서 외부 계면(External Interface; A)을 가질 수 있다.
도 6 을 참조하면, 실시예들에 따라서, 상기 제 6 절연막(110) 상에 포토레지스트 막(도면에 미 도시)을 형성할 수 있다. 상기 포토레지스트 막은 접속 패턴(85)들과 정렬해서 제 6 절연막(110)을 노출시키는 개구부들을 가질 수 있다. 상기 포토레지스트 막을 식각 마스크로 사용해서 개구부들을 통하여 제 5 및 6 절연막들(100, 110)을 식각할 수 있다.
이 경우에, 상기 제 5 및 6 절연막들(100, 110)은 6 플루오르화 부틴(Hexafluorobutyne; C4F6) 및 산소(Oxygen; O2) 의 베이스(Base)에 8 플루오르화 부텐(Octafluorobuthene; C4F8), 8 플루오르화 프로테인(Octafluoropropane; C3F8), 4 플루오르화 메테인(tetrafluoromethane; CF4) 및 일산화 탄소(Carbon monoxide; CO) 중 적어도 하나를 포함하는 제 1 건식 에천트(First Dry Etchant)를 사용해서 식각될 수 있다.
상기 제 1 건식 에천트는 제 4 내지 6 절연막들(90, 100, 110)에 대해서 식각 선택비를 가질 수 있다. 상기 제 5 및 6 절연막(100, 110)들이 식각된 후에, 상기 제 5 및 6 절연막들(100, 110)은 개구부들과 정렬하는 제 1 예비 관통홀들(123)을 가질 수 있다. 상기 제 1 예비 관통홀들(123)의 각각은 제 5 및 6 절연막들(100, 110)의 상면들에 수직한 두께 방향을 따라서 실질적으로 동일한 제 1 직경(S1)을 가질 수 있다. 이 경우에, 상기 제 1 예비 관통홀들(123)의 각각은 제 5 및 6 절연막들(100, 110)에 실질적으로 동일한 제 1 측벽(SW1)을 가질 수 있다.
상기 제 1 예비 관통홀들(123)은 제 4 절연막(90)을 노출시키도록 형성될 수 있다. 상기 제 5 및 6 절연막들(100, 110)에 제 1 예비 관통홀들(123)이 형성된 후에, 상기 제 6 절연막(110)으로부터 포토레지스트 막을 제거시킬 수 있다. 상기 제 5 및 6 절연막들(100, 110)을 식각 마스크로 사용해서 제 1 예비 관통홀(123)들을 통해서 제 5 절연막(100)을 식각할 수 있다. 상기 제 5 절연막(100)은 불산(Hydrofluoric acid; HF) 또는 SC-1(Standard Cleaning-1) 을 포함하는 제 1 습식 에천트(First Wet Etchant)를 사용해서 식각될 수 있다.
상기 제 1 습식 에천트는 제 4 내지 6 절연막들(90, 100, 110)에 식각 선택비를 가질 수 있다. 상기 SC-1 은 수산화 암모늄(Ammonia water; NH4OH), 과산화수소수(Hydrogen peroxide; H2O2) 및 탈 이온수(Deionized water; H2O) 로 구성될 수 있다. 상기 SC-1 은 저온(30 ~ 50℃ 범위의 온도) 또는 고온(50 ~ 80℃ 범위의 온도)에서 사용될 수 있다. 이 경우에, 상기 제 1 습식 에천트는 제 5 절연막(100)의 제 1 측벽(SW1)으로부터 희생 영역(105)을 제거할 수 있다.
좀 더 상세하게 설명하면, 상기 제 1 예비 관통홀(123)들은 제 5 절연막(100) 또는 제 6 절연막(110)의 상면에 평행한 방향을 따라서 제 5 절연막(100)을 확장시켜서 제 2 예비 관통홀(126)들로 형성될 수 있다. 상기 제 2 예비 관통홀(126)들의 각각은 제 5 절연막(100)에서 제 2 직경(S2) 및 제 6 절연막(110)에서 제 1 직경(S1)을 가질 수 있다. 상기 제 1 직경(S1)은 제 2 직경(S2) 대비 작은 크기를 가질 수 있다. 상기 제 2 예비 관통홀(126)들의 각각은 제 5 절연막(100)에서 제 2 측벽(SW2) 및 제 6 절연막(100)에서 제 1 측벽(SW1)을 가질 수 있다.
상기 제 2 예비 관통홀(126)들은 제 5 절연막(100)을 제 2 건식 에천트로 식각해서 형성될 수도 있다. 상기 제 2 건식 에천트는 제 4 내지 6 절연막들(90, 100, 110)에 대해서 식각 선택비를 가질 수 있다. 계속해서, 상기 제 5 및 6 절연막들(100, 110)을 식각 마스크로 사용해서 제 2 예비 관통홀(126)들을 통해서 제 4 절연막(90)을 식각할 수 있다. 상기 마스크 패턴(65)들에 실리콘 나이트라이드 또는 실리콘 옥시 나이트라이드를 대응시키고 제 4 절연막(90)에 알루미늄 나이트라이드를 대응시키는 경우에, 상기 제 4 절연막(90)은 황산(Sulphuric acid; H2S04)또는 SC-1 을 포함하는 제 2 습식 에천트를 사용해서 식각될 수 있다.
상기 제 2 습식 에천트는 마스크 패턴(65)들, 스페이서(75)들, 제 3 절연막, 및 제 4 내지 6 절연막들(90, 100, 110)과 식각 선택비를 가질 수 있다. 상기 제 4 절연막(90)은 제 1 단계에서 H2S04 를 적용받고, 그리고 제 2 단계에서 SC-1 을 계 속해서 적용받아서 습식 식각될 수도 있다.
[습식 에천트 별 알루미늄 나이트라이드의 식각률의 비교]
| TEST 시료 | TEST 전 측정 두께(Å) |
H2S04 , 5분 적용후 측정 두께(Å) |
SC-1, 5분 적용후 측정 두께(Å) |
| 알루미늄 나이트라이드(AlN) 막 | 900 | 0 | 0 |
| 900 | 0 | 0 |
상기 SC-1 은 저온(30 ~ 50℃ 범위의 온도) 에서 사용될 수 있다. 상기 제 4 절연막(90)은 염소(Chlorine; Cl2), 산소(Oxygen; O2), 브롬화 수소(Hydrogen bromide; HBr) 및 수소(Hydrogen; H2) 를 포함하는 제 3 건식 에천트를 사용해서 식각될 수도 있다. 상기 제 3 건식 에천트는 마스크 패턴(65)들, 스페이서(75)들, 제 3 절연막, 및 제 4 내지 6 절연막들(90, 100, 110)과 식각 선택비를 가질 수 있다.
이와는 반대로, 상기 마스크 패턴(65)들에 알루미늄 나이트라이드를 대응시키고 제 4 절연막(90)에 실리콘 나이트라이드 또는 실리콘 옥시 나이트라이드를 대응시키는 경우에, 상기 제 4 절연막(90)은 인산(Phosphoric acid; H3P04) 을 포함하는 제 3 습식 에천트를 사용해서 식각될 수 있다. 상기 제 3 습식 에천트는 마스크 패턴(65)들, 스페이서(75)들, 제 3 절연막, 및 제 4 내지 6 절연막들(90, 100, 110)과 식각 선택비를 가질 수 있다.
상기 제 4 절연막(90)은 4 플루오르화 메테인(Tetrafluoromethane; CF4), 3 플루오르화 메테인(Tetrafluoromethane; CHF3), 2 플루오르화 메테 인(Difluoromethane; CH2F2), 플루오르화 메테인(Fluoromethane; CH3F) 및 산소(Oxygen; O2)를 포함하는 제 4 건식 에천트를 사용해서 식각될 수도 있다. 상기 제 4 건식 에천트는 마스크 패턴(65)들, 스페이서(75)들, 제 3 절연막, 및 제 4 내지 6 절연막들(90, 100, 110)과 식각 선택비를 가질 수 있다.
상기 제 2 습식 에천트, 제 3 습식 에천트, 제 3 건식 에천트 또는 제 4 건식 에천트는 제 2 예비 관통홀(126)들 아래에서 제 4 절연막(90)의 희생 영역(94)을 제거시킬 수 있다. 상기 제 4 절연막(90)이 제 2 습식 에천트, 제 3 습식 에천트, 제 3 건식 에천트 또는 제 4 건식 에천트로 식각된 후에, 상기 제 4 절연막(90)은 접속 패턴(85)들을 노출시키도록 형성될 수 있다. 상기 제 4 내지 6 절연막들(90, 100, 110)은 관통 홀(129)들을 가질 수 있다.
상기 관통 홀(129)들은 제 2 예비 관통홀(126)들과 실질적으로 동일한 직경들(S1, S2)을 제 5 및 6 절연막들(100, 110)에 가질 수 있다. 상기 관통 홀(129)들은 제 4 및 5 절연막들(90, 100)에서 동일한 제 2 직경(S2)을 가질 수 있다. 따라서, 상기 관통 홀(129)들은 제 5 및 6 절연막들(100, 110) 사이의 계면(A)을 기준으로 상부측 및 하부측에서 서로 다른 직경들(S1, S2)을 가질 수 있다. 상기 관통 홀(129)들은 접속 패턴(85)들을 완전히 노출시킬 수도 있다. 이를 통해서, 상기 관통 홀(129)들은 제 4 내지 6 절연막들(90, 100, 110)을 통해서 안정적으로 크게 형성할 수 있다.
왜냐하면, 상기 제 2 습식 에천트, 제 3 습식 에천트, 제 3 건식 에천트 또 는 제 4 건식 에천트는 하부 절연막에 식각 데미지(Etch Damage)를 주지 않으면서 제 4 절연막(90)을 목적하는 만큼 제거시킬 수 있기 때문이다. 더불어서, 상기 제 1 예비 관통 홀(123)들이 접속 패턴(85)들로부터 오정렬되는 경우에도, 상기 제 2 습식 에천트, 제 3 습식 에천트, 제 3 건식 에천트 또는 제 4 건식 에천트는 하부 절연막에 식각 데미지(Etch Damage)를 주지 않으면서 제 4 절연막(90)을 제거시킬 수 있다.
(제 2 실시예)
도 7 및 8 은 도 1 의 절단선 Ⅰ-Ⅰ' 에 따라 취해서 반도체 셀 구조체의 형성방법의 중간 단계를 설명해주는 단면도들이다. 도 7 및 8 은 도 1 내지 6 과 동일한 부재에 대해서 동일한 참조 부호를 사용하기로 한다.
도 7 을 참조하면, 실시예들에 따라서, 도 4 의 제 2 패턴(70)들, 제 3 절연막, 스페이서(75)들 및 접속 패턴(85)들 상에 제 4 및 5 절연막들(90, 100)을 차례로 형성할 수 있다. 상기 제 5 절연막(100)의 두께는 도 5 의 제 5 및 6 절연막들(100, 110)의 두께와 실질적으로 동일하거나 다를 수 있다. 상기 제 5 절연막(100)은 상면에 수직한 두께 방향을 따라서 불순물 이온들의 농도 기울기를 가지는 절연물질을 포함할 수 있다.
상기 불순물 이온들의 농도 기울기는 제 5 절연막(100) 상에 이온 주입 공정을 수행하거나 제 4 절연막(90) 상에 제 5 절연막(100)의 증착 공정을 수행해서 확보될 수 있다. 상기 이온 주입 공정은 제 5 절연막(100) 상에 불순물 이온들의 주 입 에너지를 조절해서 수행될 수 있다. 상기 증착 공정은 제 4 절연막(90) 상에 제 5 절연막(100)을 증착시키면서 선택된 불순물 이온들의 농도를 증착 시간에 따라서 다르게 하여 수행될 수 있다. 상기 제 5 절연막(100)은 상면에 평행하게 불순물 이온들의 농도 기울기의 변곡점들(Inflection Points)을 이어주는 내부 계면(B)을 가질 수 있다.
도 8 을 참조하면, 실시예들에 따라서, 상기 제 4 및 5 절연막들(90, 100) 상에 도 6 의 공정 단계들을 동일하게 적용할 수 있다. 이를 위해서, 상기 제 5 절연막(100) 상에 도 6 의 제 1 건식 에천트가 적용될 수 있다. 상기 제 1 건식 에천트는 제 4 내지 6 절연막들(90, 100, 110)에 식각 선택비를 가질 수 있다. 상기 제 1 건식 에천트는 도 6 의 포토레지스트 막의 개구부들을 통해서 제 5 절연막(100)에 제 1 예비 관통홀(123)들을 형성할 수 있다. 상기 제 1 예비 관통홀(123)들은 도 6 의 예비 관통홀(123)들과 실질적으로 동일한 직경(S1)을 가질 수 있다.
다음으로, 상기 제 5 절연막(100) 상에 도 6 의 제 1 습식 에천트 또는 제 2 건식 에천트가 적용될 수 있다. 상기 제 1 습식 에천트 또는 제 2 건식 에천트는 제 1 예비 관통홀(123)들을 통해서 제 5 절연막(100)의 희생 영역(105)을 제거시킬 수 있다. 상기 제 5 절연막(100)은 제 1 습식 에천트 또는 제 2 건식 에천트를 사용해서 제 2 예비 관통홀(126)들을 가질 수 있다. 상기 제 2 예비 관통홀(126)들은 도 6 의 제 2 예비 관통홀(126)들과 실질적으로 동일한 직경들(S1, S2)을 가질 수 있다.
계속해서, 상기 제 4 절연막(90) 상에 제 2 습식 에천트, 제 3 습식 에천트, 제 3 건식 에천트 또는 제 4 건식 에천트가 적용될 수 있다. 상기 제 2 습식 에천트, 제 3 습식 에천트, 제 3 건식 에천트 또는 제 4 건식 에천트는 제 2 예비 관통홀(126)들을 통해서 제 4 절연막(90)의 희생 영역(94)을 제거시킬 수 있다. 상기 제 4 절연막(90)은 제 2 습식 에천트, 제 3 습식 에천트, 제 3 건식 에천트 또는 제 4 건식 에천트로 식각되어서 접속 패턴(85)들을 노출시킬 수 있다. 이를 통해서, 상기 제 4 및 5 절연막들(90, 100)은 관통 홀(129)들을 가질 수 있다.
상기 관통 홀(129)들은 도 6 의 관통 홀(129)들과 실질적으로 동일한 직경들(S1, S2)을 가질 수 있다. 이 경우에, 상기 관통 홀(129)들은 제 5 절연막(100)의 내부 계면(B)을 기준으로 상부측 및 하부측에서 서로 다른 직경들(S1, S2)을 가질 수 있다. 상기 관통 홀(129)들은 접속 패턴(85)들을 완전히 노출시킬 수도 있다.
(제 3 실시예)
도 9 및 10 은 도 1 의 절단선 Ⅰ-Ⅰ' 에 따라 취해서 반도체 셀 구조체의 형성방법의 중간 단계를 설명해주는 단면도들이다. 도 9 및 10 은 도 1 내지 6 과 동일한 부재에 대해서 동일한 참조 부호를 사용하기로 한다.
도 9 를 참조하면, 도 4 의 제 2 패턴(70)들, 제 3 절연막, 스페이서(75)들 및 접속 패턴(85)들 상에 제 4 절연막(90)을 형성할 수 있다. 상기 제 4 절연막(90) 상에 포토레지스트 패턴들(도면에 미도시)을 형성할 수 있다. 상기 포토레지스트 패턴들은 접속 패턴(85)들과 정렬하도록 형성될 수 있다. 상기 포토레지스 트 패턴들의 각각의 면적은 접속 패턴(85)들의 면적과 동일한 크기를 가지거나 다른 크기를 가질 수 있다. 상기 포토레지스트 패턴들을 식각 마스크로 사용해서 제 4 절연막(90)을 식각할 수 있다.
이 경우에, 상기 제 4 절연막(90)은 도 6 의 제 3 건식 에천트 또는 제 4 건식 에천트를 통해서 식각될 수 있다. 상기 제 3 건식 에천트 또는 제 4 건식 에천트는 제 4 절연막(90)을 식각해서 접속 패턴(85)들 상에 희생 패턴(98)들을 형성할 수 있다. 상기 포토레지스트 패턴들이 하드 패턴(Hard Pattern)들로 대체되는 경우에, 상기 제 4 절연막(90) 상에 도 6 의 제 2 습식 에천트 또는 제 3 습식 에천트를 적용할 수도 있다. 상기 희생 패턴(98)들은 제 2 패턴(70)들, 스페이서(75)들 및 제 3 절연막을 노출시키도록 형성될 수 있다.
상기 희생 패턴(98)들은 제 2 패턴(70)들, 스페이서(75)들, 제 3 절연막 및 접속 패턴(85)들을 노출시키도록 형성될 수도 있다. 계속해서, 상기 희생 패턴(98)들로부터 포토레지스트 패턴들을 제거시킬 수 있다. 상기 희생 패턴(98)들을 덮도록 제 2 패턴(70)들, 스페이서(75)들, 제 3 절연막 및 접속 패턴(85)들 상에 제 5 및 6 절연막들(100, 110)을 차례로 형성할 수 있다. 상기 제 5 및 6 절연막들(100, 110)은 서로에 대해서 접촉하는 면들을 따라서 외부 계면(External Interface; A)을 가질 수 있다.
도 10 을 참조하면, 실시예들에 따라서, 상기 제 5 및 6 절연막들(100, 110) 상에 도 6 의 공정 단계들을 동일하게 적용할 수 있다. 이를 위해서, 상기 제 5 및 6 절연막(100, 110) 상에 도 6 의 제 1 건식 에천트가 적용될 수 있다. 상기 제 1 건식 에천트는 도 6 의 포토레지스트 막의 개구부들을 통해서 제 5 및 6 절연막(100, 110)에 제 1 예비 관통홀(123)들을 형성할 수 있다. 상기 제 1 예비 관통홀(123)들은 도 6 의 예비 관통홀(123)들과 실질적으로 동일한 직경(S1)을 가질 수 있다.
다음으로, 상기 제 5 절연막(100) 상에 도 6 의 제 1 습식 에천트 또는 제 2 건식 에천트가 적용될 수 있다. 상기 제 1 습식 에천트 또는 제 2 건식 에천트는 제 1 예비 관통홀(123)들을 통해서 제 5 절연막(100)의 희생 영역(105)을 제거시킬 수 있다. 상기 제 5 및 6 절연막들(100, 110)은 제 1 습식 에천트 또는 제 2 건식 에천트를 사용해서 제 2 예비 관통홀(126)들을 가질 수 있다. 상기 제 2 예비 관통홀(126)들은 도 6 의 제 2 예비 관통홀(126)들과 실질적으로 동일한 직경들(S1, S2)을 가질 수 있다.
계속해서, 상기 희생 패턴(98)들 상에 제 2 습식 에천트, 제 3 습식 에천트, 제 3 건식 에천트 또는 제 4 건식 에천트가 적용될 수 있다. 상기 제 2 습식 에천트, 제 3 습식 에천트, 제 3 건식 에천트 또는 제 4 건식 에천트는 제 2 예비 관통홀(126)들을 통해서 반도체 기판(3)으로부터 희생 패턴(98)을 완전히 제거시킬 수 있다. 이 경우에, 상기 접속 패턴(85)들은 제 2 예비 관통홀(126)들에 노출될 수 있다. 이를 통해서, 상기 제 5 및 6 절연막들(100, 110)은 관통 홀(129)들을 가질 수 있다.
이와는 다르게, 상기 제 2 습식 에천트, 제 3 습식 에천트, 제 3 건식 에천트 또는 제 4 건식 에천트는 반도체 기판(3)으로부터 희생 패턴(98)을 부분적으로 제거시킬 수도 있다. 이 경우에, 상기 희생 패턴(98)들은 제 5 절연막(100) 아래에 부분적으로 남겨질 수 있다. 상기 희생 패턴(98)들은 제 2 습식 에천트, 제 3 습식 에천트, 제 3 건식 에천트 또는 제 4 건식 에천트로 식각되어서 접속 패턴(85)들을 노출시킬 수 있다. 이를 통해서, 상기 희생 패턴(98)들, 그리고 제 5 및 6 절연막들(100, 110)은 관통 홀(129)들을 가질 수 있다.
상기 관통 홀(129)들은 도 6 의 관통 홀(129)들과 실질적으로 동일한 직경들(S1, S2)을 가질 수 있다. 상기 관통 홀(129)들은 제 5 및 6 절연막들(100, 110)의 외부 계면(A)을 기준으로 상부측 및 하부측에서 서로 다른 직경들(S1, S2)을 가질 수 있다. 상기 관통 홀(129)들은 접속 패턴(85)들을 완전히 노출시킬 수도 있다. 이를 통해서, 상기 관통 홀(129)들은 희생 패턴(98)들, 그리고 제 5 및 6 절연막들(100, 110)을 통해서 안정적으로 크게 형성할 수 있다.
왜냐하면, 상기 제 2 습식 에천트, 제 3 습식 에천트, 제 3 건식 에천트 또는 제 4 건식 에천트는 하부 절연막에 식각 데미지(Etch Damage)를 주지 않으면서 희생 패턴(98)들을 충분히 제거시킬 수 있기 때문이다. 더불어서, 상기 제 1 예비 관통 홀(123)들이 접속 패턴(85)들로부터 오정렬되는 경우에도, 상기 제 2 습식 에천트, 제 3 습식 에천트, 제 3 건식 에천트 또는 제 4 건식 에천트는 하부 절연막에 식각 데미지(Etch Damage)를 주지 않으면서 희생 패턴(98)들을 제거시킬 수 있다.
(제 4 실시예)
도 11 은 도 1 의 절단선 Ⅰ-Ⅰ' 에 따라 취해서 반도체 셀 구조체의 형성방법의 중간 단계를 설명해주는 단면도이다. 도 11 은 도 1 내지 6 과 동일한 부재에 대해서 동일 참조 부호를 사용하기로 한다.
도 11 을 참조하면, 도 4 의 제 2 패턴(70)들, 제 3 절연막, 스페이서(75)들 및 접속 패턴(85)들 상에 도 9 의 제 4 절연막(90)을 형성할 수 있다. 상기 제 4 절연막(90) 상에 포토레지스트 패턴들(도면에 미도시)을 형성할 수 있다. 상기 포토레지스트 패턴들은 접속 패턴(85)들과 정렬하도록 형성될 수 있다. 상기 포토레지스트 패턴들의 각각의 면적은 접속 패턴(85)들의 면적과 동일한 크기를 가지거나 다른 크기를 가질 수 있다. 상기 포토레지스트 패턴들을 식각 마스크로 사용해서 제 4 절연막(90)을 식각할 수 있다.
이 경우에, 상기 제 4 절연막(90)은 도 6 의 제 3 건식 에천트 또는 제 4 건식 에천트를 통해서 식각될 수 있다. 상기 제 3 건식 에천트 또는 제 4 건식 에천트는 제 4 절연막(90)을 식각해서 접속 패턴(85)들 상에 희생 패턴(98)들을 형성할 수 있다. 상기 희생 패턴(98)들은 제 2 패턴(70)들, 스페이서(75)들 및 제 3 절연막을 노출시키도록 형성될 수 있다. 상기 희생 패턴(98)들은 제 2 패턴(70)들, 스페이서(75)들, 제 3 절연막 및 접속 패턴(85)들을 노출시키도록 형성될 수도 있다.
계속해서, 상기 희생 패턴(98)들로부터 포토레지스트 패턴들을 제거시킬 수 있다. 상기 희생 패턴(98)들을 덮도록 제 2 패턴(70)들, 스페이서(75)들, 제 3 절연막 및 접속 패턴(85)들 상에 도 7 의 제 5 절연막(100)을 형성할 수 있다. 상기 제 5 절연막(100)은 상면에 평행하게 불순물 이온들의 농도 기울기의 변곡점 들(Inflection Points)을 이어주는 내부 계면(B)을 가질 수 있다. 상기 희생 패턴(98)들 및 제 5 절연막(100) 상에 도 6 의 공정 단계들을 동일하게 적용할 수 있다.
이를 위해서, 상기 제 5 절연막(100) 상에 도 6 의 제 1 건식 에천트가 적용될 수 있다. 상기 제 1 건식 에천트는 도 6 의 포토레지스트 막의 개구부들을 통해서 제 5 절연막(100)에 제 1 예비 관통홀(123)들을 형성할 수 있다. 상기 제 1 건식 에천트는 희생 패턴(98)들, 및 제 5 절연막(100)에 대해서 식각 선택비를 가질 수 있다. 상기 제 1 예비 관통홀(123)들은 도 6 의 제 1 예비 관통홀(123)들과 실질적으로 동일한 직경(S1)을 가질 수 있다. 다음으로, 상기 제 5 절연막(100) 상에 도 6 의 제 1 습식 에천트 또는 제 2 건식 에천트가 적용될 수 있다.
상기 제 1 습식 에천트 또는 제 2 건식 에천트는 제 1 예비 관통홀(123)들을 통해서 제 5 절연막(100)의 희생 영역(105)을 제거시킬 수 있다. 상기 제 5 절연막(100)은 제 1 습식 에천트 또는 제 2 건식 에천트를 사용해서 제 2 예비 관통홀(126)들을 가질 수 있다. 상기 제 2 예비 관통홀(126)들은 도 6 의 제 2 예비 관통홀(126)들과 실질적으로 동일한 직경들(S1, S2)을 가질 수 있다. 계속해서, 상기 희생 패턴(98)들 상에 제 2 습식 에천트, 제 3 습식 에천트, 제 3 건식 에천트 또는 제 4 건식 에천트가 적용될 수 있다.
상기 제 2 습식 에천트, 제 3 습식 에천트, 제 3 건식 에천트 또는 제 4 건식 에천트는 제 2 예비 관통홀(126)들을 통해서 반도체 기판(3)으로부터 희생 패턴(98)을 완전히 제거시킬 수 있다. 이 경우에, 상기 접속 패턴(85)들은 제 2 예비 관통홀(126)들에 노출될 수 있다. 이를 통해서, 상기 제 5 절연막(100)은 관통 홀(129)들을 가질 수 있다. 이와는 다르게, 상기 제 2 습식 에천트, 제 3 습식 에천트, 제 3 건식 에천트 또는 제 4 건식 에천트는 반도체 기판(3)으로부터 희생 패턴(98)을 부분적으로 제거시킬 수도 있다.
이 경우에, 상기 희생 패턴(98)들은 제 5 절연막(100) 아래에 부분적으로 남겨질 수 있다. 상기 희생 패턴(98)들은 제 2 습식 에천트, 제 3 습식 에천트, 제 3 건식 에천트 또는 제 4 건식 에천트를 사용해서 접속 패턴(85)들을 노출시킬 수 있다. 이를 통해서, 상기 희생 패턴(98)들 및 제 5 절연막(100)은 관통 홀(129)들을 가질 수 있다. 상기 관통 홀(129)들은 도 6 의 관통 홀(129)들과 실질적으로 동일한 직경들(S1, S2)을 가질 수 있다.
이 경우에, 상기 관통 홀(129)들은 제 5 절연막(100)의 내부 계면(B)을 기준으로 상부측 및 하부측에서 서로 다른 직경들(S1, S2)을 가질 수 있다. 상기 관통 홀(129)들은 접속 패턴(85)들을 완전히 노출시킬 수도 있다.
(제 5 실시예)
도 12 는 도 1 의 절단선 Ⅰ-Ⅰ' 에 따라 취해서 반도체 셀 구조체의 형성방법의 최종 단계를 설명해주는 단면도이다.
도 12 를 참조하면, 실시예들에 따라서, 도 6, 8, 10 또는 11 의 관통 홀(129)들에 플러그(134)들을 형성할 수 있다. 도 6 및 8 의 관통 홀(129)들에서, 상기 플러그(134)들은 제 4 절연막(90)으로 둘러싸일 수 있다. 도 10 및 11 의 관 통 홀(129)들에서, 상기 플러그(134)들은 제 4 절연막(90)으로 둘러싸이지 않을 수 있다. 상기 플러그(134)들은 제 5 절연막(100) 또는 제 6 절연막(110)의 상면을 노출시키면서 관통 홀(129)들을 채우도록 형성될 수 있다.
상기 플러그(134)들은 관통 홀(129)들의 형상(Shape)에 따라서 제 4 및 5 절연막들(90, 100), 또는 제 4 내지 6 절연막들(90, 100, 110)에 몰딩될 수 있다. 상기 플러그(134)들은 도핑된 폴리실리콘, 금속 물질, 금속 나이트라이드, 또는 이들의 적층물질을 포함할 수 있다. 상기 플러그(134)들은 종래 기술 대비 관통 홀(129)들을 통해서 접속 패턴(85)들에 대해서 목적하는 만큼의 접촉 저항(Contact Resistance)을 가질 수 있다.
상기 플러그(134)들은 종래 기술 대비 관통 홀(129)들을 통해서 내부 저항(Internal Resistance)을 작게 가질 수 있다. 상기 플러그(134)들은 종래 기술 대비 하부 절연막을 통해서 도전 패턴(55)들로부터 전기적으로 절연될 수 있다. 이를 통해서, 상기 플러그(134)들은 제 1 패턴(15)들, 랜딩 패드(25)들, 제 2 패턴(70)들 및 접속 패턴(85)들과 함께 실시예들에 따르는 반도체 셀 구조체(140)를 구성할 수 있다. 실시예들의 변형으로써, 상기 반도체 셀 구조체(140)는 제 1 패턴(15)들, 제 1 절연막(20) 및 랜딩 패드(25)들을 가지지 않을 수 있다.
(제 6 실시예)
도 13 은 도 1 의 절단선 Ⅰ-Ⅰ' 에 따라 취해서 반도체 셀 구조체의 형성방법의 최종 단계를 설명해주는 단면도이다.
도 13 을 참조하면, 실시예들에 따라서, 도 6, 8, 10 또는 11 의 관통 홀(129)들에 전기 노드막 및 희생막(도면에 미 도시)을 차례로 형성할 수 있다. 도 6 및 8 의 관통 홀(129)들에서, 상기 전기 노드막은 제 4 절연막(90)으로 둘러싸일 수 있다. 도 10 및 11 의 관통 홀(129)들에서, 상기 전기 노드막은 제 4 절연막(90)으로 둘러싸이지 않을 수 있다. 상기 전기 노드막은 도 6 의 제 4 내지 6 절연막들(90, 100, 110)의 관통 홀(129)들을 컨포멀하게 덮으면서 제 6 절연막(110) 상에 형성될 수 있다.
상기 전기 노드막은 도 8 의 제 4 및 5 절연막들(90, 100)의 관통 홀(129)들을 콘포멀하게 덮으면서 제 5 절연막(100) 상에 형성될 수 있다. 상기 전기 노드막은 도 10 의 제 5 및 6 절연막들(100, 110)의 관통 홀(129)들을 콘포멀하게 덮으면서 제 6 절연막(110) 상에 형성될 수 있다. 상기 전기 노드막은 도 11 의 제 5 절연막(100)의 관통 홀(129)들을 컨포멀하게 덮으면서 제 5 절연막 상에 형성될 수 있다. 상기 전기 노드막은 도핑된 폴리실리콘, 금속 물질, 금속 나이트라이드, 또는 이들의 적층물질을 포함할 수 있다.
상기 희생막은 관통 홀(129)들을 채우도록 전기 노드막 상에 형성될 수 있다. 상기 제 5 절연막(100) 또는 제 6 절연막(110)의 상면을 노출시키도록 전기 노드막 및 희생막을 식각해서 전기 노드(138)들 및 희생 몰딩 패턴(Sacrificially Molded Pattern)들을 형성할 수 있다. 계속해서, 도 6 의 제 5 및 6 절연막들(100, 110), 그리고 희생 몰딩 패턴들을 전기 노드(138)들의 주변으로부터 제거시킬 수 있다. 상기 전기 노드(138)들의 하부 측은 도 6 의 제 4 절연막(90)으로 둘러싸일 수 있다.
다음으로, 도 8 의 제 5 절연막(100), 그리고 희생 몰딩 패턴들을 전기 노드(138)들의 주변으로부터 제거시킬 수 있다. 상기 전기 노드(138)들의 하부 측은 도 8 의 제 4 절연막(90)으로 둘러싸일 수 있다. 도 10 의 제 5 및 6 절연막들(100, 110), 그리고 희생 몰딩 패턴들을 전기 노드(138)들의 주변으로부터 제거시킬 수 있다. 상기 전기 노드(138)들의 측벽은 접속 패턴(85)들 상에서 전체적으로 노출될 수 있다. 도 11 의 제 5 절연막(100), 그리고 희생 몰딩 패턴들을 전기 노드(138)들의 주변으로부터 제거시킬 수 있다. 상기 전기 노드(138)들의 측벽은 접속 패턴(85)들 상에서 전체적으로 노출될 수 있다.
상기 전기 노드(138)들은 커패시터의 하부 전극을 포함할 수 있다. 상기 전기 노드(138)들은 종래 기술 대비 관통 홀(129)들을 통하여 접속 패턴(85)들에 대해서 목적하는 만큼의 접촉 저항(Contact Resistance)을 가질 수 있다. 상기 전기 노드(138)들은 종래 기술 대비 관통 홀(129)들을 통해서 내부 저항을 작게 가질 수 있다. 상기 전기 노드(138)들은 하부 절연막을 통해서 도전 패턴(55)들로부터 전기적으로 절연될 수 있다.
상기 전기 노드(138)들은 종래 기술 대비 제 1 패턴(15)들, 랜딩 패드(25)들, 제 2 패턴(70)들 및 접속 패턴(85)들과 함께 실시예들에 따르는 반도체 셀 구조체(140)를 구성할 수 있다. 실시예들의 변형으로써, 상기 반도체 셀 구조체(140)는 제 1 패턴(15)들, 제 1 절연막(20) 및 랜딩 패드(25)들을 가지지 않을 수 있다.
이후로, 실시예들에 따르는 반도체 모듈의 형성방법 및 프로세서 베이스드 시스템의 형성방법을 설명하기로 한다.
도 14 는 실시예들에 따르는 반도체 모듈의 형성방법을 설명해주는 평면도이다.
도 14 를 참조하면, 실시예들에 따라서, 모듈 기판(150)을 준비할 수 있다. 상기 모듈 기판(150)은 인쇄 회로 기판을 포함할 수 있다. 상기 모듈 기판(150)은 내부 회로들(도면에 미 도시), 전기 패드들(도면에 미 도시) 및 커넥터(159)들을 포함할 수 있다. 상기 내부 회로들은 전기 패드들 및 커넥터(159)들과 전기적으로 접속할 수 있다. 상기 모듈 기판(150) 상에 반도체 패키지 구조물(Semiconductor Package Structure, 148)들, 및 적어도 하나의 저항체(153)가 형성될 수 있다.
상기 모듈 기판(150) 상에 반도체 패키지 구조물(148)들, 적어도 하나의 저항체(153), 및 적어도 하나의 콘덴서(156)가 형성될 수도 있다. 상기 반도체 반도체 패키지 구조물(148)들, 적어도 하나의 저항체(153) 및 적어도 하나의 콘덴서(156)은 전기 패드들과 전기적으로 접속할 수 있다. 상기 반도체 패키지 구조물(148)들의 각각은 반도체 장치(Semiconductor Device, 144)를 적어도 하나 포함할 수 있다. 상기 반도체 장치(144)는 셀 어레이 영역 및 주변 회로 영역을 가질 수 있다.
상기 셀 어레이 영역은 도 2 의 반도체 기판(3)의 행들 및 열들을 따라서 도 1 의 활성 영역(9)을 반복적이고 주기적으로 가질 수 있다. 따라서, 도 1 의 제 1 패턴(15), 랜딩 패드(30), 제 2 접속 홀(80) 및 관통 홀(129)은 활성 영역(9)과 함께 셀 어레이 영역에 반복적이고 주기적으로 배열될 수 있다. 이를 통해서, 상기 셀 어레이 영역은 도 12 또는 13 의 반도체 셀 구조물(140)을 복수 개로 가질 수 있다. 상기 주변 회로 영역은 셀 어레이 영역을 둘러쌀 수 있다.
상기 주변 회로 영역은 셀 어레이 영역과 전기적으로 접속하기 위해서 주변 회로들을 가질 수 있다. 상기 주변 회로들은 도 12 또는 13 의 반도체 셀 구조체(140)와 다른 형상을 가지는 반도체 주변 구조체들을 가질 수도 있다. 상기 주변 회로들 중 일부는 도 12 의 반도체 셀 구조체(140)를 가질 수도 있다. 한편, 상기 반도체 패키지 구조물(148)들 및 적어도 하나의 저항체(153)는 모듈 기판(150)과 함께 반도체 모듈(160)을 구성할 수 있다.
상기 반도체 패키지 구조물(148)들, 적어도 하나의 저항체(153) 및 적어도 하나의 콘덴서(156)는 모듈 기판(150)과 함께 반도체 모듈(160)을 구성할 수도 있다. 상기 반도체 모듈(160)은 종래 기술 대비 향상된 전기적 특성을 가질 수 있다. 상기 반도체 모듈(160)은 모듈 기판(150)의 커넥터(159)들을 통해서 도 15 의 프로세서 베이스드 시스템(Processor-based system; 190)과 전기적으로 접속할 수 있다.
도 15 는 실시예들에 따르는 프로세서 베이스드 시스템의 형성방법을 설명해주는 평면도이다.
도 15 를 참조하면, 실시예들에 따라서, 적어도 하나의 시스템 보드(도면에 미 도시)를 준비할 수 있다. 상기 적어도 하나의 시스템 보드는 적어도 하나의 버스 라인(178)을 가질 수 있다. 상기 적어도 하나의 버스 라인(178) 상에 제 1 모듈 장치(First Module Unit)가 형성될 수 있다. 상기 제 1 모듈 장치는 적어도 하나의 버스 라인(178)과 전기적으로 접속할 수 있다. 상기 제 1 모듈 장치는 중앙 처리 장치(Central Processing Unit; CPU, 172), 플로피 디스크 드라이브(Floppy Disk Drive, 174) 및 콤팩 디스크 롬 드라이브(Compack Disk ROM Drive, 176)로 구성될 수 있다.
더불어서, 상기 적어도 하나의 버스 라인(178) 상에 제 2 모듈 장치가 형성될 수 있다. 상기 제 2 모듈 장치는 적어도 하나의 버스 라인(178)과 전기적으로 접속할 수 있다. 상기 제 2 모듈 장치는 제 1 입/ 출력 장치(First I/O Device, 182), 제 2 입/ 출력 장치(Second I/O Device, 184), 롬(Read-only Memory; ROM, 186) 및 램(Random Access Memory; RAM, 188)으로 구성될 수 있다.
상기 램(188)은 도 13 또는 14 의 반도체 셀 구조체(140)를 포함할 수 있다. 상기 롬(186)은 도 13 의 반도체 셀 구조체(140)를 포함할 수도 있다. 상기 제 1 및 2 구성 요소들은 실시예들에 따르는 프로세서 베이스드 시스템(190)을 구성할 수 있다. 상기 프로세서 베이스드 시스템(190)은 종래 기술 대비 향상된 전기적 특성을 가질 수 있다. 상기 프로세서 베이스드 시스템(190)은 컴퓨터 시스템(Computer System), 프로세스 조절 시스템(Process Control System), 또는 이들과 다른 시스템을 포함할 수 있다.
도 1 은 실시예들에 따르는 반도체 셀 구조체를 보여주는 평면도이다.
도 2 내지 6 은 도 1 의 절단선 Ⅰ-Ⅰ' 에 따라 취해서 반도체 셀 구조체의 형성방법의 중간 단계를 설명해주는 단면도들이다.
도 7 및 8 은 도 1 의 절단선 Ⅰ-Ⅰ' 에 따라 취해서 반도체 셀 구조체의 형성방법의 중간 단계를 설명해주는 단면도들이다.
도 9 및 10 은 도 1 의 절단선 Ⅰ-Ⅰ' 에 따라 취해서 반도체 셀 구조체의 형성방법의 중간 단계를 설명해주는 단면도들이다.
도 11 은 도 1 의 절단선 Ⅰ-Ⅰ' 에 따라 취해서 반도체 셀 구조체의 형성방법의 중간 단계를 설명해주는 단면도이다.
도 12 및 13 은 도 1 의 절단선 Ⅰ-Ⅰ' 에 따라 취해서 반도체 셀 구조체의 형성방법의 최종 단계를 설명해주는 단면도들이다.
도 14 는 실시예들에 따르는 반도체 모듈의 형성방법을 설명해주는 평면도이다.
도 15 는 실시예들에 따르는 프로세서 베이스드 시스템의 형성방법을 설명해주는 평면도이다.
Claims (10)
- 반도체 기판에 활성 영역을 형성하고,상기 활성 영역의 상부 측에 위치해서 상기 활성 영역을 지나는 제 1 및 2 패턴들을 형성하되, 상기 제 1 및 2 패턴들의 각각은 차례로 적층된 도전 패턴 및 마스크 패턴을 가지고,상기 제 1 및 2 패턴들을 노출시키도록 상기 제 1 및 2 패턴들의 주변에 제 1 절연막을 형성하고,상기 제 1 및 2 패턴들 사이의 소정 영역에 위치하도록 상기 제 1 절연막에 접속 패턴을 형성하되, 상기 접속 패턴은 상기 활성 영역과 전기적으로 접속하고,상기 접속 패턴 상에 위치하도록 상기 제 2 및 3 절연막들을 차례로 형성하고, 및상기 제 2 및 3 절연막들 중 적어도 하나로 둘러싸이도록 상기 제 3 절연막을 적어도 두 번, 및 상기 제 2 절연막을 적어도 한 번 식각해서 상기 접속 패턴을 노출시키는 관통 홀을 형성하되,상기 제 1 내지 3 절연막들은 서로 다른 식각률들을 각각 가지고, 그리고 상기 제 2 절연막은 상기 마스크 패턴과 다른 물질을 가지는 반도체 장치의 형성방법.
- 제 1 항에 있어서,상기 마스크 패턴은 알루미늄 나이트라이드(AlN) 및 실리콘 나이트라이드(SiN) 중 하나이고, 상기 제 1 절연막은 실리콘 옥사이드(SiO2)이고, 상기 제 2 절연막은 알루미늄 나이트라이드(AlN) 및 실리콘 나이트라이드(SiN) 중 하나를 가지면서 상기 제 1 및 2 패턴들, 상기 접속 패턴, 그리고 상기 제 1 절연막을 덮도록 형성되고, 상기 도전 패턴 및 상기 접속 패턴은 도전 물질을 포함하는 반도체 장치의 형성방법.
- 제 2 항에 있어서,상기 제 3 절연막은 상면에 수직한 두께 방향을 따라서 불순물 이온 농도의 기울기를 가지는 절연 물질, 및 차례로 적층되는 절연 물질들 중 선택된 하나를 포함하되,상기 제 3 절연막은 상부 측 대비 하부 측에서 더 큰 식각률을 가지는 반도체 장치의 형성방법.
- 제 3 항에 있어서,상기 관통 홀을 형성하는 것은,상기 제 3 절연막 상에 포토레지스트 막을 형성하되, 상기 포토레지스트 막은 상기 접속 패턴과 정렬해서 상기 제 3 절연막을 노출시키는 개구부를 가지고,상기 포토레지스트 막을 식각 마스크로 사용해서 상기 개구부를 통하여 상기 제 3 절연막을 식각하되, 상기 제 3 절연막은 상기 개구부와 정렬하는 제 1 예비 관통홀을 가지고, 상기 제 1 예비 관통홀은 상기 제 3 절연막의 상기 상면에 수직한 상기 두께 방향을 따라서 실질적으로 동일한 직경을 가지고, 그리고 상기 제 1 예비 관통홀은 상기 제 2 절연막을 노출시키고,상기 포토레지스트 막을 상기 반도체 기판으로부터 제거시키고,상기 제 3 절연막을 식각 마스크로 사용해서 상기 제 1 예비 관통홀을 통해서 상기 제 3 절연막의 하부 측을 식각하되, 상기 제 1 예비 관통홀은 상기 제 3 절연막의 상기 상면에 평행한 방향을 따라서 상기 제 3 절연막의 상기 하부 측을 확장시켜서 제 2 예비 관통홀로 형성되고, 및상기 제 3 절연막을 식각 마스크로 사용해서 상기 제 2 예비 관통홀을 통해서 상기 제 2 절연막을 식각하되, 상기 제 2 예비 관통홀은 상기 제 2 절연막을 통하여 상기 접속 패턴을 노출시켜서 상기 관통홀로 형성되는 것을 포함하는 반도체 장치의 형성방법.
- 제 4 항에 있어서,상기 제 1 예비 관통홀은 상기 제 3 절연막을 건식 식각해서 형성되고, 상기 제 2 예비 관통홀은 상기 제 3 절연막을 습식 및 건식 식각들 중 선택된 하나를 사용해서 형성되고, 그리고 상기 관통홀은 상기 제 2 절연막을 습식 및 건식 식각들 중 선택된 하나를 사용해서 형성되는 반도체 장치의 형성방법.
- 제 5 항에 있어서,상기 제 2 절연막의 상기 습식 식각은 H2SO4, H3PO4, SC-1, 또는 순서적으로 H2SO4 및 SC-1 을 사용해서 수행되는 반도체 장치의 형성방법.
- 제 1 항에 있어서,상기 마스크 패턴은 알루미늄 나이트라이드(AlN) 및 실리콘 나이트라이드(SiN) 중 하나이고, 상기 제 1 절연막은 실리콘 옥사이드(SiO2)이고, 상기 제 2 절연막은 알루미늄 나이트라이드(AlN) 및 실리콘 나이트라이드(SiN) 중 하나를 가지면서 상기 접속 패턴을 덮도록 형성되고, 그리고 상기 도전 패턴 및 상기 접속 패턴은 도전 물질을 포함하는 반도체 장치의 형성방법.
- 제 7 항에 있어서,상기 제 3 절연막은 상면에 수직한 두께 방향을 따라서 불순물 이온 농도의 기울기를 가지는 절연 물질, 및 차례로 적층되는 절연 물질들 중 선택된 하나를 포함하되,상기 제 3 절연막은 상부 측 대비 하부 측에서 더 큰 식각률을 가지는 반도체 장치의 형성방법.
- 제 8 항에 있어서,상기 관통 홀을 형성하는 것은,상기 제 3 절연막 상에 포토레지스트 막을 형성하되, 상기 포토레지스트 막은 상기 접속 패턴과 정렬해서 상기 제 3 절연막을 노출시키는 개구부를 가지고,상기 포토레지스트 막을 식각 마스크로 사용해서 상기 개구부를 통하여 상기 제 3 절연막을 식각하되, 상기 제 3 절연막은 상기 개구부와 정렬하는 제 1 예비 관통홀을 가지고, 상기 제 1 예비 관통홀은 상기 제 3 절연막의 상기 상면에 수직한 상기 두께 방향을 따라서 실질적으로 동일한 직경을 가지고, 그리고 상기 제 1 예비 관통홀은 상기 제 2 절연막을 노출시키고,상기 포토레지스트 막을 상기 반도체 기판으로부터 제거시키고,상기 제 3 절연막을 식각 마스크로 사용해서 상기 제 1 예비 관통홀을 통해서 상기 제 3 절연막의 하부 측을 식각하되, 상기 제 1 예비 관통홀은 상기 제 3 절연막의 상기 상면에 평행한 방향을 따라서 상기 제 3 절연막의 상기 하부 측을 확장시켜서 제 2 예비 관통홀로 형성되고, 및상기 제 3 절연막을 식각 마스크로 사용해서 상기 제 2 예비 관통홀을 통해서 상기 제 2 절연막을 식각하되, 상기 제 2 예비 관통홀은 상기 제 2 절연막을 상기 반도체 기판으로부터 제거시키고 상기 접속 패턴을 노출시켜서 상기 관통홀로 형성되는 것을 포함하는 반도체 장치의 형성방법.
- 제 9 항에 있어서,상기 제 1 예비 관통홀은 상기 제 3 절연막을 건식 식각해서 형성되고, 상기 제 2 예비 관통홀은 상기 제 3 절연막을 습식 및 건식 식각들 중 선택된 하나를 사용해서 형성되고, 상기 관통홀은 상기 제 2 절연막을 습식 및 건식 식각들 중 선택된 하나를 사용해서 형성되고, 그리고 상기 제 2 절연막의 상기 습식 식각은 H2SO4, H3PO4, SC-1, 또는 순서적으로 H2SO4 및 SC-1 을 사용해서 수행되는 반도체 장치의 형성방법.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020090124211A KR101631165B1 (ko) | 2009-12-14 | 2009-12-14 | 반도체 셀 구조체의 형성방법, 상기 반도체 셀 구조체를 포함하는 반도체 장치의 형성 방법 및 상기 반도체 장치를 포함하는 반도체 모듈의 형성방법 |
| US12/801,013 US8252655B2 (en) | 2009-12-14 | 2010-05-17 | Method of forming semiconductor cell structure, method of forming semiconductor device including the semiconductor cell structure, and method of forming semiconductor module including the semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020090124211A KR101631165B1 (ko) | 2009-12-14 | 2009-12-14 | 반도체 셀 구조체의 형성방법, 상기 반도체 셀 구조체를 포함하는 반도체 장치의 형성 방법 및 상기 반도체 장치를 포함하는 반도체 모듈의 형성방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20110067568A true KR20110067568A (ko) | 2011-06-22 |
| KR101631165B1 KR101631165B1 (ko) | 2016-06-17 |
Family
ID=44143411
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020090124211A KR101631165B1 (ko) | 2009-12-14 | 2009-12-14 | 반도체 셀 구조체의 형성방법, 상기 반도체 셀 구조체를 포함하는 반도체 장치의 형성 방법 및 상기 반도체 장치를 포함하는 반도체 모듈의 형성방법 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US8252655B2 (ko) |
| KR (1) | KR101631165B1 (ko) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9343442B2 (en) | 2012-09-20 | 2016-05-17 | Taiwan Semiconductor Manufacturing Company, Ltd. | Passive devices in package-on-package structures and methods for forming the same |
| CN108666274B (zh) * | 2017-03-31 | 2020-10-27 | 联华电子股份有限公司 | 半导体存储装置的形成方法 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20050076877A (ko) * | 2004-01-26 | 2005-07-29 | 삼성전자주식회사 | 캐패시터 및 그 제조 방법 |
| KR20060033103A (ko) * | 2004-10-14 | 2006-04-19 | 삼성전자주식회사 | 식각 저지 구조물, 이의 제조 방법, 이를 포함하는 반도체장치 및 그 제조 방법 |
| KR100721546B1 (ko) * | 2002-12-30 | 2007-05-23 | 주식회사 하이닉스반도체 | 캐패시터 및 그의 제조 방법 |
| KR20080017155A (ko) * | 2006-08-21 | 2008-02-26 | 삼성전자주식회사 | 반도체 장치의 제조 방법 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CA1129118A (en) * | 1978-07-19 | 1982-08-03 | Tetsushi Sakai | Semiconductor devices and method of manufacturing the same |
| US4322883A (en) * | 1980-07-08 | 1982-04-06 | International Business Machines Corporation | Self-aligned metal process for integrated injection logic integrated circuits |
| KR0140644B1 (ko) * | 1994-01-12 | 1998-06-01 | 문정환 | 반도체 메모리장치 및 그 제조방법 |
| KR100450671B1 (ko) | 2002-02-26 | 2004-10-01 | 삼성전자주식회사 | 스토리지 노드 콘택플러그를 갖는 반도체 소자의 제조방법 |
| KR20090016813A (ko) | 2007-08-13 | 2009-02-18 | 주식회사 하이닉스반도체 | 반도체 소자의 제조방법 |
| KR101003490B1 (ko) | 2007-10-29 | 2010-12-30 | 주식회사 하이닉스반도체 | 반도체 소자의 캐패시터 형성방법 |
-
2009
- 2009-12-14 KR KR1020090124211A patent/KR101631165B1/ko active IP Right Grant
-
2010
- 2010-05-17 US US12/801,013 patent/US8252655B2/en active Active
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100721546B1 (ko) * | 2002-12-30 | 2007-05-23 | 주식회사 하이닉스반도체 | 캐패시터 및 그의 제조 방법 |
| KR20050076877A (ko) * | 2004-01-26 | 2005-07-29 | 삼성전자주식회사 | 캐패시터 및 그 제조 방법 |
| KR20060033103A (ko) * | 2004-10-14 | 2006-04-19 | 삼성전자주식회사 | 식각 저지 구조물, 이의 제조 방법, 이를 포함하는 반도체장치 및 그 제조 방법 |
| KR20080017155A (ko) * | 2006-08-21 | 2008-02-26 | 삼성전자주식회사 | 반도체 장치의 제조 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20110143532A1 (en) | 2011-06-16 |
| KR101631165B1 (ko) | 2016-06-17 |
| US8252655B2 (en) | 2012-08-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP5084074B2 (ja) | 半導体素子の自己整合コンタクト形成方法 | |
| KR20010077518A (ko) | 반도체 집적회로의 자기정렬 콘택 구조체 형성방법 | |
| KR100375218B1 (ko) | 반사 방지막 및 자기정렬 콘택 기술을 사용하는 반도체 소자의 제조 방법 및 그에 의해 제조된 반도체 소자 | |
| KR100650828B1 (ko) | 반도체 소자의 리세스 게이트 형성 방법 | |
| US7709367B2 (en) | Method for fabricating storage node contact in semiconductor device | |
| KR101631165B1 (ko) | 반도체 셀 구조체의 형성방법, 상기 반도체 셀 구조체를 포함하는 반도체 장치의 형성 방법 및 상기 반도체 장치를 포함하는 반도체 모듈의 형성방법 | |
| KR20100111468A (ko) | 반도체 소자의 제조방법 | |
| KR100310543B1 (ko) | 반도체소자의 형성방법 | |
| KR20080071345A (ko) | 식각정지막을 갖는 반도체소자 및 그 제조방법. | |
| KR100745057B1 (ko) | 반도체 소자의 제조 방법 | |
| KR100348222B1 (ko) | 반도체소자의 콘택 형성방법 | |
| KR100800131B1 (ko) | 반도체소자의 제조방법 | |
| KR100713926B1 (ko) | 반도체 소자의 제조방법 | |
| KR0168523B1 (ko) | 반도체장치의 제조방법 | |
| KR100832019B1 (ko) | 반도체 소자의 스토리지노드 콘택 제조 방법 | |
| KR100973280B1 (ko) | 반도체 소자의 제조방법 | |
| KR960011662B1 (ko) | 스택캐패시터 제조방법 | |
| KR100859222B1 (ko) | 반도체 소자의 제조방법 | |
| KR100843903B1 (ko) | 반도체 소자의 제조방법 | |
| KR101024814B1 (ko) | 반도체 소자 형성 방법 | |
| KR20090116062A (ko) | 반도체 소자의 랜딩 플러그 컨택 형성방법 | |
| KR20110075206A (ko) | 반도체 소자 및 그의 형성 방법 | |
| KR20090066912A (ko) | 반도체 소자의 제조방법 | |
| KR20080010887A (ko) | 반도체 소자의 형성 방법 | |
| KR20060072982A (ko) | 반도체 소자의 비트라인 콘택 형성방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20190530 Year of fee payment: 4 |