KR20080071345A - 식각정지막을 갖는 반도체소자 및 그 제조방법. - Google Patents
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Abstract
식각정지막을 갖는 반도체소자 및 그 제조방법을 제공한다. 이 방법은 반도체기판의 상부를 가로지르는 복수개의 평행한 게이트 패턴들을 형성하는 것을 포함한다. 이때, 상기 게이트 패턴들 사이의 영역들은 개구부를 구비한다. 상기 게이트 패턴들의 측벽을 덮는 스페이서들을 형성한다. 상기 스페이서들을 갖는 반도체기판 내에 불순물 이온을 주입하여 불순물 영역을 형성한다. 상기 불순물 영역을 갖는 기판 상에 식각정지막(etch stopper layer)을 형성한다. 상기 식각정지막을 갖는 기판 상에 탄소함유막을 형성한다. 상기 탄소함유막을 에치백하여 상기 개구부의 바닥면을 덮는 탄소함유막 패턴을 형성한다. 상기 탄소함유막 패턴을 마스크로 이용하여 상기 식각정지막을 식각한다. 상기 탄소함유막 패턴을 제거한다.
식각정지막, 탄소함유막 패턴, 스페이서, 개구부, 게이트 패턴
Description
도 1a 내지 도 1b는 종래기술에 따른 반도체소자의 제조방법을 설명하기 위한 단면도들이다.
도 2는 본 발명의 실시예들에 따른 낸드형 플래쉬 메모리소자의 제조방법을 설명하기 위한 평면도이다.
도 3a 내지 도 3f는 본 발명의 실시예들에 따른 낸드형 플래쉬 메모리소자의 제조방법을 설명하기 위해 도 2의 절단선 Ⅰ-Ⅰ'에 따라 취해진 단면도들이다.
도 4a 및 도 4b는 본 발명의 다른 실시예들에 따른 낸드형 플래쉬 메모리소자의 제조방법을 설명하기 위해 도 2의 절단선 Ⅰ-Ⅰ'에 따라 취해진 단면도들이다.
도 5a 내지 도 5c는 본 발명의 또 다른 실시예들에 따른 낸드형 플래쉬 메모리소자의 제조방법을 설명하기 위해 도 2의 절단선 Ⅰ-Ⅰ'에 따라 취해진 단면도들이다.
본 발명은 반도체소자 및 그 제조방법에 관한 것으로, 특히 식각정지막을 갖는 반도체소자 및 그 제조방법에 관한 것이다.
모스 트랜지스터들은 바이폴라 트랜지스터들에 비하여 여러 가지의 장점들을 보인다. 예를 들면, 상기 모스 트랜지스터들은 높은 집적도(high integration density), 낮은 전력소모(low power consumption) 및 낮은 동작전압(low operating voltage)을 갖는 반도체 집적회로를 구현하는 데 적합하다. 이에 따라, 대부분의 반도체 집적회로들은 스위칭 소자들로서 상기 모스 트랜지스터들을 널리 채택하고 있다.
한편, 상기 반도체 집적회로들의 집적도가 증가함에 따라, 스페이서들을 이용하여 자기정렬 콘택홀을 형성하는 방법들이 최근에 널리 사용되고 있다. 이 경우에, 상기 스페이서들은 일반적인 층간절연막에 대하여 식각 선택비를 갖는 절연막(예컨대 실리콘 질화막)으로 형성한다. 그러나, 워드라인들과 같은 배선들 사이의 간격이 더욱 좁아지면, 상기 자기정렬 콘택홀에 의해 노출되는 상기 소오스/드레인 영역들의 실제 면적은 상기 스페이서들의 존재에 기인하여 현저히 감소한다. 이에 따라, 디스포저블 스페이서(disposable spacer)를 사용하여 반도체소자를 제조하는 방법들이 제안된 바 있다.
도 1a 내지 도 1b는 종래기술에 따른 반도체소자의 제조방법을 설명하기 위한 단면도들이다.
도 1a를 참조하면, 반도체기판(110)에 상에 선택적으로 터널 산화막(115) 및 부유게이트막을 차례로 형성한다. 상기 터널 산화막(115)은 열산화막으로 형성할 수 있다. 상기 부유게이트막은 도우핑된 폴리실리콘막으로 형성할 수 있다. 상기 부유게이트막을 갖는 반도체기판 상에 게이트 층간유전막 및 제어게이트막을 형성한다. 상기 게이트 층간유전막은 ONO(oxide-nitride-oxide)막으로 형성할 수 있다. 상기 제어게이트막은 제 1 제어게이트막 및 제 2 제어게이트막으로 형성할 수 있다. 상기 제 1 제어게이트막은 도우핑된 폴리실리콘막으로 형성할 수 있으며, 상기 제 2 제어게이트막은 텅스텐 실리사이드막과 같은 금속 실리사이드막으로 형성할 수 있다. 상기 제어게이트막 상에 하드마스크막을 형성한다.
상기 하드마스크막을 패터닝하여 하드마스크 패턴들(140)을 형성한다. 이어, 상기 하드마스크 패턴들(140)을 식각마스크로 사용하여 상기 제어게이트막, 게이트 층간유전막 및 부유게이트막을 차례로 식각하여 제어게이트 전극들(137) 및 게이트 층간유전막 패턴들(125)을 형성한다. 상기 제어게이트 전극들(137)은 차례로 적층된 제 1 제어게이트 전극들(130) 및 제 2 제어게이트 전극들(135)로 구성된다. 또한, 이와 동시에 부유게이트 전극들(120)이 형성된다. 이때, 상기 터널 산화막(115)도 동시에 패터닝될 수 있다.
차례로 적층된 터널 산화막(115), 부유게이트 전극들(120), 게이트 층간유전막 패턴들(125), 제어게이트 전극들(137) 및 하드마스크막 패턴들(140)은 적층게이트 패턴들(G1)을 구성한다. 상기 적층게이트 패턴들(G1) 사이의 영역들은 제 1 개구부들(P1) 및 제 2 개구부들(P2)을 포함한다. 상기 제 1 개구부들(P1)은 제 1 폭(D1)을 갖고, 상기 제 2 개구부들(P2)은 상기 제 1 폭(D1)보다 큰 제 2 폭(D2)을 갖는다.
상기 하드마스크 패턴들(140)을 마스크로 사용하여 상기 반도체기판 내에 불순물 이온들을 주입하여 엘디디 소오스/드레인 영역들(142)을 형성한다.
상기 엘디디 소오스/드레인 영역들(142)을 갖는 반도체기판 상에 스트레스 완충산화막(145)을 형성할 수 있다. 상기 스트레스 완충산화막(145)을 갖는 반도체기판 상에 스페이서막을 형성한다. 상기 스페이서막은 실리콘 질화막으로 형성한다. 상기 스페이서막은 상기 제 1 폭(D1)의 1/2보다 크고 상기 제 2 폭(D2)의 1/2보다 작은 두께로 형성한다. 이에 따라, 상기 제 1 개구부들(P1)은 상기 스페이서막으로 채워진다. 상기 스트레스 완충산화막(145)은 상기 스페이서막의 스트레스를 완화시키기(alleviate) 위하여 형성한다.
상기 스페이서막을 이방성 식각하여 상기 제 1 개구부들(P1) 내에 스페이서막 패턴들(156) 및 상기 제 2 개구부들(P2)의 측벽들에 스페이서들(157)을 형성한다. 이 경우에, 상기 제 1 개구부들(P1)은 상기 이방성 식각을 행하여도 스페이서막 패턴들(156)로 채워진다. 또한, 상기 이방성 식각에 의해 상기 스트레스 완충산화막(145)도 동시에 식각될 수 있다. 상기 적층게이트 패턴들(G1), 상기 스페이서막 패턴들(156) 및 상기 스페이서들(157)을 마스크로 사용하여 상기 반도체기판 내에 불순물 이온들을 주입하여 고농도 소오스/드레인 영역들(160)을 형성한다.
도 1b를 참조하면, 상기 스페이서들(157)은 상술한 바와 같이 상기 고농도 소오스/드레인 영역들(160)을 형성하기 위하여 사용된다. 따라서, 상기 고농도 소오스/드레인 영역들(160)이 형성된 후에, 상기 스페이서들(157)은 제거되는 것이 바람직하다. 상기 스페이서들(157)이 잔존하면, 후속공정에서 상기 고농도 소오스/ 드레인 영역들(160)을 노출시키기 위하여 형성되는 콘택홀들의 폭을 증가시키는 데에 한계가 있다. 상기 스페이서들(157) 및 스페이서막 패턴들(156)은 습식용액을 사용하여 식각한다. 상기 습식식각은 인산(H3PO4)용액을 사용하여 실시한다.
이어, 상기 반도체기판 상에 식각정지막(165)을 형성한다. 상기 식각정지막(165)은 실리콘 질화막으로 형성할 수 있다. 상기 식각정지막(165)을 갖는 기판 상에 층간절연막(170)을 형성한다. 이때, 상기 제 2 개구부들 내부는 상기 식각정지막(165)에 의해 폭이 좁아진 상태이므로 상기 층간절연막(170)이 상기 제 2 개구부들 내부를 다 채우기 못하고 그 상부가 막히는 보이드(V) 불량이 발생할 수 있다. 따라서, 보이드 불량 발생을 방지하기 위해 상기 층간절연막을 증착 및 식각하는 공정을 수차례 반복하는 번거로운 공정을 진행해야 한다. 그 결과, 제조단가가 상승하는 결과를 초래한다.
따라서, 개구부 내에 층간절연막의 보이드 불량 발생을 방지하면서 공정을 단축할 수 있는 방안에 대한 지속적인 연구가 요구된다.
본 발명이 이루고자 하는 기술적 과제는 개구부 내에 층간절연막의 보이드 불량 발생을 방지하면서 공정을 단축하기에 적합한 식각정지막을 갖는 반도체소자 및 그 제조방법을 제공하는 데 있다.
상기 기술적 과제를 달성하기 위하여 본 발명은, 식각정지막을 갖는 반도체 소자 및 그 제조방법을 제공한다.
본 발명의 일 양태에 따르면, 식각정지막을 갖는 반도체소자의 제조방법을 제공한다. 이 방법은 반도체기판의 상부를 가로지르는 복수개의 평행한 게이트 패턴들을 형성하는 것을 포함한다. 이때, 상기 게이트 패턴들 사이의 영역들은 개구부를 구비한다. 상기 게이트 패턴들의 측벽을 덮는 스페이서들을 형성한다. 상기 스페이서들을 갖는 반도체기판 내에 불순물 이온을 주입하여 불순물 영역을 형성한다. 상기 불순물 영역을 갖는 기판 상에 식각정지막(etch stopper layer)을 형성한다. 상기 식각정지막을 갖는 기판 상에 탄소함유막을 형성한다. 상기 탄소함유막을 에치백하여 상기 개구부의 바닥면을 덮는 탄소함유막 패턴을 형성한다. 상기 탄소함유막 패턴을 마스크로 이용하여 상기 식각정지막을 식각한다. 상기 탄소함유막 패턴을 제거한다.
본 발명의 몇몇 실시예들에서, 상기 스페이서들을 형성하기 전에, 상기 게이트 패턴들을 갖는 반도체기판 상에 스트레스 완충산화막을 형성할 수 있다.
다른 실시예들에서, 상기 불순물 영역을 갖는 기판 상에 식각정지막(etch stopper layer)을 형성하기 전에, 상기 스페이서들을 제거할 수 있다.
또 다른 실시예들에서, 상기 불순물 영역을 갖는 기판 상에 식각정지막(etch stopper layer)을 형성하기 전에, 상기 불순물 영역을 갖는 기판 상에 제 1 탄소함유막을 형성할 수 있다. 상기 탄소함유막을 에치백하여 제 1 개구부의 바닥면을 덮는 제 1 탄소함유막 패턴을 형성할 수 있다. 상기 제 1 탄소함유막 패턴을 마스크로 이용하여 상기 스페이서들을 식각하여 두께가 얇아진 스페이서들을 형성할 수 있다. 이어, 상기 제 1 탄소함유막 패턴을 제거할 수 있다.
또 다른 실시예들에서, 상기 스페이서들은 실리콘 질화막으로 형성할 수 있다.
또 다른 실시예들에서, 상기 식각정지막은 실리콘 질화막으로 형성할 수 있다.
또 다른 실시예들에서, 상기 탄소함유막은 포토레지스트막 또는 비정질 탄소막(amorphous carbon layer; ACL)으로 형성할 수 있다.
또 다른 실시예들에서, 상기 탄소함유막 패턴을 제거하는 것은 애슁(ashing)공정을 이용할 수 있다.
또 다른 실시예들에서, 상기 탄소함유막 패턴을 제거한 후, 상기 식각된 식각정지막을 갖는 반도체기판 상에 층간절연막을 형성하고, 상기 층간절연막 및 상기 식각된 식각정지막을 차례로 패터닝하여 상기 개구부 내의 상기 반도체기판을 노출시키는 콘택홀을 형성하고, 상기 콘택홀 내부를 채우는 콘택 플러그를 형성할 수 있다.
본 발명의 다른 일 양태에 따르면, 식각정지막을 갖는 반도체소자를 제공한다. 상기 반도체소자는 반도체기판의 상부를 가로지르는 복수개의 평행한 게이트 패턴들을 구비한다. 상기 게이트 패턴들 사이의 영역들에 개구부가 배치된다. 상기 개구부의 측벽들 및 하부면을 덮되, 그 측벽이 포지티브 프로파일을 갖는 식각정지막(etch stopper layer) 패턴이 배치된다. 상기 식각정지막 패턴을 갖는 기판 상에 층간절연막이 배치된다. 상기 층간절연막 및 상기 식각정지막 패턴을 관통하여 상 기 개구부 내부의 상기 반도체기판과 접촉하는 콘택 플러그가 배치된다.
본 발명의 몇몇 실시예들에서, 상기 식각정지막 패턴 하부에 완충산화막이 배치될 수 있다.
다른 실시예들에서, 상기 게이트 패턴들 및 상기 식각정지막 패턴 사이에 스페이서가 개재될 수 있다. 상기 스페이서는 상기 식각정지막 패턴의 측면 프로파일과 유사한 프로파일을 가질 수 있다. 상기 스페이서는 실리콘 질화막일 수 있다.
또 다른 실시예들에서, 상기 식각정지막 패턴은 실리콘 질화막일 수 있다.
또 다른 실시예들에서, 상기 개구부 하부의 상기 반도체기판 내에 불순물 영역이 배치될 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 실시예들을 낸드형 플래쉬 메모리소자를 예로 하여 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 예를 들면, 본 발명은 본 발명의 사상 및 범위 내에서 노어형 플래쉬 메모리소자, 디램 또는 에스램에도 적용될 수 있다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 2는 본 발명의 실시예들에 따른 낸드형 플래쉬 메모리소자의 제조방법을 설명하기 위한 평면도이고, 도 3a 내지 도 3f는 도 2의 절단선 Ⅰ-Ⅰ'에 따라 취해진 단면도들이다.
도 2 및 도 3a를 참조하면, 실리콘 웨이퍼와 같은 반도체기판(10)을 준비한다. 상기 반도체기판(10)에 소자분리막을 형성하여 활성영역들(A)을 한정한다. 상기 반도체기판(10) 상에 선택적으로 터널 산화막(15) 및 부유게이트막을 차례로 형성한다. 상기 터널 산화막(15)은 열산화막으로 형성할 수 있다. 상기 부유게이트막은 도우핑된 폴리실리콘막으로 형성할 수 있다. 상기 부유게이트막은 상기 활성영역들(A)의 상부를 덮도록 형성된다. 상기 부유게이트막을 갖는 반도체기판 상에 콘포말한 게이트 층간유전막 및 제어게이트막을 형성한다. 상기 게이트 층간유전막은 ONO(oxide-nitride-oxide)막으로 형성할 수 있다. 상기 제어게이트막은 제 1 제어게이트막 및 제 2 제어게이트막으로 형성할 수 있다. 상기 제 1 제어게이트막은 도우핑된 폴리실리콘막으로 형성할 수 있으며, 상기 제 2 제어게이트막은 도우핑된 폴리실리콘막보다 낮은 비저항(resistivity)을 갖는 도전막으로 형성하는 것이 바람직하다. 예를 들면, 상기 도전막은 텅스텐 실리사이드막과 같은 금속 실리사이드막으로 형성할 수 있다. 상기 제어게이트막 상에 하드마스크막을 형성한다.
상기 하드마스크막을 패터닝하여 상기 활성영역(A)을 가로지르는 하드마스크 패턴들(40)을 형성한다. 이어, 상기 하드마스크 패턴들(40)을 식각마스크로 사용하여 상기 제어게이트막, 게이트 층간유전막 및 부유게이트막을 차례로 식각하여 상기 활성영역(A)을 가로지르는 제어게이트 전극들(37) 및 게이트 층간유전막 패턴 들(25)을 형성한다. 상기 제어게이트 전극들(37)은 차례로 적층된 제 1 제어게이트 전극들(30) 및 제 2 제어게이트 전극들(35)로 구성된다. 또한, 이와 동시에 부유게이트 전극들(20)이 형성되며, 상기 부유게이트 전극들(20)은 상기 활성영역들(A) 및 상기 제어게이트 전극들(37)의 교차점들(intersections)에 형성되게 된다. 이때, 상기 터널 산화막(15)도 동시에 패터닝될 수 있다.
차례로 적층된 터널 산화막(15), 부유게이트 전극들(20), 게이트 층간유전막 패턴들(25), 제어게이트 전극들(37) 및 하드마스크막 패턴들(40)은 적층게이트 패턴들(G2)을 구성한다. 상기 적층게이트 패턴들(G2) 사이의 영역들은 제 1 개구부들(OP1) 및 제 2 개구부들(OP2)을 포함한다. 상기 제 1 개구부들(OP1)은 제 1 폭(W1)을 갖고, 상기 제 2 개구부들(OP2)은 상기 제 1 폭(W1)보다 큰 제 2 폭(W2)을 갖는다.
상기 하드마스크 패턴들(40)을 마스크로 사용하여 상기 활성영역(A) 내에 불순물 이온들을 주입하여 엘디디 소오스/드레인 영역들(42)을 형성할 수 있다.
도 1 및 도 3b를 참조하면, 상기 엘디디 소오스/드레인 영역들(42)을 갖는 반도체기판 상에 스트레스 완충산화막(45a)을 형성할 수 있다. 상기 스트레스 완충산화막(45a)을 갖는 반도체기판 상에 스페이서막을 형성한다. 상기 스페이서막은 실리콘 질화막으로 형성한다. 상기 스페이서막은 상기 제 1 폭(W1)의 1/2보다 크고 상기 제 2 폭(W2)의 1/2보다 작은 두께로 형성할 수 있다. 이에 따라, 상기 제 1 개구부들(OP1)은 상기 스페이서막으로 채워진다. 상기 스트레스 완충산화막(45a)은 상기 스페이서막의 스트레스를 완화시키기(alleviate) 위하여 형성할 수 있다.
상기 스페이서막을 이방성 식각하여 상기 제 1 개구부들(OP1) 내에 스페이서막 패턴들(55a) 및 상기 제 2 개구부들(OP2)의 측벽들에 스페이서들(55b)을 형성한다. 이 경우에, 상기 제 1 개구부들(OP1)은 상기 이방성 식각을 행하여도 스페이서막 패턴들(55a)로 채워진다. 또한, 상기 이방성 식각에 의해 상기 스트레스 완충산화막(45a)도 동시에 식각될 수 있다. 상기 적층게이트 패턴들(G2), 상기 스페이서막 패턴들(55a) 및 상기 스페이서들(55b)을 마스크로 사용하여 상기 반도체기판 내에 불순물 이온들을 주입하여 고농도 소오스/드레인 영역들(60)을 형성할 수 있다.
도 2 및 도 3c를 참조하면, 상기 스페이서들(55b)은 상술한 바와 같이 상기 고농도 소오스/드레인 영역들(60)을 형성하기 위하여 사용된다. 따라서, 상기 고농도 소오스/드레인 영역들(60)이 형성된 후에, 상기 스페이서들(55b)은 제거되는 것이 바람직하다. 상기 스페이서들(55b)이 잔존하면, 후속공정에서 상기 고농도 소오스/드레인 영역들(60)을 노출시키기 위하여 형성되는 콘택홀들의 폭을 증가시키는 데에 한계가 있다. 상기 스페이서들(55b) 및 스페이서막 패턴들(55a)은 습식용액을 사용하여 식각할 수 있다. 상기 습식식각은 인산(H3PO4)용액을 사용할 수 있다.
이어, 상기 반도체기판(10) 상에 식각정지막(64)을 형성한다. 상기 식각정지막(64)은 실리콘 질화막으로 형성할 수 있다. 상기 식각정지막(64)을 갖는 기판 상에 탄소함유막(67)을 형성한다. 이때, 상기 제 2 개구부(OP2) 내부는 상기 탄소함유막(67)에 의해 채워지게 된다. 상기 탄소함유막(67)은 포토레지스트막 또는 비정질 탄소막(amorphous carbon layer; ACL)막일 수 있다.
도 2 및 도 3d를 참조하면, 상기 탄소함유막(67)을 에치백하여 상기 제 2 개구부(OP2)의 바닥면을 덮는 탄소함유막 패턴(67')을 형성한다. 상기 탄소함유막 패턴(67')은 이후, 식각공정에서 상기 제 2 개구부(OP2)의 바닥면에 형성된 상기 식각정지막(64)을 보호하기 위해 형성한다.
도 2 및 도 3e를 참조하면, 상기 탄소함유막 패턴(67')을 마스크로 이용하여 상기 식각정지막(64)을 식각한다. 상기 식각정지막(64)을 식각하는 것은 건식 식각 또는 습식 식각을 이용할 수 있다. 따라서, 상기 제 2 개구부(OP2)의 측벽들을 덮는 상기 식각정지막(64)의 두께가 얇아지게 되며, 상기 제 2 개구부(OP2)의 측벽들 및 바닥면을 덮는 식각정지막 패턴(64b)이 형성된다. 또한, 제 1 개구부(OP1) 내부를 채우는 식각정지막 패턴(64a)이 형성될 수 있다. 상기 제 2 개구부(OP2)의 측벽들을 덮는 상기 식각정지막 패턴(64b)은 포지티브 프로파일을 갖도록 형성될 수 있다. 따라서, 상기 식각정지막 패턴(64b)이 배치된 상기 제 2 개구부(OP2)의 스페이스 선폭은 하부에서 상부로 갈수록 증가하는 것을 알 수 있다. 또한, 도 3d에 도시된 바와 같이, 식각되기 전의 상기 식각정지막(64)이 배치된 상기 제 2 개구부(OP2)에 비해 스페이스 선폭이 증가된 것을 알 수 있다. 상기 식각정지막 패턴(64b)의 상기 포지티브 프로파일은 이후공정에서 보이드 발생없이 막을 증착하는데 유리한 장점을 갖는다.
이어, 상기 탄소함유막 패턴(67')을 제거하여 상기 식각정지막 패턴(64b)을 노출시킨다. 상기 탄소함유막 패턴(67')은 애슁(ashing) 공정에 의해 제거돨 수 있다.
도 2 및 도 3f를 참조하면, 상기 노출된 식각정지막 패턴(64b)을 갖는 기판 상에 층간절연막을 형성한다. 상기 제 2 개구부(OP2) 내의 상기 식각정지막 패턴(64b)은 포지티브 프로파일을 갖기 때문에 상기 층간절연막 형성 시 보이드 발생없이 막을 형성할 수 있게 된다. 이어, 상기 층간절연막을 평탄화 시키어 평탄화된 층간절연막(70)을 형성한다. 상기 층간절연막(70)은 상기 식각정지막(64b)에 대해 식각선택비를 갖는 절연막으로 형성할 수 있다. 상기 층간절연막(70)은 실리콘 산화막으로 형성하거나 또는, 반도체소자의 동작속도를 향상시키기 위하여 저유전막(low-k dielectric layer)으로 형성할 수 있다. 상기 저유전막은 탄소, 불소 또는 수소를 함유하는 실리콘 산화막, 예컨대 SiOC막, SiOCH막 또는 SiOF막으로 형성할 수 있다.
상기 층간절연막(70) 및 상기 식각정지막 패턴(64b)을 차례로 패터닝하여 상기 고농도 소오스/드레인 영역들(60)을 노출시키는 콘택홀들(75)을 형성한다. 상기 탄소함유막 패턴(67')을 이용한 상기 식각정지막(64)의 식각공정에 기인하여 상기 콘택홀들(75)의 폭을 극대화시킬 수 있다. 결과적으로, 콘택 저항을 감소시킬 수 있다. 계속해서, 상기 콘택홀들(75) 내에 통상의 방법을 사용하여 콘택 플러그들(80)을 형성한다. 상기 콘택 플러그들(80)은 텅스텐막으로 형성할 수 있다.
상기 층간절연막(70) 상에 알루미늄막과 같은 금속막을 형성한다. 상기 금속막을 패터닝하여 금속배선들(85)을 형성한다. 상기 금속배선들(85)은 상기 제어게이트 전극들(37)의 상부를 가로지르도록 형성되고 상기 활성영역들(A) 상부에 위치한다. 상기 금속배선들(85)은 플래쉬 메모리 셀들의 비트라인들의 역할을 한다. 상 기 비트라인들(85)은 상기 콘택 플러그들(80)을 통하여 상기 고농도 소오스/드레인 영역들(60)에 전기적으로 연결된다. 상기 금속배선들(85)은 구리막과 같은 신뢰성 있는 금속막(reliable metal layer)을 채택하는 통상의 다마신 공정을 사용하여 형성될 수도 있다.
도 4a 및 도 4b는 본 발명의 다른 실시예들에 따른 낸드형 플래쉬 메모리소자의 제조방법을 설명하기 위해 도 2의 절단선 Ⅰ-Ⅰ'에 따라 취해진 단면도들이다.
도 2 및 도 4a를 참조하면, 도 3a 및 도 3b의 공정과 동일한 공정을 진행하여 적층게이트 패턴들(G2), 스페이서막 패턴들(55a), 스페이서들(55b) 및 고농도 소오스/드레인 영역들(60)을 형성한다. 이어, 상기 고농도 소오스/드레인 영역들(60)을 갖는 기판 상에 식각정지막(65)을 형성한다. 상기 식각정지막(65)은 실리콘 질화막으로 형성할 수 있다. 상기 제 2 개구부(OP2) 내부는 상기 스페이서들(55b) 및 상기 식각정지막(65)에 의해 좁은 스페이스 폭을 갖게 된다.
이어, 상기 식각정지막(65)을 갖는 기판 상에 탄소함유막을 형성한다. 이때, 상기 제 2 개구부(OP2) 내부는 상기 탄소함유막에 의해 채워지게 된다. 이어, 도 3c 및 도 3d에서 설명한 바와 같이 상기 탄소함유막을 에치백하여 상기 제 2 개구부(OP2)의 바닥면을 덮는 탄소함유막 패턴(68)을 형성한다. 상기 탄소함유막 패턴(68)은 포토레지스트막 또는 비정질 탄소막(amorphous carbon layer; ACL)막일 수 있다. 상기 탄소함유막 패턴(68)은 이후, 식각공정에서 상기 제 2 개구부(OP2)의 바닥면에 형성된 상기 식각정지막(65)을 보호하기 위해 형성한다.
도 2 및 도 4b를 참조하면, 상기 탄소함유막 패턴(68)을 마스크로 이용하여 상기 식각정지막(65) 및 스페이서들(55b)을 식각한다. 상기 식각정지막(65) 및 상기 스페이서들(55b)을 식각하는 것은 건식 식각 또는 습식 식각을 이용할 수 있다. 따라서, 상기 제 2 개구부(OP2)의 측벽들을 덮는 상기 스페이서들(55b) 및 상기 식각정지막(65)의 두께가 얇아지게 되어, 상기 제 2 개구부(OP2)의 측벽들 및 바닥면을 덮는 식각정지막 패턴(65') 및 두께가 얇아진 스페이서들(55b')이 형성될 수 있다. 상기 제 2 개구부(OP2)의 측벽들을 덮는 상기 두께가 얇아진 스페이서들(55b') 및 상기 식각정지막 패턴(65')은 포지티브 프로파일을 갖도록 형성될 수 있다. 따라서, 상기 두께가 얇아진 스페이서들(55b') 및 상기 식각정지막 패턴(65')이 배치된 상기 제 2 개구부(OP2)의 스페이스 선폭은 하부에서 상부로 갈수록 증가하는 것을 알 수 있다. 또한, 도 4a에 도시된 바와 같이, 식각되기 전의 상기 식각정지막(65)이 배치된 상기 제 2 개구부(OP2)에 비해 스페이스 선폭이 증가된 것을 알 수 있다. 상기 두께가 얇아진 스페이서들(55b') 및 상기 식각정지막 패턴(65')의 상기 포지티브 프로파일은 이후공정에서 보이드 발생없이 막을 증착하는데 유리한 장점을 갖는다.
이어, 상기 탄소함유막 패턴(68)을 제거하여 상기 식각정지막 패턴(65')을 노출시킨다. 상기 탄소함유막 패턴(68)은 애슁(ashing) 공정에 의해 제거돨 수 있다.
이후, 도 3f에서 설명한 공정과 동일한 공정을 진행하여 콘택플러그을 형성할 수 있다.
도 5a 내지 도 5c는 본 발명의 또 다른 실시예들에 따른 낸드형 플래쉬 메모리소자의 제조방법을 설명하기 위해 도 2의 절단선 Ⅰ-Ⅰ'에 따라 취해진 단면도들이다.
도 2 및 도 5a를 참조하면, 도 3a 및 도 3b의 공정과 동일한 공정을 진행하여 적층게이트 패턴들(G2), 제 1 개구부(OP1), 제 2 개구부(OP2), 스페이서막 패턴들(55a), 스페이서들(55b) 및 고농도 소오스/드레인 영역들(60)을 형성한다. 이어, 상기 스페이서들(55b)을 갖는 기판 상에 제 1 탄소함유막을 형성한다. 이때, 상기 제 2 개구부(OP2) 내부는 상기 제 1 탄소함유막에 의해 채워지게 된다. 이어, 도 3c 및 도 3d에서 설명한 바와 같이 상기 제 1 탄소함유막을 에치백하여 상기 제 2 개구부(OP2)의 바닥면을 덮는 제 1 탄소함유막 패턴(61)을 형성한다. 상기 제 1 탄소함유막 패턴(61)은 포토레지스트막 또는 비정질 탄소막(amorphous carbon layer; ACL)막일 수 있다. 상기 제 1 탄소함유막 패턴(61)은 이후, 식각공정에서 상기 제 2 개구부(OP2)의 바닥면의 상기 반도체기판(10)을 보호하기 위해 형성할 수 있다.
도 2 및 도 5b를 참조하면, 상기 제 1 탄소함유막 패턴(61)을 마스크로 이용하여 스페이서들(55b)을 식각한다. 상기 스페이서들(55b)을 식각하는 것은 건식 식각 또는 습식 식각을 이용할 수 있다. 따라서, 상기 제 2 개구부(OP2)의 측벽들을 덮는 두께가 얇아진 스페이서들(55b")이 형성될 수 있다. 상기 제 2 개구부(OP2)의 측벽들을 덮는 상기 두께가 얇아진 스페이서들(55b")은 포지티브 프로파일을 갖도록 형성될 수 있다. 따라서, 상기 두께가 얇아진 스페이서들(55b")이 배치된 상기 제 2 개구부(OP2)의 스페이스 선폭은 하부에서 상부로 갈수록 증가하는 것을 알 수 있다. 또한, 도 5에 도시된 바와 같이, 식각되기 전의 상기 스페이서들(55b)이 배치된 상기 제 2 개구부(OP2)에 비해 스페이스 선폭이 증가된 것을 알 수 있다.
이어, 상기 제 1 탄소함유막 패턴(61)을 제거한다. 상기 제 1 탄소함유막 패턴(61)은 애슁(ashing) 공정에 의해 제거돨 수 있다. 상기 두께가 얇아진 스페이서들(55b")을 갖는 기판 상에 식각정지막(66)을 형성할 수 있다. 상기 식각정지막(66)은 실리콘 질화막으로 형성할 수 있다. 상기 제 2 개구부(OP2) 내부는 상기 두께가 얇아진 스페이서들(55b") 및 상기 식각정지막(66)에 의해 좁은 스페이스 폭을 갖게 된다.
이어, 상기 식각정지막(66)을 갖는 기판 상에 탄소함유막을 형성한다. 이때, 상기 제 2 개구부(OP2) 내부는 상기 탄소함유막에 의해 채워지게 된다. 이어, 도 3c 및 도 3d에서 설명한 바와 같이 상기 탄소함유막을 에치백하여 상기 제 2 개구부(OP2)의 바닥면을 덮는 탄소함유막 패턴(69)을 형성한다. 상기 탄소함유막 패턴(69)은 포토레지스트막 또는 비정질 탄소막(amorphous carbon layer; ACL)막일 수 있다. 상기 탄소함유막 패턴(69)은 이후, 식각공정에서 상기 제 2 개구부(OP2)의 바닥면에 형성된 상기 식각정지막(66)을 보호하기 위해 형성한다.
도 2 및 도 5c를 참조하면, 상기 탄소함유막 패턴(69)을 마스크로 이용하여 상기 식각정지막(66)을 식각한다. 상기 식각정지막(66)을 식각하는 것은 건식 식각 또는 습식 식각을 이용할 수 있다. 따라서, 상기 제 2 개구부(OP2)의 측벽들을 덮는 상기 식각정지막(66)의 두께가 얇아지게 되며, 상기 제 2 개구부(OP2)의 측벽들 및 바닥면을 덮는 식각정지막 패턴(66')이 형성될 수 있다. 상기 제 2 개구부(OP2) 의 측벽들을 덮는 상기 식각정지막 패턴(66')은 포지티브 프로파일을 갖도록 형성될 수 있다. 따라서, 상기 식각정지막 패턴(66')이 배치된 상기 제 2 개구부(OP2)의 스페이스 선폭은 하부에서 상부로 갈수록 증가하는 것을 알 수 있다. 또한, 도 5b에 도시된 바와 같이, 식각되기 전의 상기 식각정지막(66)이 배치된 상기 제 2 개구부(OP2)에 비해 스페이스 선폭이 증가된 것을 알 수 있다. 상기 식각정지막 패턴(66')의 상기 포지티브 프로파일은 이후공정에서 보이드 발생없이 막을 증착하는데 유리한 장점을 갖는다.
이어, 상기 탄소함유막 패턴(69)을 제거하여 상기 식각정지막 패턴(66')을 노출시킨다. 상기 탄소함유막 패턴(69)은 애슁(ashing) 공정에 의해 제거돨 수 있다.
이후, 도 3f에서 설명한 공정과 동일한 공정을 진행하여 콘택플러그을 형성할 수 있다.
도 2 및 도 3f를 다시 참조하여 본 발명의 실시예들에 따른 반도체소자를 설명하기로 한다.
도 2 및 도 3f를 참조하면, 상기 반도체소자는 실리콘 웨이퍼와 같은 반도체기판(10)을 구비한다. 상기 반도체기판(10)에 활성영역들(A)을 한정한다. 상기 활성영역들(A)을 갖는 기판 상에 적층게이트 패턴들(G2)이 배치된다. 상기 적층게이트 패턴들(G2)은 차례로 적층된 터널 산화막(15), 부유게이트 전극들(20), 게이트 층간유전막 패턴들(25), 제어게이트 전극들(37) 및 하드마스크막 패턴들(40)로 구성될 수 있다. 상기 제어게이트 전극들(37)은 차례로 적층된 제 1 제어게이트 전 극들(30) 및 제 2 제어게이트 전극들(35)로 구성될 수 있다. 상기 제어게이트 전극들(37)은 도 2에 도시된 바와 같이, 상기 활성영역들(A)을 가로지르도록 배치될 수 있다. 또한, 상기 부유게이트 전극들(20)은 상기 활성영역들(A) 및 상기 제어게이트 전극들(37)의 교차점들(intersections)에 배치될 수 있다.
상기 터널 산화막(15)은 열산화막일 수 있다. 상기 부유게이트 전극들(20)은 도우핑된 폴리실리콘막일 수 있다. 상기 게이트 층간유전막 패턴들(25)은 ONO(oxide-nitride-oxide)막일 수 있다. 상기 제 1 제어게이트 전극들(30)은 도우핑된 폴리실리콘막일 수 있으며, 상기 제 2 제어게이트 전극들(35)은 도우핑된 폴리실리콘막보다 낮은 비저항(resistivity)을 갖는 도전막일 수 있다. 예를 들면, 상기 도전막은 텅스텐 실리사이드막과 같은 금속 실리사이드막일 수 있다.
상기 적층게이트 패턴들(G2) 사이의 영역들은 제 1 개구부들(OP1) 및 제 2 개구부들(OP2)을 포함한다. 상기 제 2 개구부들(OP2)은 상기 제 1 개구부들(OP1) 보다 넓은 폭을 가질 수 있다. 상기 제 1 및 제 2 개구부들(OP1,OP2) 하부의 상기 반도체기판(10) 내에 엘디디 소오스/드레인 영역들(42)이 배치될 수 있다. 상기 제 2 개구부(OP2) 하부의 상기 반도체기판(10) 내에 상기 엘디디 소오스/드레인 영역들(42) 보다 좁은 영역을 갖는 고농도 소오스/드레인 영역들(60)이 배치될 수 있다.
상기 제 2 개구부(OP2)의 측벽들 및 바닥면을 덮는 식각정지막 패턴(64b)이 배치된다. 상기 제 1 개구부(OP1) 내부를 채우는 식각정지막 패턴(64a)이 배치될 수 있다. 상기 식각정지막 패턴들(64a,64b)하부에 스트레스 완충산화막(45a)이 배 치될 수 있다. 상기 제 2 개구부(OP2)의 측벽들을 덮는 상기 식각정지막 패턴(64b)은 포지티브 프로파일을 가질 수 있다. 따라서, 상기 식각정지막 패턴(64b)이 배치된 상기 제 2 개구부(OP2)의 스페이스 선폭은 하부에서 상부로 갈수록 증가할 수 있다.
또는 이와달리, 도 4b 및 도 5c에 도시된 바와 같이, 상기 제 2 개구부(OP2) 내의 상기 스트레스 완충산화막(45a) 및 식각정지막 패턴들(65',66') 사이에 스페이서(55b',55b")가 개재될 수 있다. 상기 스페이서(55b',55b")는 실리콘 질화막일 수 있다. 도 4b에 도시된 바와 같이, 상기 스페이서(55b')는 상기 식각정지막 패턴(65')의 측벽 프로파일에 연장된 측벽 프로파일을 갖도록 배치될 수 있다. 또는 이와달리, 도 5c에 도시된 바와 같이, 상기 식각정지막 패턴(66')이 상기 스페이서(55b")를 모두 덮도록 배치될 수 있다. 상기 스페이서(55b")는 포지티브 프로파일을 가질 수 있다.
상기 식각정지막 패턴들(64a,64b)을 갖는 기판 상에 평탄화된 층간절연막(70)이 배치된다. 상기 층간절연막(70)은 상기 식각정지막 패턴(64b)에 대해 식각선택비를 갖는 절연막일 수 있다. 상기 층간절연막(70)은 실리콘 산화막이거나 또는, 반도체소자의 동작속도를 향상시키기 위하여 저유전막(low-k dielectric layer)일 수 있다. 상기 저유전막은 탄소, 불소 또는 수소를 함유하는 실리콘 산화막, 예컨대 SiOC막, SiOCH막 또는 SiOF막일 수 있다.
상기 층간절연막(70) 및 상기 식각정지막 패턴(64b)을 관통하여 상기 고농도 소오스/드레인 영역들(60)을 노출시키는 콘택홀들(75)이 배치될 수 있다. 상기 콘 택홀들(75)을 채우는 콘택 플러그들(80)이 배치될 수 있다. 상기 콘택 플러그들(80)은 텅스텐막일 수 있다.
상기 층간절연막(70) 상에 상기 제어게이트 전극들(37)의 상부를 가로지르는 금속배선들(85)이 배치될 수 있다. 상기 금속배선들(85)은 플래쉬 메모리 셀들의 비트라인들의 역할을 한다. 상기 비트라인들(85)은 상기 콘택 플러그들(80)을 통하여 상기 고농도 소오스/드레인 영역들(60)에 전기적으로 연결된다.
상술한 바와 같이 본 발명에 따르면, 게이트 패턴들 사이에 개구부를 갖는 반도체기판 상에 식각정지막을 형성한 후, 상기 개구부 하부에 탄소함유막 패턴을 형성한다. 이어, 상기 탄소함유막 패턴을 마스크로 이용하여 상기 식각정지막을 식각하여 상기 개구부 바닥면 및 측벽들에 잔존하는 식각정지막 패턴을 형성함으로써 상기 개구부의 스페이스 마진을 향상시킬 수 있게 된다. 상기 식각정지막의 식각에 의해 상기 개구부의 측벽들을 덮는 식각정지막 패턴은 포지티브 프로파일을 갖도록 형성될 수 있으며, 따라서, 상기 개구부의 스페이스 선폭은 하부에서 상부로 갈수록 증가하게 되므로 이후공정에서 보이드 발생없이 막을 증착하는데 유리한 장점을 갖게 된다. 결과적으로, 신뢰성 있는 고집적 반도체소자를 구현하는 것이 가능하다.
Claims (16)
- 반도체기판의 상부를 가로지르는 복수개의 평행한 게이트 패턴들을 형성하되, 상기 게이트 패턴들 사이의 영역들은 개구부를 구비하고,상기 게이트 패턴들의 측벽을 덮는 스페이서들을 형성하고,상기 스페이서들을 갖는 반도체기판 내에 불순물 이온을 주입하여 불순물 영역을 형성하고,상기 불순물 영역을 갖는 기판 상에 식각정지막(etch stopper layer)을 형성하고,상기 식각정지막을 갖는 기판 상에 탄소함유막을 형성하고,상기 탄소함유막을 에치백하여 상기 개구부의 바닥면을 덮는 탄소함유막 패턴을 형성하고,상기 탄소함유막 패턴을 마스크로 이용하여 상기 식각정지막을 식각하고,상기 탄소함유막 패턴을 제거하는 것을 포함하는 반도체소자의 제조방법.
- 제 1 항에 있어서,상기 스페이서들을 형성하기 전에,상기 게이트 패턴들을 갖는 반도체기판 상에 스트레스 완충산화막을 형성하는 것을 더 포함하는 것을 특징으로 하는 반도체소자의 제조방법.
- 제 1 항에 있어서,상기 불순물 영역을 갖는 기판 상에 식각정지막(etch stopper layer)을 형성하기 전에,상기 스페이서들을 제거하는 것을 더 포함하는 것을 특징으로 하는 반도체소자의 제조방법.
- 제 1 항에 있어서,상기 불순물 영역을 갖는 기판 상에 식각정지막(etch stopper layer)을 형성하기 전에,상기 불순물 영역을 갖는 기판 상에 제 1 탄소함유막을 형성하고,상기 탄소함유막을 에치백하여 제 1 개구부의 바닥면을 덮는 제 1 탄소함유막 패턴을 형성하고,상기 제 1 탄소함유막 패턴을 마스크로 이용하여 상기 스페이서들을 식각하여 두께가 얇아진 스페이서들을 형성하고,상기 제 1 탄소함유막 패턴을 제거하는 것을 더 포함하는 것을 특징으로 하는 반도체소자의 제조방법.
- 제 1 항에 있어서,상기 스페이서들은 실리콘 질화막으로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
- 제 1 항에 있어서,상기 식각정지막은 실리콘 질화막으로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
- 제 1 항에 있어서,상기 탄소함유막은 포토레지스트막 또는 비정질 탄소막(amorphous carbon layer)으로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
- 제 1 항에 있어서,상기 탄소함유막 패턴을 제거하는 것은 애슁(ashing)공정을 이용하는 것을 특징으로 하는 반도체소자의 제조방법.
- 제 1 항에 있어서,상기 탄소함유막 패턴을 제거한 후,상기 식각된 식각정지막을 갖는 반도체기판 상에 층간절연막을 형성하고,상기 층간절연막 및 상기 식각된 식각정지막을 차례로 패터닝하여 상기 개구부 내의 상기 반도체기판을 노출시키는 콘택홀을 형성하고,상기 콘택홀 내부를 채우는 콘택 플러그를 형성하는 것을 더 포함하는 것을 특징으로 하는 반도체소자의 제조방법.
- 반도체기판의 상부를 가로지르는 복수개의 평행한 게이트 패턴들;상기 게이트 패턴들 사이의 영역들에 배치된 개구부;상기 개구부의 측벽들 및 하부면을 덮되, 그 측벽이 포지티브 프로파일을 갖는 식각정지막(etch stopper layer) 패턴;상기 식각정지막 패턴을 갖는 기판 상에 배치된 층간절연막; 및상기 층간절연막 및 상기 식각정지막 패턴을 관통하여 상기 개구부 내부의 상기 반도체기판과 접촉하는 콘택 플러그를 포함하는 반도체소자.
- 제 10 항에 있어서,상기 식각정지막 패턴 하부에 배치된 완충산화막을 더 포함하는 것을 특징으로 하는 반도체소자.
- 제 10 항에 있어서,상기 게이트 패턴들 및 상기 식각정지막 패턴 사이에 개재된 스페이서를 더 포함하는 것을 특징으로 하는 반도체소자.
- 제 12 항에 있어서,상기 스페이서는 상기 식각정지막 패턴의 측면 프로파일과 유사한 프로파일을 갖는 것을 특징으로 하는 반도체소자.
- 제 12 항에 있어서,상기 스페이서는 실리콘 질화막인 것을 특징으로 하는 반도체소자.
- 제 10 항에 있어서,상기 식각정지막 패턴은 실리콘 질화막인 것을 특징으로 하는 반도체소자.
- 제 10 항에 있어서,상기 개구부 하부의 상기 반도체기판 내에 배치된 불순물 영역을 더 포함하는 것을 특징으로 하는 반도체소자.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020070009471A KR20080071345A (ko) | 2007-01-30 | 2007-01-30 | 식각정지막을 갖는 반도체소자 및 그 제조방법. |
Applications Claiming Priority (1)
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| KR20080071345A true KR20080071345A (ko) | 2008-08-04 |
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ID=39882134
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| KR (1) | KR20080071345A (ko) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101024774B1 (ko) * | 2008-09-30 | 2011-03-24 | 주식회사 동부하이텍 | 이미지센서의 제조방법 |
| CN110391230A (zh) * | 2018-04-16 | 2019-10-29 | 华邦电子股份有限公司 | 存储器装置及其制造方法 |
-
2007
- 2007-01-30 KR KR1020070009471A patent/KR20080071345A/ko not_active Application Discontinuation
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