KR100973280B1 - 반도체 소자의 제조방법 - Google Patents

반도체 소자의 제조방법 Download PDF

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Abstract

반도체 소자의 제조방법이 개시되어 있다. 반도체 소자의 제조방법은, 반도체 기판 상에 게이트 구조물을 형성하는 단계; 상기 게이트 구조물을 포함한 상기 반도체 기판 상에 제1층간절연막을 형성하는 단계; 상기 제1층간절연막 상에 도전 패턴 변형 방지용 지지 패턴을 형성하기 위한 지지막을 형성하는 단계; 상기 제1층간절연막과 지지막을 식각하여 상기 게이트 구조물 및 상기 반도체 기판을 각각 노출시키는 콘택홀들을 형성하는 단계; 상기 콘택홀들을 포함하여 상기 식각된 지지막 상에 상기 게이트 구조물 또는 상기 반도체 기판과 접촉하는 도전 패턴 콘택을 갖는 도전 패턴들을 형성하는 단계; 상기 도전 패턴들을 포함한 상기 식각된 지지막 상에 제2층간절연막을 형성하는 단계; 및 상기 식각된 지지막을 산화시키는 것에 의해 부피를 팽창시켜서 도전 패턴 변형 방지용 지지 패턴을 형성하는 단계;를 포함한다. 본 발명에 따르면, 도전 패턴의 양측면에 도전 패턴이 반도체 기판 상에서 변형되는 것을 방지하는 지지 패턴을 형성함으로써, 제2층간절연막을 치밀화하기 위한 열공정 중 발생되는 제2층간절연막의 부피 변화를 완화시켜 상기 도전 패턴의 쓰러짐 현상을 방지할 수 있으며, 이를 통해, 반도체 소자의 특성 및 신뢰성을 향상시킬 수 있다.

Description

반도체 소자의 제조방법{Method of manufacturing semiconductor device}
본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 상세하게는, 비트라인의 쓰러짐 현상을 방지하기 위한 반도체 소자의 제조방법에 관한 것이다.
반도체 소자의 디자인 룰이 감소함에 따라 그에 대응하는 선폭의 사이즈도 감소되고 있는 실정이다.
반면, 선폭이 감소되면 저항이 낮아지는 문제가 발생되는 바, 이를 보완하기 위해, 예를 들어, 비트라인의 경우에는 높게 형성하고 있다.
그러나, 상기 비트라인을 작은 선폭으로 높게 형성할 경우, 비트라인의 쓰러짐 현상이 발생하여 인접 비트라인과 붙는 불량이 발생하게 된다. 이는, 비트라인을 형성하기 위한 식각 공정 중 발생하게 되거나 상기 비트라인 간의 인력에 의해 발생된다.
구체적으로, 상기 비트라인의 작은 선폭으로 인해 미세해진 비트라인 사이의 공간을 매립하기 위해, 절연막으로서 매립 특성이 우수한 SOD(Spin-on dielectric) 공정에 의하여 형성된 SOD막을 적용하고 있다.
하지만, 상기 SOD막은 유동성 절연막이므로 막의 경화를 위한 후속 열처리를 필요로 하며, 상기 열처리 중 SOD막의 부피가 수축하여 인장 응력(Tensile stress)이 유발된다. 이에, 상기 절연막 부분의 식각 공정에서 상기 비트라인 양측에 서로 다른 두께의 절연막이 잔류하게 되면, 상기 잔류된 절연막에 의해 상기 비트라인 양측에 서로 다른 크기의 인장 응력이 인가되어, 비트라인이 한쪽으로 기울어지거나 이러한 기울어짐이 더욱 심화되어 상기 비트라인의 쓰러짐 현상이 유발된다.
그 결과, 반도체 소자의 특성 및 신뢰성이 저하하게 된다.
본 발명은 비트라인의 쓰러짐 현상을 방지하기 위한 반도체 소자의 제조방법을 제공한다.
본 발명의 실시예에 따른 반도체 소자의 제조방법은, 반도체 기판 상에 게이트 구조물을 형성하는 단계; 상기 게이트 구조물을 포함한 상기 반도체 기판 상에 제1층간절연막을 형성하는 단계; 상기 제1층간절연막 상에 도전 패턴 변형 방지용 지지 패턴을 형성하기 위한 지지막을 형성하는 단계; 상기 제1층간절연막과 지지막을 식각하여 상기 게이트 구조물 및 상기 반도체 기판을 각각 노출시키는 콘택홀들을 형성하는 단계; 상기 콘택홀들을 포함하여 상기 식각된 지지막 상에 상기 게이트 구조물 또는 상기 반도체 기판과 접촉하는 도전 패턴 콘택을 갖는 도전 패턴들을 형성하는 단계; 상기 도전 패턴들을 포함한 상기 식각된 지지막 상에 제2층간절연막을 형성하는 단계; 및 상기 식각된 지지막을 산화시키는 것에 의해 부피를 팽창시켜서 도전 패턴 변형 방지용 지지 패턴을 형성하는 단계;를 포함한다.
상기 지지막은 비정질 실리콘을 포함한다.
상기 도전 패턴은 비트라인이다.
상기 도전 패턴 변형 방지용 지지 패턴은 실리콘 리치 산화막으로 이루어진다.
상기 도전 패턴 변형 방지용 지지 패턴은 상기 도전 패턴의 두께보다 얇은 두께를 갖도록 형성한다.
상기 도전 패턴 변형 방지용 지지 패턴은 상기 도전 패턴의 두께와 동일한 두께를 갖도록 형성한다.
상기 식각된 지지막의 부피 팽창을 통한 상기 도전 패턴 변형 방지용 지지 패턴을 형성하는 단계는 습식 어닐링으로 수행한다.
상기 제1 및 제2층간절연막들은 SOD(Spin-On Dielectric) 공정에 의하여 형성된 절연막으로 형성한다.
본 발명은 비트라인에 해당하는 도전 패턴과 도전 패턴들 사이에 상기 도전 패턴의 변형을 방지하기 위한 비트라인 변형 방지용 지지 패턴을 형성함으로써, 비트라인이 반도체 기판 상에서 형상이 변형되는 것을 방지할 수 있다.
또한, 본 발명은 상기 비트라인 변형 방지용 지지 패턴을 형성함으로써, 후속 공정시 발생되는 층간절연막의 부피 변화를 완화시킬 수 있다.
이로 인해, 본 발명은 상기 층간절연막의 부피가 수축하여 발생되는 인장 응력(Tensile stress)을 최소화할 수 있을 뿐만 아니라, 비트라인의 쓰러짐 현상을 방지할 수 있다.
부가적으로, 본 발명은 상기 비트라인 변형 방지용 지지 패턴을 형성함으로써, 스토리지 노드 콘택 플러그의 상부 폭이 하부 폭보다 큰 폭을 갖도록 형성할 수 있으므로 스토리지 노드의 오정렬을 방지할 수 있을 뿐만 아니라, 상기 스토리지 노드 콘택 플러그를 형성하기 위한 식각 공정을 간소화시킬 수 있다.
결과적으로, 본 발명은 반도체 소자의 특성 및 신뢰성을 향상시킬 수 있다.
도 1 및 도 2는 본 발명의 실시예에 따른 반도체 소자를 설명하기 위한 단면도들이다.
도 3 내지 도 8은 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도들이다.
도 9는 본 발명의 부가적인 효과를 명확하게 설명하기 위해 채널 길이 방향을 따라 도시한 단면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
도 1 및 도 2는 본 발명의 실시예에 따른 반도체 소자를 설명하기 위한 단면도들이다. 여기서, 도 1은 주변회로 영역을, 그리고, 도 2는 셀 영역을 각각 트랜지스터의 채널 길이 방향을 따라 절단하여 도시한 단면도들이다.
도 1 및 도 2를 참조하면, 반도체 기판(100)의 주변회로 영역 및 셀 영역 상에는 각각 절연물을 포함하는 게이트 절연막(101), 도전물을 포함하는 게이트 도전막(102) 및 절연물을 포함하는 게이트 하드마스크막(103)이 차례로 적층된 제1 게이트 구조물(G1) 및 제2 게이트 구조물(G2)과 제3 게이트 구조물(G3)이 배치된다.
상기 제1, 제2 및 제3 게이트 구조물(G1, G2, G3)들의 측벽에는 스페이서 패턴(104)이 배치된다. 상기 스페이서 패턴(104)은, 예를 들어, 질화물을 포함한다.
상기 반도체 기판(100) 상에는 상기 제1, 제2 및 제3 게이트 구조물(G1, G2, G3)들을 덮는 제1층간절연막(106a)이 배치된다. 상기 제1층간절연막(106a)은, 예를 들어, SOD(Spin-on dielectric) 물질을 포함하는 절연막일 수 있다.
상기 제1층간절연막(106a) 중 상기 제1 게이트 구조물(G1)의 상부 및 상기 제1 게이트 구조물(G1)과 제2 게이트 구조물(G2) 사이에 대응하는 비트라인 콘택 형성 영역에는 도전 패턴(112a)이 배치된다. 상기 도전 패턴(112a)은, 예를 들어, 비트라인일 수 있다.
여기서, 상기 도전 패턴(112a)은 도 2에 도시되지 않았으나, 도 2는 셀 영역을 트랜지스터의 채널 길이 방향을 따라 절단하여 도시한 단면도이어서 상기 도전 패턴(112a)이 도시되지 않은 것일 뿐, 실제로는 상기 도전 패턴(112a)이 활성 영역들 사이의 상기 제3 게이트 구조물(G3) 부분 및 제1층간절연막(106a) 부분 상에 제2 랜딩 플러그(107b)와 접속되게 배치된 것으로 이해될 수 있다.
상기 도전 패턴(112a) 양측면들, 즉, 도전 패턴(112a)과 도전 패턴(112a)들 사이의 상기 제1층간절연막(106a) 상에는 상기 도전 패턴(112a)의 형상이 변형되는 것을 방지하는 도전 패턴 변형 방지용 지지 패턴(108b)이 배치된다.
상기 도전 패턴 변형 방지용 지지 패턴(108b)은, 예를 들어, 실리콘 리치 산화막(Si-rich oxide layer)으로 이루어지며, 예를 들어, 상기 제1층간절연막(106a)으로부터 돌출된 상기 도전 패턴(112a)의 두께보다 얇거나, 이와 다르게, 상기 제1층간절연막(106a)으로부터 돌출된 상기 도전 패턴(112a)의 두께와 실질적으로 동일한 두께를 갖는다.
상기 도전 패턴(112a) 및 상기 도전 패턴 변형 방지용 지지 패턴(108b) 상에는 제2층간절연막(116)이 배치된다. 상기 제2층간절연막(116)은, 예를 들어, SOD(Spin-on dielectric) 공정에 의하여 형성된 절연막일 수 있다.
본 실시예에 따른 상기 도전 패턴 변형 방지용 지지 패턴(108b)은 상기 제2층간절연막(116)을 경화하기 위한 열처리 중 발생되는 상기 제2층간절연막(116)의 부피 변화에 의해 상기 도전 패턴(112a)이 상기 제1층간절연막(106a) 상에서 위치가 변경되어 쓰러지는 현상을 방지한다.
또한, 상기 도전 패턴 변형 방지용 지지 패턴(108b)은 상기 제2층간절연막(116)보다 낮은 습식 식각률을 갖는다. 이에 따라, 비트라인과 같은 상기 도전 패턴(112a)을 형성한 후, 도 2에 도시된 바와 같이, 셀 영역에 스토리지 노드 콘택 플러그(118)를 형성함에 있어서, 상기 제2층간절연막(116)의 식각 속도가 상기 도전 패턴 변형 방지용 지지 패턴(108b)의 식각 속도보다 빠른 것으로 인해 상기 스토리지 노드 콘택 플러그(118)는 상부 폭이 하부 폭보다 큰 폭을 갖게 된다.
이 결과로, 자세하게 도시하지 않았으나, 상기 스토리지 노드 콘택 플러그(118)를 형성한 후의 스토리지 노드를 형성하는 공정에서 오정렬에 기인하는 상기 스토리지 노드 콘택 플러그와 스토리지 노드(도시안됨) 간의 콘택 불량이 일어나는 것을 방지할 수 있다.
여기서, 상기 스토리지 노드 콘택 플러그(118)는 제3 게이트 구조물(G3)들 사이에 형성된 제1 랜딩 플러그(107a) 상의 상기 도전 패턴 변형 방지용 지지 패턴(108b) 부분 및 제2층간절연막(116) 부분 내에 배치된다.
상기 제1 및 제2 랜딩 플러그(107a, 107b)들은 셀 영역에서 상기 도전 패턴 및 상기 스토리지 노드 콘택 플러그(118)와 상기 제3 게이트 구조물(G3)들 사이의 반도체 기판(100) 부분간의 전기적인 연결을 위해 배치되며, 이러한 제1 및 제2 랜딩 플러그(107a, 107b)들은, 예를 들어, 도전물로 이루어진다. 여기서, 미설명된 도면부호 107은 랜딩 플러그를 나타낸다.
도 3 내지 도 8은 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도들로서, 이들을 설명하면 다음과 같다. 여기서, 도 3 내지 8은 주변회로 영역을 도시한 것이다.
도 3을 참조하면, 반도체 기판(100) 상에 제1 게이트 구조물(G1) 및 제2 게이트 구조물(G2)을 형성한다.
상기 제1 및 제2 게이트 구조물(G1, G2)들은, 예를 들어, 절연물을 포함하는 게이트 절연막(101), 도전물을 포함하는 게이트 도전막(102) 및 절연물을 포함하는 게이트 하드마스크막(103)이 차례로 적층되어 구성된다.
상기 제1 및 제2 게이트 구조물(G1, G2)들의 측벽에 스페이서 패턴(104)을 형성한다. 상기 스페이서 패턴(104)은, 예를 들어, 질화물을 포함한다.
상기 반도체 기판(100) 상에 상기 제1 및 제2 게이트 구조물(G1, G2)들을 덮는 제1층간절연막(106)을 형성한다. 상기 제1층간절연막(106)은, 예를 들어, SOD(Spin-on dielectric) 공정에 의하여 형성된 절연막일 수 있다.
상기 제1층간절연막(106) 상에 후속의 도전 패턴 변형 방지용 지지 패턴을 형성하기 위한 지지막(108)을 형성한다. 상기 지지막(108)은, 예를 들어, 비정질 실리콘을 포함한다.
상기 지지막(108) 상에 비트라인 형성 영역을 노출하는 제1마스크 패턴(110)을 형성한다.
도 4를 참조하면, 상기 지지막(108) 및 상기 제1층간절연막(106)을 상기 제1마스크 패턴(110)을 식각마스크로 이용하여 식각하여 상기 제1 게이트 구조물(G1) 및 상기 반도체 기판(100)을 각각 노출시키는 도전 패턴 콘택홀, 즉, 비트라인 콘택홀(도시안됨)을 형성한다.
이어서, 식각 마스크로 이용된 상기 제1마스크 패턴(110)을 제거한다. 여기서, 미설명된 도면부호 106a는 식각된 제1층간절연막을 나타내고, 108a는 지지막(108)이 식각되어 얻어진 예비 지지 패턴을 나타낸다.
도 5를 참조하면, 상기 비트라인 콘택홀을 포함한 예비 지지 패턴(108a) 상에 상기 비트라인 콘택홀을 덮도록 도전막(112)을 형성한다. 상기 도전막(112)은, 예를 들어, 폴리실리콘을 포함한다.
상기 비트라인 콘택홀(도시안됨)에 대응하는 상기 도전막(112) 상에 제2마스크 패턴(114)을 형성한다.
도 6을 참조하면, 상기 제2마스크 패턴(114)을 식각마스크로 이용하여 상기 도전막(112)을 식각한다. 이를 통해, 상기 예비 지지 패턴(108a) 상에 상기 비트라인 콘택홀(도시안됨)을 통해 상기 제1 게이트 구조물(G1) 및 상기 반도체 기판(100)과 접촉하는 비트라인 콘택홀을 갖는 도전 패턴(112a)이 형성된다. 여기서, 상기 도전 패턴(112a)은, 예를 들어, 비트라인이다.
계속해서, 상기 식각마스크로 이용된 제2마스크 패턴(110)을 상기 도전 패턴(112a)으로부터 제거한다.
한편, 이하에서는, 본 발명을 용이하게 설명하고 이해를 돕기 위하여 상기 도전 패턴(112a)을 '비트라인'으로 명명하도록 한다.
도 7을 참조하면, 상기 비트라인 콘택홀을 갖는 상기 비트라인(112a)을 포함한 상기 예비 지지 패턴(108a) 상에 상기 비트라인(112a)을 덮는 제2층간절연막(116)을 형성한다. 상기 제2층간절연막(116)은, 예를 들어, 제1 팽창률을 가지며, SOD(Spin-on dielectric) 공정에 의하여 형성된 절연막일 수 있다.
도 8을 참조하면, 상기 제2층간절연막(116) 및 상기 예비 지지 패턴(108a)에 대하여 습식 어닐링을 수행한다.
이때, 상기 제2층간절연막(116)은 상기 습식 어닐링에 의하여 경화되고, 상기 예비 지지 패턴(108a)은 상기 습식 어닐링에 의하여 상기 제1 팽창률보다 작은 제2 팽창률을 가지며 상기 비트라인(112a)의 변형을 방지하는 비트라인 변형 방지용 지지 패턴(108b)으로 형성된다.
그리고, 상기 지지 패턴(108b)은 상기 습식 어닐링에 의하여, 예를 들어, 실리콘 리치 산화막으로 변환되며, 이때, 상기 지지 패턴(108b)의 두께는, 예를 들어, 상기 비트라인(112a)의 두께보다 얇거나, 이와 다르게, 상기 비트라인(112a)의 두께와 실질적으로 동일할 수 있다.
전술한 바와 같이, 상기 제1층간절연막(106a) 상부 및 상기 비트라인(112a)의 양측면에, 즉, 상기 비트라인(112a)과 비트라인(112a)들 사이에 상기 비트라인 변형 방지용 지지 패턴(108b)을 형성함으로써, 상기 비트라인(112a)의 변형 및 쓰러짐 현상을 방지할 수 있다.
자세하게, 상기 비트라인 변형 방지용 지지 패턴(108b)은 상기 제2층간절연막(116)을 경화하기 위한 상기 습식 어닐링시 상기 제2층간절연막(116)의 팽창률보다 작은 팽창률을 가지는 실리콘 리치 산화막으로 형성하기 때문에, 상기 제2층간절연막(116)의 부피 변화를 완화시켜 상기 제2층간절연막(116)의 부피가 수축하여 발생되는 인장 응력(Tensile stress)과 상기 비트라인(112a)의 변형 및 쓰러짐 현상을 방지해줄 수 있다.
이를 통해, 본 발명은 상기 비트라인(112a)과 비트라인(112a) 사이에 상기 비트라인 변형 방지용 지지 패턴(108b)을 형성함으로써, 상기 제2층간절연막(116)을 경화시키기 위한 상기 습식 어닐링 공정 중 상기 제2층간절연막(116)의 부피 변화에 의하여 상기 도전 패턴(112a)이 변형되는 것을 방지해줄 수 있다.
한편, 도 9는 본 발명의 부가적인 효과를 명확하게 설명하기 위해 채널 길이 방향을 따라 도시한 단면도로서, 이를 설명하면 다음과 같다. 여기서, 도 9는 셀 영역을 도시한 것이다.
도 9를 참조하면, 통상적으로 셀 영역에 스토리지 노드 콘택 플러그(118)를 형성하기 위한 식각 공정에서 상기 비트라인 변형 방지용 지지 패턴(108b)과 상기 제2층간절연막(116)의 식각률 차이로 인해 상기 스토리지 노드 콘택 플러그(118)의 상부 폭이 하부 폭보다 큰 폭을 갖게 된다.
이는, 상기 비트라인 변형 방지용 지지 패턴(108b)이 상기 제2층간절연막(116)보다 습식 식각률이 낮기 때문에, 식각률(식각 속도)의 차이에 기인하여 상기 스토리지 노드 콘택 플러그(118)의 상부 폭이 하부 폭보다 큰 폭을 갖도록 형성할 수 있는 것이다.
이로 인해, 본 발명은 상기 식각 공정을 간소화시킬 수 있을 뿐만 아니라, 상기 스토리지 노드 콘택 플러그(118)와 후속에서 형성될 스토리지 노드(도시안됨)간의 오정렬을 방지할 수 있다.
한편, 상기 제3 게이트 구조물(G3)들 사이에는 제1 및 제2 랜딩 플러그(107a, 107b)들을 포함한 랜딩 플러그(107)가 형성되어 있으며, 상기 제3 게이트 구조물(G3)들 사이에 형성된 제1 랜딩 플러그(107a)에 대응하는 부분 상에 그리고, 상기 지지 패턴(108b) 및 제2층간절연막(116) 내에는 상기 스토리지 노드 콘택 플러그(118)가 형성되어 있다.
상기 랜딩 플러그(107)는 상기 스토리지 노드 콘택 플러그(118) 및 상기 비트라인(112a)과의 전기적인 연결을 위해서 형성되며, 상기 랜딩 플러그(107)는, 예를 들어, 도전물을 포함한다.
전술한 바와 같이, 본 발명은 비트라인에 해당하는 도전 패턴과 도전 패턴들 사이에 상기 도전 패턴의 변형을 방지하기 위한 도전 패턴 변형 방지용 지지 패턴을 형성해줌으로써, 상기 도전 패턴의 형상이 반도체 기판 상에서 변형되는 것을 방지할 수 있다.
또한, 본 발명은 상기 지지 패턴을 형성함으로써, 층간절연막을 경화하기 위한 열처리 중 발생되는 층간절연막의 부피 변화를 완화시킬 수 있다. 이로 인해, 상기 층간절연막의 부피가 수축하여 발생되는 인장 응력 및 상기 도전 패턴의 쓰러짐 현상을 방지할 수 있다.
부가적으로, 본 발명은 상기 지지 패턴을 형성함으로써, 랜딩 플러그 상에 형성되며 상기 층간절연막 내에 형성되는 후속의 스토리지 노드 콘택 플러그의 상부 폭이 하부 폭보다 큰 폭을 갖도록 하여, 상기 스토리지 노드 콘택 플러그를 형성하기 위한 식각 공정을 간소화시킬 수 있을 뿐만 아니라 상기 스토리지 노드의 오정렬을 방지할 수 있다.
이후, 도시하지는 않았지만 공지된 일련의 후속 공정들을 차례로 수행하여 본 발명의 실시예에 따른 반도체 소자를 완성한다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
100 : 반도체 기판 G1 : 제1 게이트 구조물
G2 : 제2 게이트 구조물 G3 : 제3 게이트 구조물
104 : 스페이서 패턴 106a: 제1층간절연막
108b: 도전 패턴 변형 방지용 지지 패턴 112a: 도전 패턴
116 : 제2층간절연막

Claims (8)

  1. 반도체 기판 상에 게이트 구조물을 형성하는 단계;
    상기 게이트 구조물을 포함한 상기 반도체 기판 상에 제1층간절연막을 형성하는 단계;
    상기 제1층간절연막 상에 도전 패턴 변형 방지용 지지 패턴을 형성하기 위한 지지막을 형성하는 단계;
    상기 제1층간절연막과 지지막을 식각하여 상기 게이트 구조물 및 상기 반도체 기판을 각각 노출시키는 콘택홀들을 형성하는 단계;
    상기 콘택홀들을 포함하여 상기 식각된 지지막 상에 상기 게이트 구조물 또는 상기 반도체 기판과 접촉하는 도전 패턴 콘택을 갖는 도전 패턴들을 형성하는 단계;
    상기 도전 패턴들을 포함한 상기 식각된 지지막 상에 제2층간절연막을 형성하는 단계; 및
    상기 식각된 지지막을 산화시키는 것에 의해 부피를 팽창시켜서 도전 패턴 변형 방지용 지지 패턴을 형성하는 단계;
    를 포함하는 반도체 소자의 제조방법.
  2. 제 1항에 있어서,
    상기 지지막은 비정질 실리콘으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  3. 제 1 항에 있어서,
    상기 도전 패턴은 비트라인인 것을 특징으로 하는 반도체 소자의 제조방법.
  4. 제 1 항에 있어서,
    상기 도전 패턴 변형 방지용 지지 패턴은 실리콘 리치 산화막으로 이루어진 것을 특징으로 하는 반도체 소자의 제조방법.
  5. 제 1 항에 있어서,
    상기 도전 패턴 변형 방지용 지지 패턴은 상기 도전 패턴의 두께보다 얇은 두께를 갖도록 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  6. 제 1 항에 있어서,
    상기 도전 패턴 변형 방지용 지지 패턴은 상기 도전 패턴의 두께와 동일한 두께를 갖도록 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  7. 제 1 항에 있어서,
    상기 식각된 지지막의 부피 팽창을 통해 상기 도전 패턴 변형 방지용 지지 패턴을 형성하는 단계는 습식 어닐링으로 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
  8. 제 1 항에 있어서,
    상기 제1 및 제2층간절연막들은 SOD(Spin-On Dielectric) 공정에 의하여 형성된 절연막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
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