KR20090083774A - 반도체 소자 및 그의 제조방법 - Google Patents

반도체 소자 및 그의 제조방법 Download PDF

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KR20090083774A
KR20090083774A KR1020080009769A KR20080009769A KR20090083774A KR 20090083774 A KR20090083774 A KR 20090083774A KR 1020080009769 A KR1020080009769 A KR 1020080009769A KR 20080009769 A KR20080009769 A KR 20080009769A KR 20090083774 A KR20090083774 A KR 20090083774A
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김태호
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Abstract

반도체 소자 및 그의 제조방법이 개시되어 있다. 반도체 소자는, 게이트 패턴을 갖는 반도체 기판 상부에 형성된 제1층간절연막과, 제1층간절연막 상부에 형성된 지지 패턴과, 제1층간절연막과 지지 패턴을 관통하여 게이트 패턴 또는 반도체 기판과 접촉하는 도전 패턴 콘택을 갖도록 지지 패턴 상에 형성된 도전 패턴과, 지지 패턴과 도전 패턴 상부에 형성된 제2층간절연막을 포함한다. 이로써, 본 발명에 따른, 도전 패턴의 양측면에 도전 패턴이 반도체 기판 상에서 변형되는 것을 방지하는 지지 패턴을 형성함으로써, 제2층간절연막을 치밀화하기 위한 열공정 중 발생되는 제2층간절연막의 부피 변화를 완화시켜 도전 패턴이 쓰러짐 현상을 방지할 수 있으며, 이를 통해, 반도체 소자의 특성 및 신뢰성을 향상시킬 수 있는 효과가 있다.

Description

반도체 소자 및 그의 제조방법{Semiconductor device and manufacturing of method the same}
본 발명은 반도체 소자 및 그의 제조방법에 관한 것이다.
반도체 소자의 디자인 룰이 감소함에 따라 그에 대응하는 선폭의 사이즈도 감소되고 있는 실정이다.
특히, 비트라인 형성 후, 후속의 도전 패턴과의 전기적인 절연을 위한 층간절연막 증착 공정과 자기 정렬 콘택(Self Align Contact) 공정에서의 공정 마진을 확보하기 위해 비트라인을 작은 선폭으로 적용하고 있는데, 이 경우, 비트라인의 저항이 낮아지는 문제가 발생하기 때문에, 이를 방지하기 위해 비트라인을 높게 형성하고 있다.
그러나, 상기 비트라인을 작은 선폭으로 높게 형성할 경우, 비트라인의 쓰러짐 현상이 발생하여 인접 비트라인과 붙는 불량이 발생하게 된다. 이는, 비트라인을 형성하기 위한 식각 공정 중 발생하게 되거나 상기 비트라인 간의 인력에 의해 발생된다.
한편, 상기 비트라인의 작은 선폭으로 인해 미세해진 비트라인 사이의 공간 을 매립하기 위해, 절연막으로서 매립 특성이 우수한 SOD(Spin-On Dielectric) 공정에 의하여 형성된 SOD막을 적용하는 방법이 제안된 바 있다.
하지만, 상기 SOD막은 유동성 절연막이므로 막의 경화를 위한 후속 열처리를 필요로 하며, 상기 열처리 중 SOD막의 부피가 수축하여 인장 응력(Tensile Stress)이 유발된다. 이에, 상기 절연막 부분의 식각 공정에서 상기 비트라인 양측에 서로 다른 두께의 절연막이 잔류하게 되면, 상기 잔류된 절연막에 의해 상기 비트라인 양측에 서로 다른 크기의 인장 응력이 인가되어, 비트라인이 한쪽으로 기울어지거나 이러한 기울어짐이 더욱 심화되어 상기 비트라인의 쓰러짐 현상이 유발된다.
그 결과, 반도체 소자의 특성 및 신뢰성이 저하하게 된다.
본 발명은 비트라인의 쓰러짐 현상을 방지하기 위한 반도체 소자 및 그의 제조방법을 제공한다.
본 발명의 실시예에 따른 반도체 소자는, 게이트 패턴을 갖는 반도체 기판 상부에 형성된 제1층간절연막과, 상기 제1층간절연막 상부에 형성된 지지 패턴과, 상기 제1층간절연막과 상기 지지 패턴을 관통하여 상기 게이트 패턴 또는 상기 반도체 기판과 접촉하는 도전 패턴 콘택을 갖도록 상기 지지 패턴 상에 형성된 도전 패턴과, 상기 지지 패턴과 상기 도전 패턴 상부에 형성된 제2층간절연막을 포함한다.
여기서, 상기 도전 패턴은 비트라인이다.
상기 지지 패턴의 두께는 상기 도전 패턴의 두께보다 얇다.
상기 지지 패턴의 두께는 상기 도전 패턴의 두께와 실질적으로 동일하다.
상기 지지 패턴은 실리콘 리치 산화막을 포함한다.
상기 제1 및 제2층간절연막들은 SOD(Spin-On Dielectric) 공정에 의하여 형성된 절연막이다.
상기 반도체 기판 상부에 배치되며, 상기 반도체 기판 상부에 배치된 상기 도전 패턴 하부에 랜딩 플러그가 더 배치된다.
상기 랜딩 플러그 상에 배치되며, 상기 제2층간절연막 내에 배치되어, 상부의 폭이 하부의 폭보다 큰 폭을 갖는 스토리지 노드 콘택 플러그를 더 포함한다.
본 발명의 실시예에 따른 반도체 소자의 제조방법은, 반도체 기판 상에 게이트 패턴을 형성하는 단계와, 상기 게이트 패턴을 포함한 상기 반도체 기판 상에 제1층간절연막을 형성하는 단계와, 상기 제1층간절연막 상에 도전 패턴 지지막을 형성하는 단계와, 상기 제1층간절연막과 상기 도전 패턴 지지막을 식각하여 도전 패턴 콘택홀을 형성하는 단계와, 상기 도전 패턴 콘택홀을 포함하여 상기 도전 패턴 지지막 상에 제2층간절연막을 형성하는 단계와, 상기 도전 패턴 지지막을 산화시켜서 부피를 팽창시키는 단계를 포함한다.
상기 도전 패턴 지지막은 비정질 폴리실리콘을 포함한다.
상기 도전 패턴은 비트라인이다.
상기 도전 패턴 지지막을 산화시켜서 부피를 팽창시키는 단계에서, 상기 도 전 패턴 지지막은 실리콘 리치 산화막으로 산화된다.
상기 도전 패턴 지지막을 산화시켜서 부피를 팽창시키는 단계에서, 상기 도전 패턴 지지막의 두께는 상기 도전 패턴의 두께보다 얇다.
상기 도전 패턴 지지막을 산화시켜서 부피를 팽창시키는 단계에서, 상기 도전 패턴 지지막의 두께는 상기 도전 패턴의 두께와 실질적으로 동일한다.
상기 도전 패턴 지지막을 산화시켜서 부피를 팽창시키는 단계에서, 상기 제2층간절연막에 습식 어닐링을 수행하는 단계를 포함한다.
상기 제1 및 제2층간절연막들은 SOD(Spin-On Dielectric) 공정에 의하여 형성된 절연막이다.
상기 반도체 기판 상부에 형성되며, 상기 반도체 기판 상부에 형성된 상기 도전 패턴 하부에 랜딩 플러그가 더 형성된다.
상기 랜딩 플러그 상에 형성되며, 상기 제2층간절연막 내에 형성되어, 상부의 폭이 하부의 폭보다 큰 폭을 갖는 스토리지 노드 콘택 플러그를 더 포함한다.
본 발명은 비트라인을 형성하기 위해 사용되는 도전 패턴의 양측면에 지지 패턴을 형성함으로써, 상기 도전 패턴이 반도체 기판 상에서 형상이 변형되는 것을 방지할 수 있다.
또한, 본 발명의 지지 패턴을 형성함으로써, 후속의 층간절연막을 경화하기 위한 열처리 중 발생되는 층간절연막의 부피 변화를 완화시킬 수 있다.
이로 인해, 상기 층간절연막의 부피가 수축하여 발생되는 인장 응력(Tensile Stress) 및 상기 도전 패턴의 쓰러짐 현상을 방지할 수 있다.
게다가, 본 발명은 지지 패턴을 형성함으로써, 랜딩 플러그 상에 형성되며, 상기 층간절연막 내에 형성되는 후속의 스토리지 노드 콘택 플러그의 상부 폭이 하부 폭보다 큰 폭을 갖도록 하여 상기 스토리지 노드 콘택 플러그를 형성하기 위한 식각 공정을 간소화시킬 수 있을 뿐만 아니라, 상기 스토리지 노드 콘택 플러그의 오정렬을 방지할 수 있다.
그 결과, 반도체 소자의 특성 및 신뢰성을 향상시킬 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
도 1 및 도 2들은 본 발명의 실시예에 따른 반도체 소자를 설명하기 위한 단면도들이다.
도 1 및 도 2들을 참조하면, 반도체 기판(100) 상에는 절연물을 포함하는 게이트 절연막(101), 도전물을 포함하는 게이트 도전막(102) 및 절연물을 포함하는 게이트 하드마스크막(103)이 차례로 배치된 제1 게이트 구조물(G1) 및 제2 게이트 구조물(G2)이 배치된다.
상기 제1 및 제2 게이트 구조물(G1, G2)들의 측벽에는 스페이서 패턴(104)이 배치된다. 상기 스페이서 패턴(104)은, 예를 들어, 질화물을 포함한다.
상기 반도체 기판(100) 상에는 상기 제1 및 제2 게이트 구조물(G1, G2)들을 덮는 제1층간절연막 패턴(106a)이 배치된다. 상기 제1층간절연막 패턴(106a)은, 예 를 들어, SOD(Spin-on dielectric) 물질을 포함하는 절연막일 수 있다.
상기 제1층간절연막 패턴(106a) 중 상기 제1 게이트 구조물(G1)의 상부 및 상기 제1 게이트 구조물(G1)과 상기 제2 게이트 구조물(G2) 사이에 대응하는 비트라인 콘택 형성 영역에는 도전 패턴(112a)이 배치된다. 상기 도전 패턴(112a)은, 예를 들어, 비트라인일 수 있다.
상기 제1층간절연막 패턴(106a) 상에 배치되며, 상기 도전 패턴(112a)의 양측면들에는 상기 도전 패턴(112a)이 상기 제1층간절연막 패턴(106a) 상에서 형상이 변형되는 것을 방지하는 지지 패턴(108b)이 배치된다.
상기 지지 패턴(108b)은, 예를 들어, 실리콘 리치 산화막을 포함하며, 상기 지지 패턴(108b)은, 예를 들어, 상기 제1층간절연막 패턴(106a)으로부터 돌출된 상기 도전 패턴(112a)의 두께보다 얇거나, 이와 다르게, 상기 제1층간절연막 패턴(106a)으로부터 돌출된 상기 도전 패턴(112a)의 두께와 실질적으로 동일할 수 있다.
이어서, 상기 도전 패턴(112a) 및 상기 지지 패턴(108b) 상에는 제2층간절연막(116)이 배치된다. 상기 제2층간절연막(116)은, 예를 들어, SOD(Spin-on dielectric) 물질을 포함하는 절연막일 수 있다.
본 실시예에 따른 상기 지지 패턴(108b)은 상기 제2층간절연막(116)을 경화하기 위한 열처리 중 발생되는 상기 제2층간절연막(116)의 부피 변화에 의해 상기 도전 패턴(112a)이 상기 제1층간절연막 패턴(106a) 상에서 위치가 변경되어 쓰러지는 현상을 방지한다.
또한, 상기 지지 패턴(108b)은 상기 제2층간절연막(116)보다 낮은 습식 식각률을 갖고, 상기 제2층간절연막(116)은 상기 지지 패턴(108b)보다 높은 습식 식각률을 갖기 때문에, 도 2에 도시된 바와 같이, 후속의 스토리지 노드 콘택 플러그(118)를 형성하기 위한 식각 공정에서 상기 스토리지 노드 콘택 플러그(118)는 상기 지지 패턴(108b) 및 상기 제2층간절연막(116)의 식각 속도의 차이에 기인하여 상기 스토리지 노드 콘택 플러그(118)의 상부 폭이 하부 폭보다 큰 폭을 갖는다.
여기서, 상기 스토리지 노드 콘택 플러그(118)는 게이트 구조물들 사이에 배치된 랜딩 플러그(107) 상에 배치되며, 상기 제2층간절연막(116) 내에 배치된다.
상기 랜딩 플러그(107)는 상기 도전 패턴(112a)과의 전기적인 연결을 위해 배치되며, 상기 랜딩 플러그(107)는, 예를 들어, 도전물을 포함한다.
도 3 내지 도 9들은 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도들이다.
도 3은 반도체 기판 상부에 형성된 지지막 상에 제1마스크 패턴을 형성한 단면도이다.
도 3을 참조하면, 반도체 기판(100) 상에는 제1 게이트(G1) 및 제2 게이트(G2)가 형성된다.
상기 제1 및 제2 게이트(G1, G2)들은, 예를 들어, 절연물을 포함하는 게이트 절연막(도시안됨), 도전물을 포함하는 게이트 도전막(도시안됨) 및 절연물을 포함하는 게이트 하드마스크막(도시안됨)이 차례로 형성된 게이트 구조물(102)을 포함할 수 있다.
상기 제1 및 제2 게이트(G1, G2)들은 상기 게이트 구조물(102)의 측벽에 형성된 스페이서 패턴(104)을 포함할 수 있다. 상기 스페이서 패턴(104)은, 예를 들어, 질화물을 포함한다.
상기 반도체 기판(100) 상에는 상기 제1 및 제2 게이트(G1, G2)들을 덮는 제1층간절연막(106)이 형성된다. 상기 제1층간절연막(106)은, 예를 들어, SOD(Spin-on dielectric) 공정에 의하여 형성된 절연막일 수 있다.
상기 제1층간절연막(106) 상에는 지지막(108)이 형성된다. 상기 지지막(108)은, 예를 들어, 비정질 폴리실리콘을 포함한다.
상기 지지막(108) 상에는 비트라인 형성 영역을 노출하는 제1마스크 패턴(110)이 형성된다.
도 4는 도 3의 제1마스크 패턴을 식각마스크로 이용하여 예비 지지 패턴 및 비트라인 콘택홀을 갖는 제1층간절연막 패턴을 형성한 단면도이다.
도 4를 참조하면, 상기 지지막(108) 상에 제1마스크 패턴(110)이 형성된 후, 상기 지지막(108) 및 상기 제1층간절연막(106)은 상기 제1마스크 패턴(110)을 식각마스크로 이용하여, 예를 들어, 에치백 공정에 의하여 식각된다.
상기 반도체 기판(100) 상부에는 상기 제1 게이트(G1) 및 상기 반도체 기판(100)의 상부를 노출하며, 비트라인 콘택홀(도시안됨)을 갖는 제1층간절연막 패턴(106a) 및 예비 지지 패턴(108a)이 형성된다.
그런 다음, 상기 제1마스크 패턴(110)은 상기 지지막(108)으로부터 제거된다.
도 5는 도 4의 예비 지지 패턴 상에 비트라인 콘택홀을 도전막 및 제2마스크 패턴을 형성한 단면도이다.
도 5를 참조하면, 상기 반도체 기판(100) 상부에 비트라인 콘택홀(도시안됨)을 갖는 제1층간절연막 패턴(106a) 및 상기 예비 지지 패턴(108a)이 형성된 후, 상기 상기 예비 지지 패턴(108a) 상에는 상기 비트라인 콘택홀(도시안됨)을 갖는 제1층간절연막 패턴(106a)을 덮는 도전막(112)이 형성된다. 상기 도전막(112)은, 예를 들어, 폴리실리콘을 포함한다.
상기 비트라인 콘택홀(도시안됨)에 대응하는 상기 도전막(112) 상에는 제2마스크 패턴(114)이 형성된다.
도 6은 도 5의 제2마스크 패턴을 식각마스크로 이용하여 도전막을 패터닝하여 반도체 기판 상부에 도전 패턴을 형성한 단면도이다.
도 6을 참조하면, 상기 도전막(112) 상에 제2마스크 패턴(114)이 형성된 후, 상기 도전막(112)은 상기 제2마스크 패턴(114)을 식각마스크로 이용하여, 예를 들어, 에치백 공정에 의하여 식각된다.
상기 비트라인 콘택홀(도시안됨)을 갖는 제1층간절연막 패턴(106a)을 포함한 상기 예비 지지 패턴(108a) 상부에는 도전 패턴(112a)이 형성된다. 상기 도전 패턴(112a)은, 예를 들어, 비트라인일 수 있다.
계속해서, 상기 제2마스크 패턴(110)은 상기 도전막(112)으로부터 제거된다.
도 7은 도 6의 도전 패턴 및 예비 지지 패턴 상에 제2층간절연막을 형성한 단면도이다.
도 7을 참조하면, 상기 비트라인 콘택홀(도시안됨)을 갖는 제1층간절연막 패턴(106a)을 포함한 상기 예비 지지 패턴(108a)의 상부에 도전 패턴(112a)이 형성된 후, 상기 예비 지지 패턴(108a) 상에는 상기 도전 패턴(112a)을 덮는, 예를 들어, 제1 팽창률을 갖는 제2층간절연막(116)이 형성된다.
상기 제2층간절연막(116)은, 예를 들어, SOD(Spin-on dielectric) 공정에 의하여 형성된 절연막일 수 있다.
도 8은 도 7의 제2층간절연막 및 예비 지지 패턴을 습식 어닐링하여 지지 패턴을 형성한 단면도이고, 도 9는 랜딩 플러그 상 및 제2층간절연막 내에 스토리지 노드 콘택 플러그를 형성한 단면도이다.
도 8 및 도 9를 참조하면, 상기 예비 지지 패턴(108a) 상에 상기 도전 패턴(112a)을 덮는 제2층간절연막(116)이 형성된 후, 상기 제2층간절연막(116) 및 상기 예비 지지 패턴(108a)은, 예를 들어, 습식 어닐링된다.
상기 제2층간절연막(116)은 상기 습식 어닐링에 의하여 경화될 수 있으며, 상기 예비 지지 패턴(108a)은 상기 습식 어닐링에 의하여 상기 제1 팽창률보다 작은 제2 팽창률을 갖는 지지 패턴(108b)으로 형성된다.
상기 지지 패턴(108b)은 상기 제1층간절연막 패턴(106a) 상부 및 상기 도전 패턴(112a)의 양측면에 형성되며, 상기 도전 패턴(112a)의 양측면에 상기 지지 패턴(108b)을 형성함으로써, 상기 제2층간절연막(116)을 경화시키기 위한 상기 습식 어닐링 공정 중 상기 제2층간절연막(116)의 부피 변화에 의하여 상기 도전 패턴(112a)이 변형되는 것을 방지해줄 수 있다.
상기 지지 패턴(108b)은 상기 습식 어닐링에 의하여, 예를 들어, 실리콘 리치 산화막으로 변환될 수 있으며, 상기 지지 패턴(108b)의 두께는, 예를 들어, 상기 도전 패턴(112a)의 두께보다 얇을 수 있다.
이와 다르게, 상기 도전 패턴(112a)의 두께와 실질적으로 동일할 수 있다.
게다가, 상기 지지 패턴(108b)은 도 9에 도시된 스토리지 노드 콘택 플러그(118)를 형성하기 위한 식각 공정에서 상기 지지 패턴(108b)과 상기 지지 패턴(108b) 상부에 형성된 제2층간절연막(116)의 식각률 차이를 이용하여 상기 스토리지 노드 콘택 플러그(118)의 상부 폭이 하부 폭보다 큰 폭을 갖도록 상기 식각 공정을 간소화시킬 수 있으며, 상기 스토리지 노드 콘택 플러그(118)의 오정렬을 방지할 수 있다.
여기서, 상기 스토리지 노드 콘택 플러그(118)는 랜딩 플러그(107) 상에 배치되며, 상기 제2층간절연막 내에 형성된다. 상기 랜딩 플러그(107)는 상기 도전 패턴(112a)과의 전기적인 연결을 위해 형성되며, 상기 랜딩 플러그(107)는, 예를 들어, 도전물을 포함한다.
계속해서, 상기 도전 패턴(112a) 및 상기 지지 패턴(108b) 상에는 제2층간절연막(116)이 형성된다.
이후, 도시하지는 않았지만 공지된 일련의 후속 공정들을 차례로 수행하여 본 발명의 실시예에 따른 반도체 소자를 완성한다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
도 1 및 도 2들은 본 발명의 실시예에 따른 반도체 소자를 설명하기 위한 단면도들이다.
도 3 내지 도 9들은 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도들이다.
도 3은 반도체 기판 상부에 형성된 지지막 상에 제1마스크 패턴을 형성한 단면도이다.
도 4는 도 3의 제1마스크 패턴을 식각마스크로 이용하여 예비 지지 패턴 및 비트라인 콘택홀을 갖는 제1층간절연막 패턴을 형성한 단면도이다.
도 5는 도 4의 예비 지지 패턴 상에 비트라인 콘택홀을 도전막 및 제2마스크 패턴을 형성한 단면도이다.
도 6은 도 5의 제2마스크 패턴을 식각마스크로 이용하여 도전막을 패터닝하여 반도체 기판 상부에 도전 패턴을 형성한 단면도이다.
도 7은 도 6의 도전 패턴 및 예비 지지 패턴 상에 제2층간절연막을 형성한 단면도이다.
도 8은 도 7의 제2층간절연막 및 예비 지지 패턴을 습식 어닐링하여 지지 패턴을 형성한 단면도이다.
도 9는 랜딩 플러그 상 및 제2층간절연막 내에 스토리지 노드 콘택 플러그를 형성한 단면도이다.

Claims (18)

  1. 게이트 패턴을 갖는 반도체 기판 상부에 형성된 제1층간절연막;
    상기 제1층간절연막 상부에 형성된 지지 패턴;
    상기 제1층간절연막과 상기 지지 패턴을 관통하여 상기 게이트 패턴 또는 상기 반도체 기판과 접촉하는 도전 패턴 콘택을 갖도록 상기 지지 패턴 상에 형성된 도전 패턴; 및
    상기 지지 패턴과 상기 도전 패턴 상부에 형성된 제2층간절연막을 포함하는 것을 특징으로 하는 반도체 소자.
  2. 제 1 항에 있어서,
    상기 도전 패턴은 비트라인인 것을 특징으로 하는 반도체 소자.
  3. 제 1 항에 있어서,
    상기 지지 패턴의 두께는 상기 도전 패턴의 두께보다 얇은 것을 특징으로 하는 반도체 소자.
  4. 제 1 항에 있어서,
    상기 지지 패턴의 두께는 상기 도전 패턴의 두께와 실질적으로 동일한 것을 특징으로 하는 반도체 소자.
  5. 제 1 항에 있어서,
    상기 지지 패턴은 실리콘 리치 산화막을 포함하는 것을 특징으로 하는 반도체 소자.
  6. 제 1 항에 있어서,
    상기 제1 및 제2층간절연막들은 SOD(Spin-On Dielectric) 공정에 의하여 형성된 절연막인 것을 특징으로 하는 반도체 소자.
  7. 제 1 항에 있어서,
    상기 반도체 기판 상부에 배치되며, 상기 반도체 기판 상부에 배치된 상기 도전 패턴 하부에 랜딩 플러그가 더 배치되는 것을 특징으로 하는 반도체 소자.
  8. 제 7 항에 있어서,
    상기 랜딩 플러그 상에 배치되며, 상기 제2층간절연막 내에 배치되어, 상부의 폭이 하부의 폭보다 큰 폭을 갖는 스토리지 노드 콘택 플러그를 더 포함하는 것을 특징으로 하는 반도체 소자.
  9. 반도체 기판 상에 게이트 패턴을 형성하는 단계;
    상기 게이트 패턴을 포함한 상기 반도체 기판 상에 제1층간절연막을 형성하 는 단계;
    상기 제1층간절연막 상에 도전 패턴 지지막을 형성하는 단계;
    상기 제1층간절연막과 상기 도전 패턴 지지막을 식각하여 도전 패턴 콘택홀을 형성하는 단계;
    상기 도전 패턴 콘택홀을 포함하여 상기 도전 패턴 지지막 상에 제2층간절연막을 형성하는 단계; 및
    상기 도전 패턴 지지막을 산화시켜서 부피를 팽창시키는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  10. 제 9 항에 있어서,
    상기 도전 패턴 지지막은 비정질 폴리실리콘을 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  11. 제 9 항에 있어서,
    상기 도전 패턴은 비트라인인 것을 특징으로 하는 반도체 소자의 제조방법.
  12. 제 9 항에 있어서,
    상기 도전 패턴 지지막을 산화시켜서 부피를 팽창시키는 단계에서, 상기 도전 패턴 지지막은 실리콘 리치 산화막으로 산화되는 것을 특징으로 하는 반도체 소자의 제조방법.
  13. 제 9 항에 있어서,
    상기 도전 패턴 지지막을 산화시켜서 부피를 팽창시키는 단계에서, 상기 도전 패턴 지지막의 두께는 상기 도전 패턴의 두께보다 얇은 것을 특징으로 하는 반도체 소자의 제조방법.
  14. 제 9 항에 있어서,
    상기 도전 패턴 지지막을 산화시켜서 부피를 팽창시키는 단계에서, 상기 도전 패턴 지지막의 두께는 상기 도전 패턴의 두께와 실질적으로 동일한 것을 특징으로 하는 반도체 소자의 제조방법.
  15. 제 9 항에 있어서,
    상기 도전 패턴 지지막을 산화시켜서 부피를 팽창시키는 단계에서, 상기 제2층간절연막에 습식 어닐링을 수행하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  16. 제 9 항에 있어서,
    상기 제1 및 제2층간절연막들은 SOD(Spin-On Dielectric) 공정에 의하여 형성된 절연막인 것을 특징으로 하는 반도체 소자의 제조방법.
  17. 제 9 항에 있어서,
    상기 반도체 기판 상부에 형성되며, 상기 반도체 기판 상부에 형성된 상기 도전 패턴 하부에 랜딩 플러그가 더 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.
  18. 제 17 항에 있어서,
    상기 랜딩 플러그 상에 형성되며, 상기 제2층간절연막 내에 형성되어, 상부의 폭이 하부의 폭보다 큰 폭을 갖는 스토리지 노드 콘택 플러그를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
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