KR20090066912A - 반도체 소자의 제조방법 - Google Patents

반도체 소자의 제조방법 Download PDF

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Abstract

본 발명은 랜딩 플러그 간의 브리지(Bridge)를 방지함과 아울러 랜딩 플러그 분리용 층간절연막의 갭-필(Gap-Fill) 마진을 향상시킬 수 있는 반도체 소자의 제조방법을 개시한다. 개시된 본 발명에 따른 반도체 소자의 제조방법은, 다수의 게이트가 형성된 반도체 기판 상에 플러그 물질막을 형성하는 단계; 상기 플러그 물질막을 식각하여 랜딩 플러그를 형성하는 단계; 및 상기 랜딩 플러그가 형성된 반도체 기판 상에 상기 게이트들 사이의 공간을 매립하도록 층간절연막을 형성하는 단계;를 포함한다.

Description

반도체 소자의 제조방법{METHOD OF MANUFACTURING SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 자세하게는, 랜딩 플러그 간의 브리지(Bridge)를 방지함과 아울러 랜딩 플러그 분리용 층간절연막의 갭-필(Gap-Fill) 마진을 향상시킬 수 있는 반도체 소자의 제조방법에 관한 것이다.
반도체 소자의 고집적화에 따라 상,하부 패턴들 간, 특히 접합 영역과 비트 라인 간 및 접합 영역과 캐패시터 간의 전기적 연결에 어려움을 겪게 되었다. 이에 따라, 최근의 반도체 소자 제조 공정에서는 자기정렬콘택(Self Aligned Contact : 이하, SAC)을 통해 상기 접합 영역 상에 랜딩 플러그(Landing Plug Contact)를 형성함으로써, 이러한 랜딩 플러그에 의해 상,하부 패턴들 간의 안정적인 전기적 연결이 이루어지도록 하고 있다.
이하에서는 종래 기술에 따른 랜딩 플러그 형성 공정을 포함한 반도체 소자의 제조방법을 간략하게 설명하도록 한다.
반도체 기판 상에 게이트 절연막, 게이트 도전막 및 게이트 하드마스크막의 적층 구조로 이루어진 수 개의 게이트들을 형성한 후, 상기 게이트의 양측벽에 스페이서를 형성한다. 상기 스페이서 및 게이트가 형성된 반도체 기판의 결과물에 대 해 이온주입을 수행하여 상기 게이트 양측의 반도체 기판 표면 내에 접합 영역을 형성한다.
상기 접합 영역이 형성된 반도체 기판 상에 상기 게이트들을 덮도록 층간절연막을 형성한다. 상기 층간절연막 상에 상기 게이트 및 게이트들 사이의 랜딩 플러그 예정 영역을 노출시키는 마스크 패턴을 형성한 후, 상기 노출된 층간절연막 부분을 식각하여 상기 게이트 및 게이트들 사이의 랜딩 플러그 예정 영역을 노출시키는 랜딩 플러그용 콘택홀을 형성한다.
상기 마스크 패턴을 제거한 다음, 상기 랜딩 플러그용 콘택홀을 매립하도록 반도체 기판과 층간절연막 상에 랜딩 플러그용 폴리실리콘막을 증착한다. 상기 게이트의 게이트 하드마스크막이 노출되도록 상기 폴리실리콘막을 에치백, 또는, CMP(Chemical Mechanical Polishing)하여 상기 게이트들 사이의 랜딩 플러그 예정 영역에 상기 게이트 양측의 접합 영역과 각각 콘택하는 랜딩 플러그를 형성한다.
이후, 공지된 일련의 후속 공정들을 차례로 수행하여 종래 기술에 따른 반도체 소자의 제조를 완성한다.
그러나, 전술한 종래 기술은 반도체 소자의 고집적화 추세에 부합하여 상기 게이트들 사이의 공간이 좁아지게 됨에 따라, 상기 층간절연막의 갭-필 마진이 감소하여 상기 층간절연막이 상기 게이트들 사이의 공간을 제대로 매립할 수 없다는 한계가 있다.
한편, 상기 게이트들 사이의 공간을 매립하기 위해 상기 층간절연막으로서 SOG(Spin On Glass)막 또는 SOD(Spin On Dielectirc)막 등의 유동성 절연막을 사용 하는 방법이 제안된 바 있다.
이러한 유동성 절연막은 갭-필 특성이 우수하다는 장점이 있지만, 이 경우에는, 막의 경화를 위해 후속 어닐링 과정을 필수로 수반하며 상기 어닐링시 좁은 공간에 형성된 유동성 절연막의 경화가 제대로 이루어지지 않는다. 그 결과, 상기 폴리실리콘막의 에치백, 또는, CMP시 제대로 경화되지 않은 유동성 절연막 부분이 소실되어 랜딩 플러그 간의 브리지(Bridge)를 발생된다. 또한, 상기 어닐링시 온도가 상승함에 따라 상기 유동성 절연막의 부피가 수축되어 그에 따른 기공(Pore) 및 크랙(Crack)이 발생된다.
본 발명은 랜딩 플러그 간의 브리지(Bridge)를 방지할 수 있는 반도체 소자의 제조방법을 제공한다.
또한, 본 발명은 랜딩 플러그 분리용 층간절연막의 갭-필(Gap-Fill) 마진을 향상시킬 수 있는 반도체 소자의 제조방법을 제공한다.
본 발명에 따른 반도체 소자의 제조방법은, 다수의 게이트가 형성된 반도체 기판 상에 플러그 물질막을 형성하는 단계; 상기 플러그 물질막을 식각하여 랜딩 플러그를 형성하는 단계; 및 상기 랜딩 플러그가 형성된 반도체 기판 상에 상기 게이트들 사이의 공간을 매립하도록 층간절연막을 형성하는 단계;를 포함한다.
상기 플러그 물질막은 폴리실리콘막을 포함한다.
상기 플러그 물질막을 형성하는 단계 후, 그리고, 상기 랜딩 플러그를 형성하는 단계 전, 상기 플러그 물질막을 상기 게이트가 노출될 때까지 CMP(Chemical Mechanical Polishing)하는 단계;를 더 포함한다.
상기 층간절연막은 유동성 절연막으로 형성한다.
상기 유동성 절연막은 SOD(Spin On Dielectirc), SOG(Spin On Glass) 및 플로우-필(Flow-Fill) 중 어느 하나의 방식으로 형성한다.
상기 층간절연막을 형성하는 단계는, 상기 랜딩 플러그가 형성된 반도체 기판 상에 게이트들 사이의 공간을 매립하도록 유동성 절연막을 코팅하는 단계; 상기 유동성 절연막을 큐어링하는 단계; 및 상기 큐어링된 유동성 절연막을 어닐링하는 단계;를 포함한다.
상기 유동성 절연막을 큐어링하는 단계 후, 그리고, 상기 유동성 절연막을 어닐링하는 단계 전, 상기 유동성 절연막을 상기 랜딩 플러그가 노출될 때까지 에치-백(Etch-Back), 또는, CMP(Chemical Mechannical Polishing)하는 단계;를 더 포함한다.
상기 유동성 절연막을 어닐링하는 단계는, N2 또는 O2 를 이용하는 습식 방식으로 수행한다.
상기 유동성 절연막을 어닐링하는 단계는, 퍼니스(Furnace), 또는, 플라즈마(Plasma) 방식으로 수행한다.
본 발명은 게이트들 사이의 공간을 매립하도록 증착된 폴리실리콘막을 식각하여 랜딩 플러그를 형성한 후, 게이트들 사이의 나머지 공간을 매립하도록 랜딩 플러그 분리용 층간절연막을 형성함으로써, 상기 랜딩 플러그 간의 브리지 발생을 방지할 수 있다.
또한, 본 발명은 상기 소자분리용 층간절연막으로서 SOD막, 또는, SOG막과 같은 유동성 절연막을 사용함으로써, 상기 층간절연막의 갭-필 마진을 향상시킬 수 있다.
이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
자세하게, 도 1a 내지 도 1c는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위해 도시한 공정별 평면도이고, 도 2a 내지 도 2c는 도 1a 내지 도 1c의 A-A' 선을 따라 절단하여 도시한 공정별 단면도이다.
도 1a 및 도 2a를 참조하면, 활성 영역을 정의하는 소자분리막(102)이 구비된 반도체 기판(100) 상에 다수의 게이트(104)를 형성한다. 상기 게이트(104)는 게이트 절연막, 게이트 도전막 및 게이트 하드마스크막의 적층 구조를 포함한다. 상기 게이트(104) 양측벽에 스페이서(도시안됨)를 형성한 다음, 상기 게이트(104) 양측의 반도체 기판(100) 표면 내에 접합 영역(106)을 형성한다. 상기 접합 영역(106)이 형성된 반도체 기판(100) 상에 상기 게이트(104)들을 덮도록 폴리실리콘 막(106)을 형성한 후, 상기 폴리실리콘막(106)을 상기 게이트(104)가 노출될 때까지 CMP(Chemical Mechanical Polishing)한다.
도 1b 및 도 2b를 참조하면, 상기 폴리실리콘막(106)을 식각하여 상기 게이트(104)들 사이의 랜딩 플러그 형성 영역에 상기 접합 영역(106)과 콘택하는 랜딩 플러그(110)를 형성한다.
도 1c 및 도 2c를 참조하면, 상기 랜딩 플러그(110)가 형성된 반도체 기판 (100)상에 상기 랜딩 플러그(110)를 덮도록 유동성 절연막을 코팅한 후, 상기 유동성 절연막을 큐어링한다. 상기 유동성 절연막은 SOD(Spin On Dielectirc), SOG(Spin On Glass) 및 플로우-필(Flow-Fill) 중 어느 하나의 방식으로 코팅하는 것이 바람직하다.
그런 다음, 후속의 어닐링 공정의 효과를 향상시키기 위해, 다시 말해, 상기 유동성 절연막의 코팅 두께를 낮추어 어닐링 공정의 효과를 향상시키기 위한 목적으로, 상기 유동성 절연막을 상기 랜딩 플러그(110)가 노출될 때까지 CMP(Chemical Mechanical Polishing), 또는, 에치-백(Etch-Back)한다.
상기 CMP, 또는, 에치백된 유동성 절연막을 경화시켜 상기 랜딩 플러그(110)가 형성되지 않은 나머지 게이트(104)들 사이의 공간을 매립하도록 층간절연막(112)을 형성한다. 상기 유동성 절연막의 경화는 어닐링을 통해 진행하며, 상기 어닐링은 N2 또는 O2 를 이용하는 습식 방식으로 수행하거나, 퍼니스 또는 플라즈마 방식으로 수행함이 바람직하다.
이후, 도시하지는 않았으나 공지된 일련의 후속 공정들을 차례로 수행하여 본 발명의 실시예에 따른 반도체 소자의 제조를 완성한다.
전술한 바와 같이, 본 발명은 게이트들이 형성된 반도체 기판 상에, 먼저, 랜딩 플러그용 도전막인 폴리실리콘막을 증착하고 상기 폴리실리콘막을 식각하여 랜딩 플러그를 형성한 다음, 상기 랜딩 플러그가 형성된 반도체 기판 상에 게이트들 사이의 공간을 매립하도록 랜딩 플러그 분리용 층간절연막을 형성한다.
여기서, 본 발명은 상기 랜딩 플러그 분리용 층간절연막을 유동성 절연막으로 형성함으로써, 상기 랜딩 플러그 분리용 층간절연막의 갭-필(Gap-Fill) 마진을 향상시킬 수 있다.
또한, 본 발명은 상기 랜딩 플러그를 먼저 형성한 다음에 층간절연막을 형성함으로써 상기 랜딩 플러그를 형성하기 위한 폴리실리콘막의 에치백, 또는, CMP시 완전히 경화되지 않은 층간절연막 부분이 소실되어 발생되는 브리지(Bridge)를 방지할 수 있다.
이상, 전술한 본 발명의 실시예들에서는 특정 실시예에 관련하고 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당 업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
도 1a 내지 도 1c는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위해 도시한 공정별 평면도.
도 2a 내지 도 2c는 도 1a 내지 도 1c의 A-A' 절단선에 대응하는 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
100 : 반도체 기판 102 : 소자분리막
104 : 게이트 106 : 접합 영역
108 : 폴리실리콘막 110 : 랜딩 플러그
112 : 층간절연막

Claims (9)

  1. 다수의 게이트가 형성된 반도체 기판 상에 플러그 물질막을 형성하는 단계;
    상기 플러그 물질막을 식각하여 랜딩 플러그를 형성하는 단계; 및
    상기 랜딩 플러그가 형성된 반도체 기판 상에 상기 게이트들 사이의 공간을 매립하도록 층간절연막을 형성하는 단계;
    를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  2. 제 1 항에 있어서,
    상기 플러그 물질막은 폴리실리콘막을 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  3. 제 1 항에 있어서,
    상기 플러그 물질막을 형성하는 단계 후, 그리고, 상기 랜딩 플러그를 형성하는 단계 전,
    상기 플러그 물질막을 상기 게이트가 노출될 때까지 CMP(Chemical Mechanical Polishing)하는 단계;
    를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  4. 제 1 항에 있어서,
    상기 층간절연막은 유동성 절연막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  5. 제 3 항에 있어서,
    상기 유동성 절연막은 SOD(Spin On Dielectirc), SOG(Spin On Glass) 및 플로우-필(Flow-Fill) 중 어느 하나의 방식으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  6. 제 1 항에 있어서,
    상기 층간절연막을 형성하는 단계는,
    상기 랜딩 플러그가 형성된 반도체 기판 상에 게이트들 사이의 공간을 매립하도록 유동성 절연막을 코팅하는 단계;
    상기 유동성 절연막을 큐어링하는 단계; 및
    상기 큐어링된 유동성 절연막을 어닐링하는 단계;
    를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  7. 제 6 항에 있어서,
    상기 유동성 절연막을 큐어링하는 단계 후, 그리고, 상기 유동성 절연막을 어닐링하는 단계 전,
    상기 유동성 절연막을 상기 랜딩 플러그가 노출될 때까지 에치-백(Etch- Back), 또는, CMP(Chemical Mechannical Polishing)하는 단계;
    를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  8. 제 6 항에 있어서,
    상기 유동성 절연막을 어닐링하는 단계는, N2 또는 O2 를 이용하는 습식 방식으로 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
  9. 제 6 항에 있어서,
    상기 유동성 절연막을 어닐링하는 단계는, 퍼니스(Furnace), 또는, 플라즈마(Plasma) 방식으로 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
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