KR20080019429A - 반도체 소자의 소자분리 구조 및 그 형성 방법 - Google Patents

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Abstract

본 발명은 소자분리 구조를 제공한다. 이 소자분리 구조는 반도체 기판, 반도체 기판에 형성되고, 제 1 트렌치 및 제 1 트렌치 하부의 제 2 트렌치를 포함하되, 계단형 측벽에 의해 정의되는 트렌치와, 상기 트렌치에 채워지고 보이드들을 가지는 소자분리막을 포함한다. 보이드들은 상기 제 1 트렌치 및 상기 제 2 트렌치에 각각 분리되어 형성된다.
소자분리막, 트렌치, 보이드

Description

반도체 소자의 소자분리 구조 및 그 형성 방법{ISOLATION STRUCTURE IN SEMICONDUCTOR DEVICE AND METHOD OF FORMING THE SAME}
도 1은 종래기술에 따른 소자분리 구조를 설명하기 위한 단면도이다.
도 2는 본 발명의 실시예들의 소자분리 구조를 설명하기 위한 단면도이다.
도 3A 및 도 4 내지 도 6은 본 발명의 일 실시예에 따른 소자분리 구조의 형성 방법을 설명하기 위한 단면도들이다.
도 3B 및 도 4 내지 도 6은 본 발명의 다른 실시예에 따른 소자분리 구조의 형성 방법을 설명하기 위한 단면도들이다.
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로, 보다 상세하게는 반도체 소자의 소자분리 구조 및 그 형성 방법에 관한 것이다.
반도체 소자의 집적도가 증가함에 따라 소자분리영역도 축소되고 있다. 소자분리영역의 형성은 반도체 제조의 초기단계의 공정으로서 활성영역의 크기 및 후공정의 마진을 좌우하게 된다.
일반적으로, 소자분리영역를 형성하는데 트렌치형 소자분리막 형성 방법이 사용된다. 이 트렌치형 소자분리막 형성 방법에 의하면, 반도체 기판의 소정영역을 식각하여 트렌치를 형성하고 상기 트렌치를 절연막으로 매립한 후 평탄화하여 소자분리막을 형성한다. 상기 트렌치를 좁게 형성함으로써 소자분리영역이 차지하는 면적이 보다 감소 될 수 있다.
이러한 트렌치 소자분리 기술도 반도체 소자의 집적도가 더욱 증가하게 되면 소자분리시 트렌치의 종회비가 점점 커질 필요가 있게 된다. 현재의 트렌치 매립기술로 종횡비가 작은 경우 매립절연막 내 보이드의 발생 없이 완전히 매립시키는 것이 가능하다. 그러나, 트렌치의 종횡비가 큰 경우 절연물질에 의한 매립시 트렌치의 입구에서 오버행(overhang)이 발생하여 트렌치 내에 큰 보이드(void)가 형성된다. 그 결과, 후속단계에서 평탄화 공정을 수행하여 트렌치 소자분리막을 형성하면 보이드가 개방될 수 있다.
종래기술에 따르면, 종횡비가 커질수록 소자분리 구조의 체적에서 보이드의 비중이 커질 수 있다. 이는, 보이드와 소자분리막의 팽창계수의 차이로 인해 크랙이 발생하는 문제를 야기할 수 있다.
도 1은 종래기술에 따른 소자분리 구조를 설명하기 위한 단면도이다.
도 1을 참조하면, 반도체 기판(1)에 트렌치(5)가 있고, 상기 트렌치(5)에 절연물질이 채워져 소자분리막(6)이 형성된다. 상기 소자분리막(6)은 종횡비가 큰 트렌치에서 상기 소자분리막(6) 내부에 큰 보이드(4)가 있거나 상기 소자분리막(6)의 상부에 노출된 보이드(4a)가 있을 수 있다.
상기 소자분리막(6)을 형성한 이후에는 게이트 전극(미도시)을 형성하기 위 한 공정이 수행되게 되는 데, 이때 노출된 보이드(4a)에 도전물질이 채워짐으로써 인접한 게이트 전극간에 브릿지가 일어날 수 있어 반도체 소자의 신뢰성에 악영향을 끼칠 수 있다.
최근에는 소자분리막 내에 보이드가 형성되는 것을 방지하기 위해서 갭필링(gap filling) 특성이 양호한 물질 예컨대 USG(Undoped Silicate Glass)를 사용하여 트렌치를 매립하는 방법이 이용되고 있다. 하지만, 트렌치의 종횡비가 한계치를 넘어서게 되면, 갭필링 특성이 양호한 물질을 사용하여 트렌치를 매립한다고 하더라도, 소자분리막 내에 보이드가 발생되는 문제를 해결하지 못하게 된다.
본 발명의 이루고자 하는 기술적 과제는 상술한 제반적인 문제점들을 해결하기 위한 것으로서, 보이드의 체적이 작거나 보이드가 없는 반도체 소자의 소자분리 구조 및 그 형성 방법을 제공하는데 있다.
본 발명의 이루고자 하는 다른 기술적 과제는 보이드가 소자분리막 표면에 노출되는 것을 막을 수 있는 반도체 소자의 소자분리 구조 및 그 형성 방법을 제공하는데 있다.
본 발명의 이루고자 하는 또 다른 기술적 과제는 보이드가 소자분리막 표면보다 낮은 부분에 형성된 반도체 소자의 소자분리 구조 및 그 형성 방법을 제공하는데 있다.
상기한 기술적 과제를 달성하기 위한 본 발명은 반도체소자의 소자분리 구조 를 제공한다. 이 구조는 반도체 기판과 상기 반도체 기판에 형성된 트렌치를 포함한다. 상기 트렌치는 제 1 트렌치와 상기 제 1 트렌치 하부의 제 2 트렌치를 포함할 수 있고 계단형 측벽에 의해 정의된다. 상기 트렌치에 소자분리막이 채워진다. 상기 소자분리막은 보이드들을 가질 수 있다. 본 발명의 실시예에서, 상기 보이드는 상기 제 1 트렌치와 상기 제 2 트렌치에 각각 분리되어 형성될 수 있다. 종래기술과 비교하여 본 발명에서 보이드는 2 이상으로 분할되어 체적이 작을 수 있다. 따라서, 후속공정에서 상기 소자분리막이 리플로우되어 보이드가 제거될 수도 있다.
상기 제 1 트렌치는 상기 제 2 트렌치보다 폭이 넓을 수 있다. 따라서, 상기 트렌치의 입구가 확장되어 상기 소자분리막의 갭필이 용이해 질 수 있다. 상기 트렌치는 다수의 계단을 가지는 측벽에 의해 정의되어, 상부로 갈수록 폭이 증가될 수 있다. 상기 트렌치의 측벽은 수직 또는 정경사를 가질 수 있다.
상기 기술적 과제를 달성하기 위하여 본 발명은 소자분리 구조의 형성 방법을 제공한다. 이 방법은 반도체를 식각하여 트렌치를 형성하고, 상기 트렌치 내에 절연막을 채우는 것을 포함한다. 상기 절연막을 평탄화하여 소자분리막을 형성할 수 있다.
상기 트렌치는 제 1 트렌치와 제 1 트렌치 하부의 제 2 트렌치를 포함할 수 있고 계단형 측벽에 의해 정의된다. 상기 절연막은 상기 트렌치 내에 채워져, 상기 제 1 트렌치 및 제 2 트렌치에 각각 분리된 보이드들을 가질 수 있다.
본 발명의 일 실시예에서, 상기 트렌치를 형성하는 방법은 마스크 패턴을 식 각마스크로 사용하여 반도체 기판을 식각하는 것을 포함할 수 있다. 상기 마스크 패턴은 반도체 기판에 적층된 패드 산화막 및 패드 질화막으로 구성될 수 있으며, 상기 패드 산화막 및 패드 질화막을 패터닝하여 반도체 기판의 소정 영역이 노출된 마스크 패턴을 형성할 수 있다.
상기 마스크 패턴을 식각마스크로 사용하여 상기 반도체 기판을 식각하여 제 1 트렌치를 형성할 수 있다. 제 1 트렌치를 정의하는 측벽에 스페이서 패턴을 형성하여 상기 제 1 트렌치의 바닥면을 노출시킨다. 상기 스페이서 패턴을 식각마스크로 사용하여 노출된 반도체 기판을 식각하여 제 2 트렌치를 형성할 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층(또는 막) 및 트렌치들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 층(또는 막)이 다른 층(또는 막) 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층(또는 막) 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층(또는 막)이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
도 2는 본 발명의 실시예들의 소자분리 구조를 설명하기 위한 단면도이다.
도 2를 참조하면, 반도체 기판은 Ⅰ및 Ⅱ 영역을 가질 수 있다. 도 2에 도시 된 Ⅰ영역을 참조하면, 반도체 기판(10)에 계단형 측벽에 의해 정의된 트렌치(15)가 있다. 상기 트렌치(15)는 제 1 트렌치(A) 및 제 1 트렌치(A) 하부의 제 2 트렌치(B)를 포함한다. 상기 트렌치(15)에 절연물질로 채워진 소자분리막(18b)이 있다. 상기 제 2 트렌치(B)에 제 1 보이드(19)가 있고 제 1 트렌치(A)에 제 2 보이드(19a)가 있다. 상기 1 트렌치(A) 및 제 2 트렌치(B)의 측벽은 수직하거나 갭필이 용이하도록 정경사를 가질 수 있다.
상기 제 1 트렌치(A)의 폭이 상기 제 2 트렌치(B)의 폭보다 크다. 따라서, 상기 트렌치(15)에 절연물질을 채울 때 상기 제 2 트렌치(B)의 입구에 오버행에 의한 제 1 보이드(19)가 먼저 형성될 수 있다. 이어서, 상기 제 1 트렌치(A)에 제 2 보이드(19a)가 형성될 수 있다. 즉, 보이드들은 상기 제 1 트렌치(A)와 제 2 트렌치(B)에 각각 분리되어 형성될 수 있다.
종래기술과 비교하여 본 발명의 보이드는 제 1 보이드(19)와 제 2 보이드(19a)로 분할되어 체적이 작을 수 있다. 따라서, 종횡비가 커진 소자분리 구조의 체적에서 보이드의 비중이 작을 수 있다. 이는, 보이드와 소자분리막의 팽창계수의 차이로 인한 크랙 발생의 문제를 감소시킬 수 있다. 나아가, 상기 제 2 트렌치(B)의 입구가 확장되어 상기 소자분리막(18b)의 갭필이 용이하여 제 2 보이드(19a)가 형성되지 않을 수도 있다.
도 2에 도시된 Ⅱ영역을 참조하면, 반도체 기판(10)에 계단형 측벽에 의해 정의된 트렌치(25a)가 있다. 상기 트렌치(25a)는 상부로 갈수록 폭이 증가한다. 상기 트렌치(25a)는 제 1 트렌치(A), 제 2 트렌치(B) 및 제 3 트렌치(C)을 포함한다. 상기 트렌치(25a)에 절연물질로 채워진 소자분리막(28)이 있다. 상기 제 3 트렌치(C)에 제 1 보이드(20)가 있고 상기 제 2 트렌치(B)에 제 2 보이드(20a)가 있고 제 1 트렌치(A)에 제 3 보이드(20b)가 있다. 상기 제 1 트렌치(A), 제 2 트렌치(B) 및 제 3 트렌치(C)의 측벽은 수직하거나 갭필이 용이하도록 정경사를 가질 수 있다.
상기 트렌치(25a)에 절연물질을 채울 때 상기 제 2 트렌치(B)의 폭이 상기 제 3 트렌치(C)의 폭보다 크므로 상기 제 3 트렌치(C)의 입구에 오버행에 의한 제 1 보이드(20)가 먼저 형성될 수 있다. 그리고, 상기 제 3 트렌치(C)의 폭이 상기 제 2 트렌치(B)의 폭보다 크므로 상기 제 2 트렌치(B)의 입구에 오버행에 의한 제 2 보이드(20a)가 형성될 수 있다. 이어서, 상기 제 1 트렌치(C)에 제 3 보이드(20b)가 형성될 수 있다. 보이드는 상기 제 1 트렌치(A), 제 2 트렌치(B) 및 제 3 트렌치(C)에 각각 분리되어 형성될 수 있다.
종래기술과 도 2에 도시된 Ⅰ트렌치의 실시예와 비교하여, 본 발명의 보이드들은 제 1 보이드(20), 제 2 보이드(20a) 및 제 3 보이드(20b)로 분할되어 체적이 작을 수 있다. 따라서, 종횡비가 커진 소자분리 구조의 체적에서 보이드의 비중이 작을 수 있다. 이는, 보이드와 소자분리막의 팽창계수의 차이로 인한 크랙 발생의 문제를 크게 감소시킬 수 있다. 나아가, 상기 제 2 트렌치(B) 및 제 3 트렌치(C)의 입구가 확장되어 상기 소자분리막(28)의 갭필이 용이하여 제 2 보이드(20a) 또는 제 3 보이드(20b)가 형성되지 않을 수도 있다.
도 3A 및 도 4 내지 도 6은 본 발명의 일 실시예에 따른 소자분리 구조의 형 성 방법을 설명하기 위한 단면도들이다.
도 3A 및 도 4를 참조하면, 반도체 기판(10) 상에 마스크 패턴(14)을 형성한다. 상기 마스크 패턴(14)은 반도체 기판(10)에 적층된 패드 산화막(14a) 및 패드 질화막(14b)으로 구성될 수 있다. 상기 패드 산화막(14a) 및 패드 질화막(14b)은 반도체 기판(10)의 소정 영역을 노출한다. 상기 마스크 패턴(14)을 식각마스크로 사용하여 노출된 반도체 기판(10)을 식각하여 제 1 트렌치(A)를 형성한다.
상기 제 1 트렌치(A) 하부의 반도체 기판(10) 일부를 식각하여 제 2 트렌치(B)를 형성할 수 있다. 예컨대, 상기 제 1 트렌치(A)를 갖는 반도체 기판(10) 상에 절연막을 콘포말(conformal)하게 형성한다. 상기 절연막을 에치백하여 상기 마스크 패턴(14) 및 제 1 트렌치(A)의 측벽에 스페이서 패턴(16)을 형성한다. 상기 스페이스 패턴(16)은 상기 제 1 트렌치(A)의 측벽 및 모서리 바닥면을 덮고 제 1 트렌치(A)의 바닥면을 노출한다. 이어서, 상기 스페이서 패턴(16)을 식각 마스크로 사용하여 노출된 제 1 트렌치(A)의 바닥면을 식각하여 제 2 트렌치(B)를 형성한다. 상기 제 1 트렌치(A) 하부에 도시된 점선들은 식각되어 형성될 제 2 트렌치(B)를 나타낸다. 상기 스페이스 패턴(16)을 제거하여 제 1 트렌치(A) 및 제 2 트렌치(B)를 갖는 트렌치(15)을 형성한다. 이에 따라, 상기 트렌치(15)의 측벽은 계단형으로 형성되고 상기 제 2 트렌치(B)의 폭은 상기 제 1 트렌치(A)의 폭보다 넓다.
상기 제 1 트렌치(A) 및 제 2 트렌치(B)의 측벽은 식각 조건을 조절하여 수직하거나 트렌치 매립 절연물질의 매립특성을 향상시키기 위해서 정경사를 가지게 형성할 수 있다.
도 4 및 도 5를 참조하면, 계단형 측벽에 의해 정의된 트렌치(15)을 갖는 반도체 기판(10)에 반도체 기판(10) 표면으로부터 t1 두께로 절연막(18)을 형성하여 상기 제 2 트렌치(B)에 제 1 보이드(19)를 형성할 수 있다. 상기 절연막(18)은 화학기상증착 공정을 수행하여 형성될 수 있다. 상기 t1 두께의 절연막(18)은 상기 제 2 트렌치(B)를 채우고 제 1 트렌치(A)의 측벽에 형성될 수 있다. 상기 제 1 트렌치(A)의 측벽에 형성된 절연막(18)은 상기 제 1 트렌치(A)의 입구 상부에 라운드(round)지게 형성될 수 있다. 상기 제 1 트렌치(A)의 입구 상부에 절연막(18)이 라운드(round)지게 형성되므로, 상기 절연막(18)이 형성된 제 1 트렌치의 상부의 폭이 상대적으로 하부의 폭보다 넓어져서 후속 공정에서 갭필링(gap filling)이 좋을 수 있다.
도 6을 참조하면, 상기 t1 두께의 절연막(18)이 형성된 반도체 기판(10) 상에 상기 화학기상증착 공정을 계속 수행하여 반도체 기판(10) 표면으로부터 t2 두께로 절연막(18a)을 형성하여 상기 제 1 트렌치(A)에 제 2 보이드(19a)를 형성할 수 있다. 즉, 보이드는 상기 제 1 트렌치(A)와 제 2 트렌치(B)에 각각 분리되어 형성될 수 있다.
상기 t2 두께의 절연막(18a)은 상기 제 2 트렌치(B)를 채우고 갭필(gap fill) 절연층(18a)을 형성한다. 상기 t1 두께의 절연막(18)이 상기 제 1 트렌치(A)의 입구 상부에 라운드(round)지게 형성되어서 갭필링이 좋을 수 있으므로 상기 제 2 보이드(19a)는 제 1 보이드(19)보다 작거나 형성되지 않을 수도 있다.
종래기술과 비교하여 본 발명에서 보이드들은 제 1 보이드(19)와 제 2 보이 드(19a)로 분할되어 체적이 작을 수 있다. 따라서, 종횡비가 커진 소자분리 구조의 체적에서 보이드의 비중이 작을 수 있다. 그 결과, 보이드와 소자분리막의 팽창계수의 차이로 인해 크랙 발생을 크게 감소시킬 수 있다.
나아가, 상기 제 2 트렌치(B)의 입구에 오버행에 의한 제 1 보이드(19)가 형성된 후 상기 t1 두께의 절연막(18)이 상기 제 1 트렌치(A)의 입구 상부에 라운드(round)지게 형성되어서 갭필이 용이해지므로, 후속의 소자분리막 표면보다 낮은 부분에 상기 제 2 보이드(19a)는 제 1 보이드(19)보다 작거나 형성되지 않을 수도 있다.
도 2에 도시된 Ⅰ영역을 재차 참조하면, 후속으로 상기 갭필(gap-fill) 절연층(18a)을 평탄화하여 소자분리막(18b)을 형성한다. 상기 평탄화는 화학 기계적 연마공정으로 수행될 수 있다.
도 3B 및 도 4 내지 도 6은 본 발명의 다른 실시예에 따른 소자분리 구조의 형성 방법을 설명하기 위한 단면도이다.
도 3B 및 도 4를 참조하면, 반도체 기판(10) 상에 제 1 개구부를 갖는 제 1 마스크 패턴(미도시)을 형성한다. 상기 제 1 마스크 패턴을 식각 마스크로 사용하여 노출된 반도체 기판(10)을 식각하여 홈(13)을 형성한다. 상기 홈(13)는 후속으로 형성될 제 2 트렌치(B)의 폭과 깊이에 대응될 수 있다. 상기 제 1 마스크 패턴을 제거하고, 상기 홈(13)을 갖는 반도체 기판(10)상에 제 2 개구부를 갖는 제 2 마스크 패턴(17)을 형성한다. 상기 제 2 개구부의 폭은 상기 제 1 개구부 또는 홈(13)의 폭보다 넓고 후속의 제 1 트렌치(A)의 폭에 대응될 수 있다. 상기 제 2 마스크 패턴(17)을 식각 마스크로 사용하여 반도체 기판(10)을 식각하여 제 1 트렌치(A) 및 제 2 트렌치(B)를 형성한다. 홈(13) 주위에 도시된 점선은 식각되어 형성될 상기 제 1 트렌치(A) 및 제 2 트렌치(B)를 나타낸다. 상기 제 2 마스크 패턴(17)을 제거하여 제 1 트렌치(A) 및 제 2 트렌치(B)를 갖는 트렌치(15)을 형성한다. 이에 따라, 상기 트렌치(15)의 측벽은 계단형으로 형성되고 상기 제 2 트렌치(B)의 폭은 상기 제 1 트렌치(A)의 폭보다 넓다.
상기 제 1 트렌치(A) 및 제 2 트렌치(B)의 측벽은 식각 조건을 조절하여 수직하거나 트렌치 매립 절연물질의 매립특성을 향상시키기 위해서 정경사를 가지게 형성할 수 있다.
이후 소자분리막을 형성하는 공정은 본 발명의 일 실시예에 따른 도 4 내지 도 6를 참조하여 상술한 바와 같다.
상기한 실시예들의 설명은 본 발명의 더욱 철저한 이해를 제공하기 위하여 도면을 참조로 예를 든 것에 불과하므로, 본 발명을 한정하는 의미로 해석되어서는 안될 것이다. 그리고, 본 발명의 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기본적 원리를 벗어나지 않는 범위 내에서 다양한 변화와 변경이 가능함은 물론이다.
상술한 바와 같이, 본 발명에 따르면, 제 1 트렌치 및 제 1 트렌치 하부의 제 2 트렌치를 포함하되, 계단형 측벽에 의해 정의되는 트렌치에 보이드들은 상기 제 1 트렌치 및 상기 제 2 트렌치에 각각 분리되어 형성된다. 이에 따라, 보이드들 은 제 1 보이드와 제 2 보이드로 분할되어 체적이 작을 수 있어 보이드와 소자분리막의 팽창계수의 차이로 인해 크랙 발생을 크게 감소시킬 수 있다.
나아가, 상기 소자분리 구조를 형성시 상기 제 2 트렌치의 입구에 오버행에 의한 제 1 보이드가 형성된 후 상기 t1 두께의 절연막이 상기 제 1 트렌치의 입구 상부에 라운드(round)지게 형성되어서 갭필이 용이해지므로 상기 제 2 보이드는 제 1 보이드보다 작거나 형성되지 않을 수도 있다.

Claims (10)

  1. 반도체 기판;
    상기 반도체 기판에 형성되고, 제 1 트렌치 및 제 1 트렌치 하부의 제 2 트렌치를 포함하되, 계단형 측벽에 의해 정의되는 트렌치; 및
    상기 트렌치에 채워지고 보이드들을 가지는 소자분리막을 포함하되,
    상기 보이드들은 상기 제 1 트렌치 및 상기 제 2 트렌치에 각각 분리되어 형성된 것을 특징으로 하는 소자분리 구조.
  2. 제 1 항에 있어서,
    상기 제 1 트렌치의 폭은 상기 제 2 트렌치의 폭보다 넓은 것을 특징으로 하는 소자분리 구조.
  3. 제 1 항에 있어서,
    상기 트렌치는 상기 제 2 트렌치 하부의 제 3 트렌치를 더 포함하되,
    상기 제 2 트렌치의 폭은 상기 제 3 트렌치의 폭보다 넓은 것을 특징으로 하는 소자분리 구조.
  4. 제 1 항에 있어서,
    상기 제 1 트렌치 및 제 2 트렌치의 측벽은 수직하거나 정경사를 갖는 것을 특징으로 하는 소자분리 구조.
  5. 반도체 기판을 식각하여 제 1 트렌치 및 제 1 트렌치 하부의 제 2 트렌치를 포함하되 계단형 측벽에 의해 정의된 트렌치를 형성하는 단계;
    상기 트렌치 내에 절연막을 채우되, 상기 제 1 트렌치 및 제 2 트렌치에 분리된 보이드들을 형성하는 단계; 및
    상기 절연막을 평탄화하여 상기 트렌치 내에 채워진 소자분리막을 형성하는 단계를 포함하는 소자분리 구조의 형성 방법.
  6. 제 5 항에 있어서,
    상기 트렌치를 형성하는 단계는
    상기 제 1 트렌치는 상기 제 2 트렌치보다 넓은 폭을 가지도록 형성하는 것을 특징으로 하는 소자분리 구조의 형성 방법.
  7. 제 5항에 있어서,
    상기 절연막을 채우는 단계는:
    상기 트렌치 내에 제 1 두께의 절연막을 형성하여 상기 제 2 트렌치에 제 1 보이드를 형성하는 단계; 및
    상기 제 1 보이드가 형성된 트렌치 내에 제 2 두께의 절연막을 형성하여 상기 제 1 트렌치에 제 2 보이드를 형성하는 단계를 포함하는 소자분리 구조의 형성 방법.
  8. 제 5항에 있어서,
    상기 트렌치를 형성하는 단계는:
    상기 반도체 기판을 식각하여 제 1 트렌치를 형성하는 단계;
    상기 제 1 트렌치의 측벽에 스페이서를 형성하여 상기 제 1 트렌치의 바닥에 상기 반도체 기판의 일부를 노출하는 단계; 및
    상기 노출된 반도체 일부를 식각하여 제 2 트렌치를 형성하는 단계를 포함하는 소자분리 구조의 형성 방법.
  9. 제 5항에 있어서,
    상기 트렌치를 형성하는 단계는:
    상기 반도체 기판을 식각하여 제 1 폭을 가지는 서브 트렌치를 형성하는 단계; 및
    상기 서브 트렌치의 측벽을 정의하는 반도체 기판의 상부를 식각하여 제 1 폭보다 넓은 제 2 폭을 가지는 제 1 트렌치 및 상기 제 1 트렌치 하부에 제 1 폭을 가지는 제 2 트렌치를 정의하는 단계를 포함하는 소자분리 구조의 형성 방법.
  10. 제 9항에 있어서,
    상기 제 2 트렌치를 정의하는 단계는:
    상기 서브 트렌치를 노출하고 상기 제 2 폭의 개구부를 갖는 마스크 패턴을 형성하는 단계;
    상기 마스크 패턴을 식각마스크로 사용하여 상기 서브 트렌치를 갖는 반도체 기판을 식각하는 단계를 포함하는 소자분리 구조의 형성 방법.
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