KR20080017155A - 반도체 장치의 제조 방법 - Google Patents

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KR20080017155A
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Abstract

반도체 장치의 제조 방법에서, 패드 영역을 갖는 기판 상에 질화물을 포함하는 식각 저지막 및 산화물을 포함하는 몰드막이 형성된다. 상기 몰드막 및 식각 저지막을 패터닝하여 상기 기판의 패드 영역을 노출시키는 개구를 형성한다. 황산(H2SO4) 및 물(H2O)을 포함하는 식각액을 이용하여 상기 개구에 의해 노출된 상기 식각 저지막의 측면 부위를 식각함으로써 상기 식각 저지막에 의해 한정된 개구의 하부를 상기 몰드막에 의해 한정된 개구의 중앙 부위보다 넓게 확장시킨다. 이어서, 상기 확장된 개구의 표면들 상에 하부 전극을 형성하고, 상기 하부 전극 상에 유전막 및 상부 전극을 형성하여 커패시터를 완성한다. 상기와 같이 하부가 확장된 개구 내에 하부 전극을 형성하므로 상기 커패시터의 구조적 안정성이 향상될 수 있다.

Description

반도체 장치의 제조 방법{Method of manufacturing a semiconductor device}
도 1은 종래의 실린더 형상을 갖는 커패시터의 문제점을 설명하기 위한 개략적인 단면도를 도시한 것이다.
도 2는 종래의 반도체 장치의 단면도를 도시한 것이다.
도 3은 도 2에 도시한 반도체 메모리 장치의 평면도이다.
도 4 내지 도 11 및 도 16 내지 도 19는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 12는 황산 및 물을 포함하는 제1 식각액과 황산, 물 및 과산화수소를 포함하는 제2 식각액을 이용하여 식각 공정을 수행하는 경우 막들의 식각량을 나타내는 그래프이다.
도 13은 본 발명의 일 실시예에 따라 형성된 초기 개구를 보여주는 전자 현미경 사진이다.
도 14는 본 발명의 일 실시예에 따라 형성된 확장된 개구를 보여주는 전자 현미경 사진이다.
도 15는 종래의 기술에 의해 형성된 개구를 보여주는 전자 현미경 사진이다.
* 도면의 주요부분에 대한 부호의 설명 *
100 : 반도체 기판 115 : 게이트 구조물
127 : 트랜지스터 구조물 157 : 제4 패드
160 : 식각 저지막 162 : 제1 몰드막
164 : 제2 몰드막 168 : 마스크 패턴
170 : 개구 172 : 하부 전극
176 : 유전막 178 : 상부 전극
180 : 커패시터
본 발명은 반도체 장치의 제조 방법에 관한 것이다. 보다 상세하게는, 실린더 형상을 갖는 커패시터를 포함하는 반도체 장치의 제조 방법에 관한 것이다.
일반적으로 DRAM 장치와 같은 메모리용 반도체 장치들은 데이터나 프로그램의 명령과 같은 정보를 기억하는 장치로서 그로부터 기억된 정보를 읽어내기도 하고 장치에 다른 정보를 기억시킬 수 있다. 하나의 메모리 장치는 대개 1개의 트랜지스터와 1개의 커패시터로 구성된다. 통상적으로 DRAM 소자 등에 포함되는 커패시터는 스토리지 전극, 유전막 및 플레이트 전극 등으로 구성된다. 이와 같은 커패시터를 포함하는 메모리 장치의 용량을 향상시키기 위해서는 커패시터의 정전 용량을 증가시키는 것이 매우 중요하다.
현재, DRAM 장치의 집적도가 기가급 이상으로 증가함에 따라 단위 셀 당 허용 면적의 감소가 지속되면서 커패시터의 커패시턴스를 확보하기 위하여, 초기에는 커패시터의 형상을 평탄한 구조로 제작하다가, 점차로 박스 형상 또는 실린더 형상으로 형성하고 있다. 하지만, 현재와 같이 0.11μm 이하의 초미세 선폭 기술을 적용한 기가급 이상의 DRAM 장치에 있어서, 허용된 셀 면적 내에서 커패시터가 요구되는 커패시턴스를 가지기 위해서는 필연적으로 커패시터의 종횡비가 증가할 수밖에 없게 되며, 이에 따라 인접한 커패시터들 사이에 2-비트 단락(bit fail)이 발생하는 문제점이 있다.
도 1은 종래의 실린더 형상을 갖는 커패시터의 문제점을 설명하기 위한 개략적인 단면도를 도시한 것이다.
도 1을 참조하면, 종래의 실린더형 커패시터는 반도체 기판(1)에 형성된 콘택 패드(4)에 전기적으로 접촉되는 실린더형 스토리지 전극(13)을 구비한다. 커패시터의 스토리지 전극(13)은 반도체 기판(1) 상에 형성된 절연막(7)을 관통하여 형성된 콘택 플러그(10)를 통하여 콘택 패드(4)에 전기적으로 연결된다. 그러나, 이와 같은 DRAM 장치의 셀 커패시턴스를 증가시키기 위해서는 스토리지 전극(13)의 높이를 증가시켜야 하지만, 스토리지 전극(13)의 높이가 지나치게 높아질 경우에는 점선으로 도시한 바와 같이 스토리지 전극(13)이 쓰러짐으로써, 인접하는 커패시터들이 서로 연결되는 커패시터들 간의 2-비트 단락이 발생하게 된다.
상술한 문제점을 해결하기 위하여, 미국 공개특허 제2003-85420호에는 빔 형태의 절연 부재를 이용하여 각 커패시터의 하부 전극을 서로 연결함으로써, 커패시터의 기계적 강도를 향상시킬 수 있는 반도체 메모리 장치 및 그 제조 방법이 개시되어 있다.
도 2는 상기 미국 공개특허에 개시된 반도체 메모리 장치의 단면도를 도시한 것이며, 도 3은 도 2에 도시한 반도체 메모리 장치의 평면도이다.
도 2 및 도 3을 참조하면, 반도체 기판(15) 상에 소자 분리막(18)을 형성하여 반도체 기판(13)을 액티브 영역 및 필드 영역으로 구분한 후, 상기 액티브 영역에 각기 게이트 산화막 패턴, 게이트 전극 및 마스크 패턴으로 구성되는 게이트 구조물들(27)을 형성한다.
게이트 구조물들(27)을 마스크로 이용하여 게이트 구조물들(27) 사이의 반도체 기판(15)에 불순물을 이온 주입하여 소스/드레인 영역(21, 24)을 형성함으로써, 반도체 기판(15) 상에 MOS 트랜지스터들을 형성한다.
상기 MOS 트랜지스터들이 형성된 반도체 기판(15) 상에 제1 층간 절연막(42)을 형성한 다음, 제1 층간 절연막(42)을 관통하여 소스/드레인 영역(21, 24)에 각기 접촉되는 커패시터 플러그(30) 및 비트 라인 플러그(33)를 형성한다.
제1 층간 절연막(42) 상에 제2 층간 절연막(45)을 형성한 후, 제2 층간 절연막(45)을 부분적으로 식각하여 제2 층간 절연막(45)에 비트 라인 플러그(33)에 접촉되는 비트 라인 콘택 플러그(36)를 형성한다. 제2 층간 절연막(45) 상에 제3 층간 절연막(48)을 형성하고, 제3 및 제2 층간 절연막(48, 45)을 순차적으로 식각하여, 제3 및 제2 층간 절연막(48, 45)을 관통하여 커패시터 플러그(30)에 접촉되는 커패시터 콘택 플러그(39)를 형성한다.
커패시터 콘택 플러그(39) 및 제3 층간 절연막(48) 상에 식각 저지막(51)을 형성한 후, 식각 저지막(51)을 부분적으로 식각하여 커패시터 콘택 플러그(39)를 노출시키는 콘택홀(54)을 형성한다. 콘택홀(54)을 통하여 커패시터 콘택 플러그(39)에 접촉되는 실린더 형상의 하부 전극(57)을 형성한다. 실린더형 하부 전극(57)은 커패시터 콘택 플러그(39) 및 커패시터 플러그(30)를 통하여 소스/드레인 영역(21)에 전기적으로 연결된다.
인접하는 커패시터들의 하부 전극들(57)의 네 측벽들 사이에 하부 전극들(57)을 서로 연결하는 빔 형태의 절연 부재(72)를 형성한 다음, 각 커패시터의 하부 전극(57) 상에 유전막(60) 및 상부 전극(63)을 순차적으로 형성하여 커패시터(66)를 완성한다. 이어서, 각 커패시터(66)의 내측 및 외측에 후속하여 형성되는 상부 배선과의 전기적 절연을 위한 절연막(69)을 형성한다. 이에 따라, 커패시터들(66)은 그 하부 전극들(57)이 각기 그 네 측벽들 사이에 형성된 빔 형상의 절연 부재들(72)을 통하여 서로 연결된 구조로 형성된다.
그러나, 전술한 반도체 장치에 있어서, 비록 빔 형상의 절연 부재(72)를 적용하여 커패시터(66)의 기계적 강도를 향상시킬 수는 있으나, 하부 전극들(57)을 서로 연결하기 위하여 다수의 빔 형상의 절연 부재들(72)을 하부 전극들(57)의 네 측벽들 사이에 형성하기 때문에 커패시터들(66)을 제조하는 공정이 지나치게 복잡해진다. 이에 따라, 반도체 메모리 제조 장치의 제조에 소요되는 비용과 시간이 크게 증가하게 된다.
또한, 도 2 및 도 3에 도시한 바와 같이, 커패시터(66)가 내부 및 외부로 구분되는 복잡한 구조를 가지기 때문에, 이러한 구조를 가지는 커패시터(66)를 제조하는 과정이 어려워질 뿐만 아니라 커패시터(66)와 상부 배선과의 전기적 절연을 위한 절연막(69)의 형성 시에도 커패시터(66)의 내부에는 절연막이 제대로 형성되지 못할 가능성이 매우 높아진다. 더욱이, 이와 같은 커패시터(66)의 구조의 복잡성은 결국 반도체 장치의 수율을 저하시키는 문제점을 가져오게 된다.
또한, 대한민국 공개특허공보 제2001-0017022호에 따르면, 몰드 산화막을 식각하여 개구를 형성한 후 상기 개구에 의해 노출된 식각 저지막 부위를 인산 용액을 이용하여 제거함으로써 패드 도전막을 노출시킨다. 따라서, 상기 패드 도전막과 후속하여 형성되는 커패시터의 하부 전극 사이의 접촉 면적을 증가시킬 수 있다. 그러나, 상기 인산 용액을 사용하여 식각 저지막을 제거하는 동안 상기 몰드 산화막도 함께 제거되므로, 후속하여 형성되는 커패시터의 하부 전극들 사이에서 중앙 부위 단락(middle bridge fail)이 발생될 수 있다.
본 발명의 목적은 커패시터들 사이에서 중앙 부위 단락을 방지할 수 있는 반도체 장치의 제조 방법을 제공하는데 있다.
상술한 본 발명의 목적을 달성하기 위한 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법은, 기판 상에 질화물을 포함하는 식각 저지막 및 산화물을 포함하는 몰드막을 형성하는 단계와, 상기 몰드막 및 식각 저지막을 패터닝하여 상기 기판을 노출시키는 개구를 형성하는 단계와, 황산(H2SO4) 및 물(H2O)을 포함하는 식각액을 이용하여 상기 개구에 의해 노출된 상기 식각 저지막의 측면 부위를 식각함 으로써 상기 식각 저지막에 의해 한정된 개구의 하부를 상기 몰드막에 의해 한정된 개구의 중앙 부위보다 넓게 확장시키는 단계와, 상기 하부가 확장된 개구의 표면들 상에 하부 전극을 형성하는 단계를 포함할 수 있다.
본 발명의 일 실시예에 따르면, 상기 황산에 대한 물의 부피비는 약 0.3 내지 0.7 정도일 수 있으며, 상기 개구의 하부를 확장시키기 위한 식각 공정은 약 100 내지 160℃의 온도에서 수행될 수 있다.
본 발명의 일 실시예에 따르면, 상기 개구의 하부를 확장시키는 단계는, 상기 기판이 상기 식각액에 침지되도록 상기 식각액이 수용된 용기 내에 상기 기판을 위치시키는 단계와, 상기 용기를 밀폐시키는 단계와, 상기 밀폐된 용기를 가열하여 상기 식각액의 온도를 상승시키는 단계를 포함할 수 있다. 상기 식각액은 약 100 내지 160℃의 온도로 가열될 수 있으며, 상기 밀폐된 용기 내에는 불활성 가스가 제공될 수 있다.
본 발명의 일 실시예에 따르면, 상기 몰드막은 제1 몰드막과 제2 몰드막을 포함할 수 있다. 상기 제1 몰드막은 BPSG(Boron Phosphorous Silicate Glass)를 포함할 수 있으며, 상기 제2 몰드막은 TEOS(Tetra-Ethyl-Ortho-Silicate)를 포함할 수 있다.
본 발명의 일 실시예에 따르면, 상기 기판 상에는 트랜지스터를 포함하는 반도체 구조물이 형성되며, 상기 개구는 상기 트랜지스터와 전기적으로 연결된 콘택 영역을 노출시킬 수 있다. 상기 콘택 영역은 폴리실리콘을 포함할 수 있다. 상기 콘택 영역이 폴리실리콘을 포함하는 경우, 상기 식각액은 과산화수소(H2O2)를 더 포함할 수 있으며, 상기 황산에 대한 과산화수소의 부피비는 약 0.01 내지 0.2 정도일 수 있다.
본 발명의 일 실시예에 따르면, 상기 하부 전극 상에는 유전막이 형성되며 상기 유전막 상에는 상부 전극이 형성될 수 있다. 상기 하부 전극 및 상부 전극은 각각 티타늄 질화물(TiN)을 포함할 수 있다. 상기 유전막 및 상기 상부 전극은 상기 몰드막을 제거한 후 형성될 수 있다.
상기한 바와 같은 본 발명의 실시예들에 의하면, 상기 개구의 하부는 중앙 부위보다 넓은 폭을 가지므로 상기 하부 전극의 구조적 안정성이 크게 향상될 있다. 또한, 상기 하부 전극, 유전막 및 상부 전극을 각각 포함하는 커패시터들 사이에서의 2-비트 단락이 방지될 수 있다. 또한, 상기 개구의 중앙 부위가 그 하부보다 좁은 폭을 가지므로 상기 커패시터들 사이에서의 중앙 부위 단락이 방지될 수 있다.
이하, 본 발명에 따른 실시예들을 첨부된 도면을 참조하여 상세하게 설명하면 다음과 같다. 그러나, 본 발명은 하기의 실시예들에 한정되지 않고 다른 형태로 구현될 수도 있다. 여기서 소개되는 실시예들은 개시된 내용이 보다 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상과 특징이 충분히 전달될 수 있도록 하기 위해 제공된다. 도면들에 있어서, 각 장치 또는 막(층) 및 영역들의 두께는 본 발명의 명확성을 기하기 위하여 과장되게 도시되었으며, 또한 각 장치는 본 명세서에 서 설명되지 아니한 다양한 부가 장치들을 구비할 수 있으며, 막(층)이 다른 막(층) 또는 기판 상에 위치하는 것으로 언급되는 경우, 다른 막(층) 또는 기판 상에 직접 형성되거나 그들 사이에 추가적인 막(층)이 개재될 수 있다.
도 4 내지 도 11 및 도 15 내지 도 18은 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들 및 평면도들이다.
도 4 및 도 5는 반도체 기판 상에 도전성 구조물들을 형성하는 단계들을 설명하기 위한 단면도들이다. 도 4는 반도체 장치를 비트 라인을 따라 자른 단면도이며, 도 5는 반도체 장치를 워드 라인을 따라 자른 단면도이다.
도 4 및 도 5를 참조하면, 셸로우 트렌치 소자 분리(STI) 공정이나 실리콘 부분 산화법(LOCOS) 등과 같은 소자 분리 공정을 이용하여 반도체 기판(100) 상에 소자 분리막(103)을 형성함으로써, 반도체 기판(100)을 액티브 영역 및 필드 영역으로 구분한다.
열 산화법이나 화학 기상 증착(CVD) 공정으로 소자 분리막(103)이 형성된 반도체 기판(100) 상에 얇은 두께의 게이트 산화막(도시되지 않음)을 형성한다. 여기서, 상기 게이트 산화막은 소자 분리막(103)에 의해 정의되는 상기 액티브 영역에만 형성된다. 상기 게이트 산화막은 후에 게이트 산화막 패턴(106)으로 패터닝된다.
상기 게이트 산화막 상에 제1 도전막(도시되지 않음) 및 제1 마스크층(도시되지 않음)을 순차적으로 형성한다. 상기 제1 도전막 및 제1 마스크층은 각기 게이트 도전막 및 게이트 마스크층에 해당된다. 여기서, 제1 도전막은 불순물로 도핑된 폴리실리콘으로 구성되며, 후에 게이트 도전막 패턴(109)으로 패터닝된다. 그러나, 상기 제1 도전막은 도핑된 폴리실리콘 및 금속 실리사이드로 이루어진 폴리사이드 구조를 가질 수도 있다. 상기 제1 마스크층은 후에 게이트 마스크(112)로 패터닝되며, 후속하여 형성되는 제1 층간 절연막(130)에 대하여 식각 선택비를 갖는 물질을 사용하여 형성된다. 예를 들면, 제1 층간 절연막(130)이 산화물로 이루어질 경우, 상기 제1 마스크층은 실리콘 질화물과 같은 질화물로 이루어질 수 있다.
상기 제1 마스크층 상에 제1 포토레지스트 패턴(도시되지 않음)을 형성한 다음, 상기 제1 포토레지스트 패턴을 식각 마스크로 이용하여 상기 제1 마스크층, 제1 도전막 및 게이트 산화막을 순차적으로 패터닝함으로써, 반도체 기판(100) 상에 게이트 구조물들(또는 워드 라인 구조물; 115)을 형성한다. 여기서, 각 게이트 구조물(115)은 각기 게이트 산화막 패턴(106), 게이트 도전막 패턴(109) 및 게이트 마스크(112)를 포함한다. 즉, 상기 제1 마스크층, 제1 도전막 및 게이트 산화막을 상기 제1 포토레지스트 패턴을 식각 마스크로 이용하여 계속적으로 패터닝함으로써, 반도체 기판(100) 상에 게이트 구조물들(115)을 형성한다.
본 발명의 다른 실시예에 따르면, 상기 제1 포토레지스트 패턴을 식각 마스크로 이용하여 상기 제1 마스크층을 패터닝함으로써, 상기 제1 도전막 상에 게이트 마스크 패턴(112)을 먼저 형성한다. 이어서, 게이트 마스크(112) 상의 상기 제1 포토레지스트 패턴을 제거한 후, 게이트 마스크(112)를 식각 마스크로 이용하여 상기 제1 도전막 및 게이트 산화막을 차례로 패터닝하여, 반도체 기판(100) 상에 게이트 산화막 패턴(106), 게이트 도전막 패턴(109) 및 게이트 마스크(112)를 포함하는 게 이트 구조물들(115)을 형성할 수 있다.
게이트 구조물들(115)이 형성된 반도체 기판(100) 상에 실리콘 질화물과 같은 질화물로 이루어진 제1 절연막(도시되지 않음)을 형성한 후, 상기 제1 절연막을 이방성 식각하여 각 게이트 구조물들(115)의 측벽에 게이트 스페이서인 제1 스페이서(118)를 형성한다.
게이트 구조물들(115)을 이온 주입 마스크로 이용하여 게이트 구조물들(115) 사이로 노출되는 반도체 기판(100)에 이온 주입 공정으로 불순물을 주입한 후, 열처리 공정을 수행함으로써, 반도체 기판(100)에 소스/드레인 영역들인 제1 콘택 영역(121) 및 제2 콘택 영역(124)을 형성한다. 이에 따라, 반도체 기판(100) 상에는 소스/드레인 영역들에 해당하는 제1 및 제2 콘택 영역들(121, 124) 및 게이트 구조물들(115)을 포함하는 MOS 트랜지스터 구조물들(127)이 형성된다. 여기서, 소스/드레인 영역들인 제1 및 제2 콘택 영역들(121, 124)은 커패시터를 위한 제1 패드(133)와 비트 라인을 위한 제2 패드(136)가 각기 접촉되는 커패시터 콘택 영역 및 비트 라인 콘택 영역으로 구분된다. 예를 들면, 소스/드레인 영역들 가운데 제1 콘택 영역(121)은 제1 패드(133)가 접촉되는 커패시터 콘택 영역에 해당되며, 제2 콘택 영역(124)은 제2 패드(136)가 접촉되는 비트 라인 콘택 영역에 해당된다.
본 발명의 다른 실시예에 따르면, 각 게이트 구조물들(115)의 측벽에 제1 스페이서(118)를 형성하기 전에, 게이트 구조물들(115) 사이에 노출되는 반도체 기판(100)에 낮은 농도의 불순물을 일차적으로 이온 주입한다. 계속하여, 게이트 구조물들(115)의 측벽에 제1 스페이서(118)를 형성한 후, 상기 일차 이온 주입된 반 도체 기판(100)에 높은 농도의 불순물을 2차적으로 이온 주입하여 LDD 구조를 갖는 소스/드레인 영역인 제1 및 제2 콘택 영역(121, 124)을 형성할 수 있다.
다시 도 4 및 도 5를 참조하면, 트랜지스터 구조물들(127)을 덮으면서 반도체 기판(100)의 전면에 산화물로 이루어진 제1 층간 절연막(130)을 형성한다. 제1 층간 절연막(130)은 BPSG, PSG, USG, SOG, TEOS 또는 HDP-CVD 산화물을 사용하여 형성할 수 있다.
화학 기계적 연마(CMP) 공정, 에치 백 공정 또는 화학 기계적 연마와 에치 백을 조합한 공정을 이용하여 트랜지스터 구조물들(127)의 상면이 노출될 때까지 제1 층간 절연막(130)의 상부를 식각함으로써, 제1 층간 절연막(130)의 상면을 평탄화시킨다.
전술한 바에 따라 평탄화된 제1 층간 절연막(130) 상에 제2 포토레지스트 패턴(도시되지 않음)을 형성한 다음, 상기 제2 포토레지스트 패턴을 식각 마스크로 이용하여 제1 층간 절연막(130)을 부분적으로 이방성 식각함으로써, 제1 층간 절연막(130)에 제1 및 제2 콘택 영역(121, 124)을 노출시키는 제1 콘택홀들(131)을 형성한다. 여기서, 산화물로 이루어진 제1 층간 절연막(130)을 식각할 때, 질화물로 이루어진 상기 게이트 마스크(112)에 대하여 높은 식각 선택비를 갖는 식각 가스를 사용하여 제1 층간 절연막(130)을 식각한다. 이에 따라, 제1 콘택홀들(131)이 게이트 구조물들(115)에 대하여 자기 정렬(self-aligned)되면서 제1 및 제2 콘택 영역(121, 124)을 노출시킨다. 이 경우, 제1 콘택홀들(131) 가운데 일부는 커패시터 콘택 영역인 제1 콘택 영역(121)을 노출시키며, 제1 콘택홀들(131) 중 나머지는 비 트 라인 콘택 영역인 제2 콘택 영역(124)을 노출시킨다.
상기 제2 포토레지스트 패턴을 제거한 다음, 제1 및 제2 콘택 영역(121, 124)을 노출시키는 제1 콘택홀들(131)을 채우면서 제1 층간 절연막(130) 상에 제2 도전막(도시되지 않음)을 형성한다. 여기서, 상기 제2 도전막은 고농도의 불순물로 도핑된 폴리실리콘, 티타늄 질화물과 같은 금속 질화물 또는 텅스텐이나 구리 등과 금속을 사용하여 형성한다.
화학 기계적 연마 공정, 에치 백 공정 또는 화학 기계적 연마와 에치 백을 조합한 공정을 이용하여 평탄화된 제1 층간 절연막(130)의 상면이 노출될 때까지 상기 제2 도전막을 식각하여 각기 제1 콘택홀들(131)을 매립하는 자기 정렬된 콘택 패드(SAC)인 제1 패드(133) 및 제2 패드(136)를 형성한다. 여기서, 제1 스토리지 노드 콘택 패드인 제1 패드(133)는 커패시터 콘택 영역인 제1 콘택 영역(121)에 접촉되며, 제1 비트 라인 콘택 패드인 제2 패드(136)는 비트 라인 콘택 영역인 제2 콘택 영역(124)에 접촉된다.
제1 및 제2 패드(133, 136)가 형성된 제1 층간 절연막(130) 상에 제2 층간 절연막(139)을 형성한다. 제2 층간 절연막(139)은 후속하여 형성되는 비트 라인(148)과 제1 패드(133)를 전기적으로 절연시키는 역할을 한다. 제2 층간 절연막(139)은 BPSG, PSG, USG, TEOS, SOG 또는 HDP-CVD 산화물을 사용하여 형성한다. 이 경우, 제1 및 제2 층간 절연막(130, 139)은 전술한 산화물 가운데 동일한 물질을 사용하여 형성할 수 있다. 또한, 제1 및 제2 층간 절연막(130, 139)은 상기 산화물 중에서 서로 다른 물질을 사용하여 형성할 수도 있다. 본 발명의 다른 실시예 에 따르면, 화학 기계적 연마 공정, 에치 백 공정 또는 화학 기계적 연마와 에치 백을 조합한 공정을 이용하여 제2 층간 절연막(139)을 식각함으로써, 제2 층간 절연막(139)의 상면을 평탄화시킬 수 있다.
제2 층간 절연막(139) 상에 제3 포토레지스트 패턴(도시되지 않음)을 형성한 후, 상기 제3 포토레지스트 패턴을 식각 마스크로 이용하여 제2 층간 절연막(139)을 부분적으로 식각함으로써, 제2 층간 절연막(139)에 제1 층간 절연막(130)에 매립된 제2 패드(136)를 노출시키는 제2 콘택홀(도시되지 않음)을 형성한다. 상기 제2 콘택홀은 후속하여 형성되는 비트 라인(148)과 제2 패드(136)를 서로 연결하기 위한 비트 라인 콘택홀에 해당한다. 본 발명의 다른 실시예에 따르면, 제2 층간 절연막(139)과 상기 제3 포토레지스트 패턴 사이에 실리콘 산화물, 실리콘 질화물 또는 실리콘 산질화물을 사용하여 제1 반사 방지막(ARL)을 추가적으로 형성한 후, 사진 식각 공정을 진행하여 상기 제2 콘택홀을 형성할 수 있다.
재차 도 4 및 도 5를 참조하면, 상기 제3 포토레지스트 패턴을 제거한 다음, 상기 제2 콘택홀을 채우면서 제2 층간 절연막(139) 상에 제3 도전막(도시되지 않음) 및 제2 마스크층(도시되지 않음)을 차례로 형성한다. 상기 제3 도전막 및 제2 마스크층은 후에 각기 비트 라인 도전막 패턴(142) 및 비트 라인 마스크(145)로 패터닝된다.
상기 제2 마스크층 상에 제4 포토레지스트 패턴(도시되지 않음)을 형성한 후, 상기 제4 포토레지스트 패턴을 식각 마스크로 이용하여 상기 제2 마스크층 및 제3 도전막을 순차적으로 패터닝함으로써, 상기 제2 콘택홀을 채우는 제3 패드(도 시되지 않음)를 형성하는 동시에 제2 층간 절연막(139) 상에 비트 라인 도전막 패턴(142) 및 비트 라인 마스크(145)를 포함하는 비트 라인(148)을 형성한다. 상기 제3 패드는 비트 라인(148)과 제2 패드(136)를 서로 전기적으로 연결하는 제2 비트 라인 콘택 패드에 해당된다.
비트 라인 도전막 패턴(142)은 대체로 금속으로 구성된 제1 층 및 금속 화합물로 이루어진 제2 층으로 이루어진다. 이 경우, 상기 제1 층은 티타늄/티타늄 질화물(Ti/TiN)로 이루어지며, 상기 제2 층은 텅스텐(W)으로 이루어진다. 비트 라인 마스크(145)는 후속하는 하부 전극을 형성하기 위한 식각 공정 동안 비트 라인 도전막 패턴(142)을 보호하는 역할을 한다. 상기 비트 라인 마스크(145)는 실리콘 질화물로 이루어질 수 있다.
본 발명의 다른 실시예에 따르면, 상기 제4 포토레지스트 패턴을 식각 마스크로 이용하여 상기 제2 마스크층을 패터닝함으로써, 상기 제3 도전막 상에 비트 라인 마스크(145)를 먼저 형성한다. 이어서, 상기 제4 포토레지스트 패턴을 제거한 후, 비트 라인 마스크(145)를 식각 마스크로 이용하여 상기 제3 도전막을 식각함으로써, 제2 층간 절연막(139) 상에 비트 라인 도전막 패턴(142)을 형성할 수 있다. 이 때, 제2 층간 절연막(139)에 형성된 상기 제2 콘택홀을 매립하여 비트 라인 도전막 패턴(142)과 제2 패드(136)를 전기적으로 연결하는 상기 제3 패드가 동시에 형성된다. 또한, 본 발명의 또 다른 실시예에 따르면, 상기 제2 콘택홀을 채우면서 제2 층간 절연막(139) 상에 추가적인 도전막을 형성한 후, 제2 층간 절연막(139)의 상면이 노출될 때까지 상기 도전막을 식각하여 제2 패드(136)에 접촉되는 상기 제3 패드를 먼저 형성한다. 다음에, 상기 제3 패드가 형성된 제2 층간 절연막(139) 상에 상기 제3 도전막 및 제2 마스크층을 형성한 후, 상기 제3 도전막 및 제2 마스크층을 패터닝하여 비트 라인(148)을 형성할 수 있다. 보다 상세하게는, 비트 라인 콘택 패드인 상기 제3 패드를 노출시키는 비트 라인 콘택홀인 상기 제2 콘택홀을 채우면서 제2 층간 절연막(139) 상에 티타늄/티타늄 질화물로 이루어진 장벽 금속막 및 텅스텐으로 이루어진 금속막을 순차적으로 형성한 후, 화학 기계적 연마 공정 또는 에치 백 공정으로 제2 층간 절연막(139)의 상부가 노출될 때까지 상기 장벽 금속막 및 금속막을 식각하여 상기 제2 콘택홀을 매립하는 비트 라인 콘택 플러그에 해당되는 제3 패드를 형성한다. 이에 따라, 상기 제3 패드는 제2 패드(136)에 접촉된다. 이어서, 상기 제3 패드 상에 텅스텐과 같은 금속으로 이루어진 제3 도전막 및 제2 마스크층을 형성한 다음, 상기 제3 도전막 및 제2 마스크층을 패터닝하여, 비트 라인 도전막 패턴(142) 및 비트 라인 마스크(145)로 구성되는 비트 라인(148)을 형성한다. 이 경우에는, 비트 라인 도전막 패턴(142)이 하나의 금속층으로 이루어진다.
다시 도 4 및 도 5를 참조하면, 비트 라인들(148) 및 제2 층간 절연막(139) 상에 제2 절연막(도시되지 않음)을 형성한 후, 제2 절연막을 이방성 식각하여 각 비트 라인(148)의 측벽에 비트 라인 스페이서인 제2 스페이서(151)를 형성한다. 제2 스페이서(151)는 제2 스토리지 노드 콘택 패드인 제4 패드(157)를 형성하는 동안 비트 라인(148)을 보호하기 위하여 산화물로 이루어진 제2 층간 절연막(139) 및 후속하여 형성되는 제3 층간 절연막(154)에 대하여 식각 선택비를 가지는 물질로 이 루어진다. 예를 들면, 제2 스페이서(151)는 실리콘 질화물과 같은 질화물을 사용하여 형성된다.
측벽에 제2 스페이서(151)가 형성된 비트 라인(148)을 덮으면서 제2 층간 절연막(139) 상에 제3 층간 절연막(154)을 형성한다. 제3 층간 절연막(154)은 BPSG, USG, PSG, TEOS, SOG 또는 HDP-CVD 산화물 등과 같은 산화물로 형성된다. 상술한 바와 같이, 제3 층간 절연막(154)은 제2 층간 절연막(139)과 동일한 물질을 사용하여 형성할 수 있다. 또한, 제3 층간 절연막(154)은 제2 층간 절연막(139)과 상이한 물질을 사용하여 형성할 수도 있다. 바람직하게는, 저온에서 증착되면서 보이드(void) 없이 비트 라인들(148) 사이의 갭(gap)을 매립할 수 있는 HDP-CVD 산화물을 이용하여 제3 층간 절연막(154)을 형성한다.
화학 기계적 연마 공정, 에치 백 공정 또는 화학 기계적 연마와 에치 백을 조합한 공정으로 비트 라인 마스크(145)의 상면이 노출될 때까지 제3 층간 절연막(154)을 식각하여 제3 층간 절연막(154)의 상면을 평탄화시킨다. 본 발명의 다른 실시예에 따르면, 비트 라인 마스크(145)를 노출시키지 않고 제3 층간 절연막(154)이 비트 라인(148) 상에서 소정의 두께를 가지도록 제3 층간 절연막(154)을 평탄화시킬 수도 있다. 본 발명의 또 다른 실시예에 따르면, 인접하는 비트 라인(148)들 사이에 위치하는 제3 층간 절연막(154) 내에 보이드가 발생하는 현상을 방지하기 위하여, 비트 라인(148) 및 제2 층간 절연막(139) 상에 약 50∼200Å 정도의 두께를 갖는 질화물로 이루어진 추가적인 절연막을 형성한 다음, 이러한 추가적인 절연막 상에 제3 층간 절연막(154)을 형성할 수도 있다.
평탄화된 제3 층간 절연막(154) 상에 제5 포토레지스트 패턴(도시되지 않음)을 형성한 후, 상기 제5 포토레지스트 패턴을 식각 마스크로 이용하여 제3 층간 절연막(154) 및 제2 층간 절연막(139)을 부분적으로 식각함으로써, 제1 패드들(133)을 노출시키는 제3 콘택홀들(155)을 형성한다. 제3 콘택홀들(155)은 스토리지 노드 콘택홀들에 해당된다. 이 경우, 제3 콘택홀들(155)은 비트 라인(148)의 측벽에 형성된 제2 스페이서(151)에 의하여 자기 정렬 방식으로 형성된다. 본 발명의 다른 실시예에 따르면, 후속하는 사진 식각 공정의 공정 마진을 확보할 수 있도록 제3 층간 절연막(154) 상에 제2 반사 방지막(ARL)을 추가적으로 형성한 후, 사진 식각 공정을 진행할 수 있다. 본 발명의 또 다른 실시예에 따르면, 제3 콘택홀들(155)을 형성한 다음, 추가적인 세정 공정을 수행하여 제3 콘택홀들(155)을 통해 노출되는 제1 패드들(121)의 표면에 존재하는 자연 산화막이나 폴리머 또는 각종 이물질 등을 제거할 수 있다.
제3 콘택홀들(155)을 채우면서 제3 층간 절연막(154) 상에 제4 도전막을 형성한 후, 화학 기계적 연마 공정, 에치 백 공정 또는 이들을 조합한 공정을 이용하여 제3 층간 절연막(154) 및 비트 라인(148)의 상면이 노출될 때까지 상기 제4 도전막을 식각하여 제3 콘택홀들(155) 내에 각기 제2 스토리지 노드 콘택 패드인 제4 패드(157)를 형성한다. 제4 패드(157)는 대체로 불순물로 도핑된 폴리실리콘 또는 금속으로 이루어진다. 제4 패드(157)는 제1 패드(133)와 후속하여 형성되는 스토리지 전극을 서로 전기적으로 연결시키는 역할을 한다. 이에 따라, 상기 스토리지 전극은 제4 패드(157) 및 제1 패드(133)를 통하여 커패시터 콘택 영역인 제1 콘택 영 역(121)에 전기적으로 연결된다.
도 6 및 도 7은 상기와 같이 형성된 반도체 구조물들 상에 몰드막들을 형성하는 단계들을 설명하기 위한 단면도들이다.
도 6 및 도 7을 참조하면, 제4 패드(157), 비트 라인(148) 및 제3 층간 절연막(154) 상에 식각 저지막(160), 제1 몰드막(162) 및 제2 몰드막(164)을 순차적으로 형성한다. 상기 제1 몰드막(162) 및 제2 몰드막(164)은 실리콘 산화물을 포함할 수 있다. 특히, 상기 제2 몰드막(164)은 상기 제1 몰드막(162)에 대하여 식각 선택비를 갖는 물질로 형성될 수 있다. 예를 들면, 상기 제1 몰드막(162)은 BPSG를 포함할 수 있으며, 상기 제2 몰드막(164)은 TEOS를 포함할 수 있다. 상기 식각 저지막(160)은 상기 제1 및 제2 몰드막(162, 164)에 대하여 식각 선택비를 갖는 물질을 포함할 수 있다. 구체적으로, 상기 식각 저지막(160)은 실리콘 질화물을 포함할 수 있다.
본 발명의 다른 실시예에 따르면, 상기 제4 패드(157), 비트 라인(148) 및 제3 층간 절연막(154) 상에 제4 층간 절연막을 형성한 후, 상기 제4 층간 절연막 상에 식각 저지막을 형성할 수도 있다.
이어서, 제2 몰드막(164) 상에 제3 마스크층(166)을 형성한다. 제3 마스크층(166)은 제1 및 제2 몰드막(162, 164)에 대하여 식각 선택비를 갖는 물질로 이루어질 수 있으며, 상기 식각 저지막(160)에 비하여 충분히 두꺼운 두께를 가질 수 있다. 예를 들면, 제3 마스크층(166)은 실리콘 질화물로 이루어질 수 있다.
도 8 내지 도 11은 제1 및 제2 몰드막에 형성된 개구들을 설명하기 위한 단 면도들이다.
도 8 및 도 9를 참조하면, 상기 제3 마스크층(166) 상에 포토레지스트 패턴을 형성하고, 상기 포토레지스트 패턴을 이용하여 상기 제3 마스크층(166)을 식각함으로써 상기 제2 몰드막(164) 상에 마스크 패턴(168)을 형성한다. 상기 마스크 패턴(168)을 형성한 후, 상기 포토레지스트 패턴은 애싱 및 스트립 공정을 통해 제거한다.
상기 포토레지스트 패턴을 제거한 후, 상기 마스크 패턴(168)을 식각 마스크로 이용하는 이방성 식각 공정을 통해 상기 제2 몰드막(164), 제1 몰드막(162) 및 식각 저지막(160)을 식각하여 실린더 형상의 하부 전극을 형성하기 위한 개구들(170)을 형성한다. 이때, 상기 마스크 패턴(168)을 이용하는 식각 공정은 상기 식각 저지막(160)이 노출될 때까지 일차적으로 수행될 수 있다. 계속해서, 상기 제4 패드(157)가 노출될 때까지 이차적으로 수행될 수 있다. 한편, 상기 식각 저지막(160)을 식각하는 동안 상기 마스크 패턴(168)도 부분적으로 제거될 수 있다.
상기 식각 저지막(160)은 상기 제1 및 제2 몰드막들(162, 164)에 대하여 식각 선택비를 가지므로 상기 식각 저지막(160)에 의해 한정된 상기 개구(170)의 하부는 상기 제1 몰드막(162)에 의해 한정된 상기 개구(170)의 중앙 부위보다 좁은 폭을 갖는다.
도 10 내지 도 11을 참조하면, 상기 개구(170)의 하부를 확장시키기 위하여 상기 식각 저지막(160)을 선택적으로 식각한다. 예를 들면, 상기 식각 저지막(160) 은 황산(H2SO4) 및 물(H2O)을 포함하는 식각액에서 상기 제1 및 제2 몰드막들(162, 164)보다 높은 식각 속도를 갖는다. 구체적으로, 상기 황산 및 물을 포함하는 식각액에서 BPSG에 대한 실리콘 질화물의 식각 선택비는 6 이상이다. 한편, 상기 식각 저지막(160)을 제거하는 동안 상기 마스크 패턴(168)도 부분적으로 제거될 수 있다. 그러나, 상기 마스크 패턴(168)은 상기 식각 저지막(160)에 비하여 충분히 두꺼운 두께를 갖기 때문에 상기 제2 몰드막(164) 상에 잔류될 수 있다.
상기와 같이 황산 및 물을 포함하는 식각액을 이용하여 상기 개구(170)에 의해 노출된 상기 식각 저지막(160)의 측면 부위를 선택적으로 식각함으로써 상기 식각 저지막(160)에 의해 한정된 개구(170)의 하부를 상기 제1 몰드막(162)에 의해 한정된 개구(170)의 중앙 부위보다 넓게 확장시킬 수 있다. 따라서, 후속하여 상기 개구(170) 내에 형성되는 하부 전극의 구조적 안정성을 크게 향상시킬 수 있다.
한편, 상기 황산에 대한 물의 부피비는 약 0.3 내지 0.7 정도일 수 있다. 상기 식각 저지막(160)의 식각 속도는 상기 식각액의 온도에 비례한다. 본 발명의 일 실시예에 따르면, 상기 식각 저지막(160)의 식각 속도를 증가시키기 위하여 상기 식각액을 가열할 수 있다. 예를 들면, 상기 식각액 약 100 내지 160℃ 정도의 온도로 가열될 수 있다.
구체적으로, 상기 식각액이 수용된 용기 내에 상기 기판(100)이 침지되도록 위치시킨 후, 상기 용기를 밀폐시킨다. 이어서, 상기 용기를 가열하여 상기 식각액의 온도를 상승시킨다.
상기와 같이 용기를 밀폐시킨 후, 상기 용기를 가열하기 때문에 상기 식각액의 끓는점을 상승시킬 수 있으며, 이에 따라 상기 식각 저지막(160)의 식각 속도를 증가시킬 수 있다.
상기 식각액을 이용한 식각 공정이 종료된 후, 상기 용기를 냉각시킴으로써 상기 식각액의 온도를 낮추고, 이어서 상기 기판(100)을 상기 용기로부터 반출시킨다.
본 발명의 일 실시예에 따르면, 상기 용기 내부에는 질소와 같은 불활성 가스가 제공될 수 있으며, 상기 용기의 내부 압력은 약 2 기압 정도까지 상승될 수 있다. 상기 용기의 내부 압력은 폭발 가능성을 고려하여 적절하게 조절될 수 있다.
본 발명의 다른 실시예에 따르면, 상기 제4 패드(157)가 불순물 도핑된 폴리실리콘으로 이루어지는 경우, 상기 식각액은 과산화수소(H2O2)를 더 포함할 수 있다. 이때, 상기 황산에 대한 과산화수소의 부피비는 약 0.01 내지 0.2 정도일 수 있다. 상기 과산화수소는 상기 식각 공정에서 상기 제4 패드(157)의 표면 부위가 제거되는 것을 억제하기 위하여 제공될 수 있다.
도 12는 황산 및 물을 포함하는 제1 식각액과 황산, 물 및 과산화수소를 포함하는 제2 식각액을 이용하여 식각 공정을 수행하는 경우 막들의 식각량을 나타내는 그래프이다.
반도체 기판들 상에 실리콘 질화막, BPSG로 이루어진 실리콘 산화막, TEOS로 이루어진 실리콘 산화막 및 N 타입 불순물이 도핑된 폴리실리콘막을 각각 형성하였 다. 또한, 황산 25 리터와 물 15 리터를 혼합하여 제1 식각액을 준비하였으며, 황산 24 리터와 물 12리터 및 과산화수소 4 리터를 혼합하여 제2 식각액을 준비하였다. 이어서, 상기 제1 식각액 및 제2 식각액을 각각 이용하여 식각 공정을 수행하였으며, 그 결과를 도 12에 나타내었다. 상기 식각 공정은 약 135℃의 온도에서 약 10분 동안 수행되었다.
도 12에 도시된 바와 같이, 제1 식각액 및 제2 식각액에서 상기 실리콘 질화막이 실리콘 산화막들 및 폴리실리콘막에 비하여 높은 식각 선택비를 갖는다는 것이 확인되었다. 또한, 제2 식각액을 사용하는 경우, 폴리실리콘막의 식각량이 감소된다는 것을 확인할 수 있었다.
도 13은 상기와 같은 본 발명의 일 실시예에 따라 형성된 초기 개구를 보여주는 전자 현미경 사진이며, 도 14는 본 발명의 일 실시예에 따라 형성된 확장된 개구를 보여주는 전자 현미경 사진이다. 도 15는 종래의 기술에 의해 형성된 개구를 보여주는 전자 현미경 사진이다.
본 발명의 일 실시예에 따라 황산 25 리터와 물 15 리터를 혼합하여 형성된 식각액을 이용하여 약 145℃의 온도에서 약 20분 동안 식각 공정을 수행하였으며, 그 결과로써 도 14에 도시된 바와 같은 개구들이 형성되었다.
도 13에 도시된 바와 같이, 몰드막 및 식각 저지막에 대한 이방성 식각에 의해 형성된 초기 개구의 하부 폭은 중앙 부위의 폭보다 좁게 형성된다. 그러나, 도 14에 도시된 바와 같이, 상기 식각액을 이용한 등방성 식각에 의해 상기 개구의 하부 폭은 상기 개구의 중앙 부위의 폭보다 넓게 확장될 수 있다.
한편, 종래의 기술에 따라 인산을 포함하는 식각액을 이용하여 약 155℃의 온도에서 약 2분간 식각 공정을 수행하였으며, 그 결과로써 도 15에 도시된 바와 같은 종래 개구들이 형성되었다.
상기 종래의 기술에 따라 인산을 포함하는 식각액을 이용하는 경우, 상기 제1 몰드막과 식각 저지막은 상기 인산 수용액에서 실질적으로 동일한 식각 속도를 가지므로, 도 15에 도시된 바와 같이, 종래 개구의 하부와 중앙 부위가 실질적으로 모두 확장되므로 후속하여 상기 종래 개구 내에 형성되는 하부 전극의 구조적 안정성이 저하될 수 있다. 또한, 상기 종래 개구의 중앙 부위가 확장되므로, 후속하여 형성되는 하부 전극들 사이에서 중앙 부위 단락(middle bridge fail)이 발생될 수 있다.
도 16 및 도 17은 상기와 같이 확장된 개구 내에 형성된 하부 전극을 설명하기 위한 단면도이다.
도 16 및 도 17을 참조하면, 상기 개구(170)의 표면들 및 상기 마스크 패턴(168) 상에 제5 도전막을 균일한 두께로 형성한다. 상기 제5 도전막은 티타늄 질화물을 포함할 수 있으며, 원자층 증착, 화학 기상 증착 또는 물리 기상 증착을 통해 형성될 수 있다.
이어서, 상기 개구(170)를 충분히 매립하는 희생막(172)을 상기 제5 도전막 상에 형성한다. 상기 희생막(172)은 실리콘 산화물로 이루어질 수 있으며, 화학 기상 증착을 통해 형성될 수 있다.
상기 희생막(172)을 형성한 후, 상기 희생막(172) 및 상기 제5 도전막을 평 탄화시킴으로써 상기 개구(170) 내에서 하부 전극(174)을 완성한다. 상기 희생막(172) 및 상기 제5 도전막은 화학적 기계적 연마 공정에 의해 평탄화될 수 있다. 상기 화학적 기계적 연마 공정은 상기 마스크 패턴(168)이 노출될 때까지 수행될 수 있으며, 상기 마스크 패턴(168)은 상기 화학적 기계적 연마 공정에서 연마 저지막으로서 기능할 수 있다. 이와 다르게, 상기 화학적 기계적 연마 공정은 상기 마스크 패턴(168)이 완전히 제거될 때까지 수행될 수도 있다.
도 18 및 도 19는 반도체 기판 상에 형성된 커패시터를 설명하기 위한 단면도들이다.
도 18 및 도 19를 참조하면, 상기 제2 몰드막(164) 및 제1 몰드막(162)을 등방성 식각 공정을 통해 제거한다. 상기 등방성 식각 공정으로는 식각액을 이용하는 습식 식각 공정 또는 식각 가스를 사용하는 화학적 건식 식각 공정이 적용될 수 있으며, 식각 저지막(160)이 노출될 때까지 수행될 수 있다. 상기 식각액으로는 불화수소를 포함하는 식각액, 수산화암모늄, 과산화수소 및 탈이온수를 포함하는 식각액, 또는 불화 암모늄, 불화수소 및 증류수 등을 포함하는 LAL 식각액, 인산을 포함하는 식각액 등이 사용될 수 있으며, 상기 식각 가스로는 불화수소 및 수증기를 함유하는 식각 가스, 사불화탄소 및 산소를 포함하는 식각 가스 등이 사용될 수 있다.
이어서, 유전막(176) 및 상부 전극(178)을 순차적으로 형성하여 커패시터(180)를 완성한다. 상기 유전막(176)은 실리콘 산화물, 실리콘 질화물 또는 고유 전율 물질로 이루어질 수 있다. 상기 고유전율 물질로는 HfO2, HfAlO, HfSixOy, HfSixOyNz, ZrO2, ZrSixOy, ZrSixOyNz, Al2O3, TiO2, Y2O3, Ta2O5, Nb2O5, BaTiO3, SrTiO3 등이 사용될 수 있다. 또한, 상기 상부 전극(178)은 티타늄 질화물로 이루어질 수 있다.
상술한 바와 같이 본 발명의 실시예들에 따르면, 제1 및 제2 몰드막들을 패터닝하여 개구를 형성한 후 식각 저지막의 측면 부위를 선택적으로 제거함으로써 상기 개구의 하부를 확장시킬 수 있다. 따라서, 후속하여 상기 개구 내에 형성되는 하부 전극의 구조적 안정성을 향상시킬 수 있으며, 이에 따라 하부 전극의 쓰러짐에 의한 2-비트 단락 현상을 감소시킬 수 있다.
또한, 상기 개구의 중앙 부위가 그 하부보다 좁은 폭을 가지므로, 후속하여 형성되는 하부 전극들 사이에서의 중앙 부위 단락 현상을 감소시킬 수 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예들을 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (14)

  1. 기판 상에 질화물을 포함하는 식각 저지막 및 산화물을 포함하는 몰드막을 형성하는 단계;
    상기 몰드막 및 식각 저지막을 패터닝하여 상기 기판을 노출시키는 개구를 형성하는 단계;
    황산(H2SO4) 및 물(H2O)을 포함하는 식각액을 이용하여 상기 개구에 의해 노출된 상기 식각 저지막의 측면 부위를 식각함으로써 상기 식각 저지막에 의해 한정된 개구의 하부를 상기 몰드막에 의해 한정된 개구의 중앙 부위보다 넓게 확장시키는 단계; 및
    상기 하부가 확장된 개구의 표면들 상에 하부 전극을 형성하는 단계를 포함하는 반도체 장치의 제조 방법.
  2. 제1항에 있어서, 상기 황산에 대한 물의 부피비는 0.3 내지 0.7인 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. 제1항에 있어서, 상기 개구의 하부를 확장시키는 단계는 100 내지 160℃의 온도에서 수행되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  4. 제1항에 있어서, 상기 개구의 하부를 확장시키는 단계는,
    상기 기판이 상기 식각액에 침지되도록 상기 식각액이 수용된 용기 내에 상기 기판을 위치시키는 단계;
    상기 용기를 밀폐시키는 단계; 및
    상기 밀폐된 용기를 가열하여 상기 식각액의 온도를 상승시키는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 제4항에 있어서, 상기 식각액은 100 내지 160℃의 온도로 가열되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 제4항에 있어서, 상기 개구를 확장시킨 후 상기 용기를 냉각시켜 상기 식각액의 온도를 낮추는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 제4항에 있어서, 상기 밀폐된 용기 내에는 불활성 가스가 제공되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 제1항에 있어서, 상기 몰드막은 제1 몰드막과 제2 몰드막을 포함하며, 상기 제1 몰드막은 BPSG를 포함하며, 상기 제2 몰드막은 TEOS를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 제1항에 있어서, 상기 기판 상에 트랜지스터를 포함하는 반도체 구조물을 형성하는 단계를 더 포함하며, 상기 개구는 상기 트랜지스터와 전기적으로 연결된 콘택 영역을 노출시키는 것을 특징으로 하는 반도체 장치의 제조 방법.
  10. 제9항에 있어서, 상기 콘택 영역은 폴리실리콘을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  11. 제10항에 있어서, 상기 식각액은 과산화수소(H2O2)를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  12. 제11항에 있어서, 상기 황산에 대한 과산화수소의 부피비는 0.01 내지 0.2인 것을 특징으로 하는 반도체 장치의 제조 방법.
  13. 제1항에 있어서, 상기 하부 전극 상에 유전막을 형성하는 단계; 및
    상기 유전막 상에 상부 전극을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  14. 제13항에 있어서, 상기 하부 전극 및 상부 전극은 각각 티타늄 질화물(TiN) 을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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