JP4282622B2 - 半導体装置の製造方法 - Google Patents

Description

本発明は、半導体装置の製造方法に関し、更に詳細には、王冠型（Crown type）の容量素子を備える半導体装置の製造方法に関する。

近年、ＤＲＡＭ等の半導体装置の大容量化のため、装置内部の素子の微細化が進められている。このため、ＤＲＡＭの主要構成要素である容量素子に許容される面積も必然的に縮小され、小さな面積で大きな容量を確保することが要請されている。図５に、容量素子を備える従来の半導体装置の構成の一例を示す。

半導体装置５０は、スタック型の容量素子を備える半導体装置であって、シリコン基板１１表面に形成されたＭＩＳ型のトランジスタと、このトランジスタに接続され、且つその上部に形成された容量素子とを備える。容量素子は、厚い絶縁膜５１を貫通する開口５３の内部に形成された略円筒形の容量電極５５と、容量電極５５の内側面及び上面に形成された容量絶縁膜５６と、容量絶縁膜５６を介して容量電極５５に対向配置された対向電極５７とを備える。半導体装置５０は、容量素子がビット線３９よりも下側に配設されたＣＵＢ（Capacitor Under Bit line）構造を有している。

図６（ａ）〜（ｃ）に、半導体装置５０を製造する各製造段階を順次に示す。シリコン基板１１表面にＭＩＳ型のトランジスタを形成した後、トランジスタの上部に厚い絶縁膜５１を堆積する。次いで、この絶縁膜５１を貫通して、コンタクトプラグ２２ｃに達する開口５３を形成する。コンタクトプラグ２２ｃは、トランジスタのドレイン１３ｃに接続されている。引き続き、全面にポリシリコン膜５４を成膜した後（図６（ａ））、異方性エッチングを行い、開口５３の内側面にポリシリコンから成る容量電極５５を形成する。

次いで、容量電極５５を覆って、容量絶縁膜５６及び対向電極５７を順次に形成する（図６（ｂ））。引き続き、コンタクトプラグ２２ａに接続されるプラグ３８、及びプラグ３８に接続されるビット線３９を形成する（図６（ｃ））。コンタクトプラグ２２ａは、トランジスタのソース１３ａに接続されている。更に、絶縁膜や配線の形成等を行うことによって、半導体装置５０をＤＲＡＭとして完成することが出来る。

半導体装置５０では、開口５３が深くなるように設計することによって、容量素子が占有する面積を増大させること無く、容量電極の表面積を増やし、容量素子の容量値を増大させることが出来る。しかし、次世代の半導体装置では、半導体装置の更なる大容量化を実現するために、容量素子はより小さな占有面積で所要の容量を確保することが求められている。そのような容量素子の一例として、王冠型の容量素子が検討されている。図７に王冠型の容量素子を備える半導体装置の構成を示す。

半導体装置６０では、図６に示した半導体装置５０の製造方法において、容量電極５５の形成に後続し、容量電極５５の円筒部分の外側の絶縁膜５１を除去することによって、容量電極５５の外側面にも容量構造を形成する。容量電極５５の外側面を容量構造として利用することにより、同等の寸法の容量素子で比較すると、図５に示した半導体装置５０に比して約２倍の容量を得ることが出来る。王冠型の容量素子を備える半導体装置については、例えば特許文献１に記載されている。

ところで、王冠型の容量素子では、円筒形の容量電極の外側の絶縁膜を除去した際に、容量電極が下地上に独立して突起する。このため、容量電極の機械的強度が不足し、容量電極の傾斜や倒壊が生じる問題がある。特に、容量電極の形成に後続するウエハの洗浄工程では、容量電極に接した水滴の表面張力によって、容量電極が水滴の中心方向に傾斜し、或いは水滴の中心方向に倒壊する問題が生じ易い。この問題に対して、特許文献１は、容量電極の外側に容量電極を支持する土台を形成する製造方法を記載している。
特開２００４−０４００５９号公報（図４等）

特許文献１の半導体装置では、絶縁膜上に突起する容量電極が補強用の土台によって外側から支持されるため、従来の製造方法に比して、容量電極の傾斜や倒壊を抑制することが出来る。しかし、十分な容量電極の表面積を確保するためには、土台の高さを大きく制限する必要があり、土台よりも上に突起する容量電極の部分での傾斜や倒壊を確実に抑制することが出来なかった。

本発明は、上記に鑑み、王冠型の容量素子を備える半導体装置の製造において、容量電極の傾斜又は倒壊の発生を防止できる半導体装置の製造方法を提供することを目的とする。

上記目的を達成するために、本発明に係る半導体装置は、半導体基板の主面上部に形成された筒状部分を備える容量電極と、前記容量電極の表面を覆って形成された容量絶縁膜と、該容量絶縁膜を介して前記容量電極に対向して形成された対向電極とを備える王冠型の容量素子を備える半導体装置において、
前記対向電極が、前記筒状部分の外壁に対向する第１の電極部分と、該第１の電極部分から絶縁され、前記筒状部分の内壁に対向する第２の電極部分とを備えることを特徴とする。

本発明に係る半導体装置の製造方法は、半導体基板の主面上部に形成された筒状部分を備える容量電極と、前記容量電極の表面を覆って形成された容量絶縁膜と、該容量絶縁膜を介して前記容量電極に対向して形成された対向電極とを備える王冠型の容量素子を形成する半導体装置の製造方法において、
半導体基板の主面上部に絶縁膜を形成する工程と、
前記絶縁膜を貫通し半導体基板の拡散層に接続するコンタクトプラグを形成する工程と、
前記絶縁膜及びコンタクトプラグ上に第１の導電性膜を形成する工程と、
前記第１の導電性膜に、前記コンタクトプラグの頂部を露出する開口を形成する工程と、
前記開口の側壁に第１の容量絶縁膜を形成する工程と、
前記第１の容量絶縁膜の表面に、前記コンタクトプラグの頂部に接続する第２の導電性膜を形成し、前記容量電極とする工程と、
前記容量電極及びコンタクトプラグの表面に第２の容量絶縁膜を形成する工程と、
前記第２の容量絶縁膜の表面に第３の導電性膜を形成する工程と、
前記第１の導電性膜及び第３の導電性膜を所定の電位に接続して前記対向電極に形成する工程と
を有することを特徴とする。

本発明の半導体装置によれば、第２の電極部分が第１の電極部分から絶縁されるため、第１の電極部分及び第２の電極部分を相互に異なる電源に接続することが出来る。この場合、第１の電極部分又は第２の電極部分で生ずる電源ノイズを、他方の電極部分がバッファとして作用することによって低減でき、電源ノイズによる容量素子の誤動作を抑制することが出来る。

本発明の半導体装置では、前記第２の電極部分を電源電位の１／２の電位に接続することが出来る。この場合、好ましくは、前記第１の電極部分を電源電位の１／２より低い電位に接続することによって、容量電極と第１の電極部分との間に従来よりも大きな電位差を形成し、容量素子の容量値を高めることが出来る。更に好ましくは、第１の電極部分を接地電位に接続することによって、第１の電極部分で生じる電源ノイズと、第２の電極部分で生じる電源ノイズとを相互に相殺し、対向電極で生じる電源ノイズを効果的に低減することが出来る。

本発明の半導体装置の製造方法によれば、容量電極の形成に際して、容量電極の側面が、第１の容量絶縁膜を介し第１の導電性膜によって、支持されるため、容量電極の傾斜や倒壊の発生を防止することが出来る。容量電極の傾斜や倒壊を防止することにより、容量電極の機械的強度を保ちつつ、容量素子を微細化することが出来る。

本発明の半導体装置の製造方法の好適な実施態様によれば、前記第３の導電性膜を前記第１の導電性膜から絶縁して形成し、前記第１の導電性膜及び第３の導電性膜をそれぞれ別の電位に接続することによって、本発明の半導体装置を製造することが出来る。或いはこれに代えて、本発明の半導体装置の製造方法では、前記第１の導電性膜及び第３の導電性膜を同電位に接続することも出来る。

以下、図面を参照し、本発明に係る実施形態に基づいて本発明を更に詳細に説明する。図１に、本発明の一実施形態に係る半導体装置の構成を示す。同図は、１つの素子形成領域に形成された２つのメモリ素子と、隣接する素子形成領域に形成された２つのメモリ素子の一方を示している。半導体装置１０のシリコン基板１１の表面近傍には、ＳＴＩ（埋込型素子分離層）１２が形成され、ＳＴＩ１２は素子形成領域１０Ａを区画している。素子形成領域１０Ａで、シリコン基板１１の表面近傍には、容量素子の一部を構成するＭＩＳ型のトランジスタが形成されている。

素子形成領域１０Ａに形成された一方のトランジスタは、ソース１３ａと、ドレイン１３ｂと、シリコン基板１１上にゲート絶縁膜１４を介して形成されたゲート電極１５とから構成されている。素子形成領域１０Ａに形成された他方のトランジスタは、前記トランジスタと共通のソース１３ａと、ドレイン１３ｃと、シリコン基板１１上にゲート絶縁膜１４を介して形成されたゲート電極１５とから構成されている。ゲート電極１５は、ポリシリコン膜１６と、ポリシリコン膜１６上に形成されたＷＳｉ膜１７とから構成され、行方向に延びてワード線を構成している。ゲート電極１５上には、窒化シリコン（ＳｉＮ）膜１８が形成され、ゲート電極１５及び窒化シリコン膜１８の側面には窒化シリコンから成るサイドウォール１９が形成されている。

トランジスタを覆って、シリコン基板１１上には酸化シリコン膜２０が形成されている。酸化シリコン膜２０を貫通し、且つサイドウォール１９の表面を露出させて、ソース１３ａ及びドレイン１３ｂ，１３ｃに達する複数のコンタクトホール２１が形成されている。コンタクトホール２１を埋め込んでポリシリコンから成るコンタクトプラグ２２ａ，２２ｂ，２２ｃが形成されている。

コンタクトプラグ２２ｂ，２２ｃの上端に接して、リンがドープされたポリシリコンから成る円筒形状の容量電極３２が形成されている。容量電極３２の外側面には、酸化アルミニウム（Ａｌ₂Ｏ₃）から成る第１の容量絶縁膜３０が形成されている。第１の容量絶縁膜３０の外側では、酸化シリコン膜２０上に、酸化シリコン膜２３、対向電極の第１の電極部分（第１の対向電極）２７、及び酸化シリコン膜２５が順次に形成されている。第１の電極部分２７は、リンがドープされたポリシリコンから成り、数μｍの厚みを有する。第１の電極部分２７は、また、図示しないプラグや配線を介して接地電位Ｖssに接続される。

容量電極３２の内側面及び上面、酸化シリコン膜２５の上面、及び円筒形状の容量電極３２の底部に露出するコンタクトプラグ２２ｂ，２２ｃの上面には、酸化アルミニウムから成る第２の容量絶縁膜３３が形成されている。第２の容量絶縁膜３３を介して容量電極３２の内部及び上部に、対向電極の第２の電極部分（第２の対向電極）３４が形成されている。第２の電極部分３４はタングステンから成り、第２の電極部分３４には、図示しないプラグや配線を介して、ビット線印加電圧の最大値である電源電圧Ｖccの１／２の電圧が印加される。第２の電極部分３４上には、酸化シリコン膜３５が形成されている。

素子形成領域１０Ａの中央には、酸化シリコン膜３５の上面からコンタクトプラグ２２ａの上部までを貫通して、スルーホール３６が形成されている。スルーホール３６の側面には、酸化シリコンから成るサイドウォール３７が形成されている。サイドウォール３７の内部を埋めこんで、リンがドープされたポリシリコンから成るプラグ３８が形成されている。

プラグ３８の上端には、タングステンから成るビット線３９が接している。更に、ビット線３９を覆って酸化シリコン膜３５上に、絶縁膜４０が形成され、絶縁膜４０上には金属配線４１が形成されている。半導体装置１０には、その他、ＤＲＡＭを構成するのに必要な絶縁膜、コンタクトプラグ、及び配線等が形成されている。

本実施形態の半導体装置によれば、第１の電極部分２７が、第２の容量絶縁膜３３及び酸化シリコン膜２５を介して第２の電極部分３４と絶縁して形成されているため、第１の電極部分２７及び第２の電極部分３４を相互に異なる電源に接続することが出来る。本実施形態の半導体装置では、特に、第１の電極部分２７が接地電位Ｖssに接続されることによって、第１及び第２の電極部分が一体的に形成される従来の王冠型の容量素子に比して、容量電極３２と第１の電極部分２７との間に大きな電位差を形成し、容量素子の容量を高めることが出来る。

ところで、従来の容量素子を備える半導体装置では、他の容量素子の動作に起因して対向電極に電位の搖動（電源ノイズ）が生じ、容量素子の誤動作を引き起こす一因になっている。本実施形態の半導体装置では、第１の電極部分２７が接地電位Ｖssに、第２の電極部分３４が１／２Ｖccにそれぞれ接続されることによって、第１の電極部分２７で生じる電源ノイズと、第２の電極部分３４で生じる電源ノイズとを相互に相殺することが出来る。従って、対向電極で生じる電源ノイズを効果的に低減し、容量素子の誤動作を確実に防止することが出来る。なお、第１の電極部分２７を、１／２ＶccとＶssとの間の電位、又は、Ｖssより低い電位に接続してもよく、また、第１の電極部分２７を１／２Ｖccに、第２の電極部分３４を１／２Ｖccより低い電位にそれぞれ接続しても構わない。

図２（ａ）〜（ｃ）、図３（ｄ）〜（ｆ）、及び図４に、本発明の実施形態に係る半導体装置の製造方法について、製造段階を順次に示す。これらの図は、図１の符号Ａで示す枠に囲まれる部分を示している。先ず、シリコン基板１１の表面近傍にＳＴＩ１２を形成し、シリコン基板領域を多数の素子形成領域１０Ａに区画する。次いで、区画された素子形成領域１０Ａにソース１３ａ及びドレイン１３ｂ，１３ｃを形成し、ソース１３ａ及びドレイン１３ｂ，１３ｃを覆ってシリコン基板１１上にゲート絶縁膜１４を成膜する。

次いで、ゲート絶縁膜１４上に、ポリシリコン膜１６、ＷＳｉ膜１７、及び窒化シリコン膜１８を順次に成膜する。公知のフォトリソグラフィ技術及びエッチング技術を用い、窒化シリコン膜１８をパターニングした後、パターニングされた窒化シリコン膜１８をマスクとして、ＷＳｉ膜１７及びポリシリコン膜１６を更にパターニングする。これによって、ポリシリコン膜１６と、ポリシリコン膜１６上に形成されたＷＳｉ膜１７とから構成されるゲート電極１５を形成する。更に、全面に窒化シリコン膜を成膜した後、異方性エッチングによって、ゲート電極１５及び窒化シリコン膜１８の双方の側面に窒化シリコンから成るサイドウォール１９を形成する（図２（ａ））。

次いで、全面に酸化シリコン膜２０を成膜する。引き続き、公知のフォトリソグラフィ技術及びエッチング技術を用い、サイドウォール１９をマスクとして自己整合的に酸化シリコン膜２０を開孔し、ソース１３ａ及びドレイン１３ｂ，１３ｃを露出させるコンタクトホール２１を形成する。更に、公知の方法を用いて、コンタクトホール２１の内部を、リンがドープされたポリシリコンで埋め込むことによって、コンタクトプラグ２２ｂ，２２ｃを形成する。引き続き、全面に酸化シリコン膜２３を成膜する（図２（ｂ））。

次いで、リンがドープされたポリシリコン２４を、全面に数μｍの厚みで堆積する（図２（ｃ））。引き続き、ポリシリコン２４上に酸化シリコン膜２５を成膜した後、これをパターニングする。更に、パターニングされた酸化シリコン膜２５をマスクとして、ポリシリコン２４及び酸化シリコン膜２３をエッチングすることによって、コンタクトプラグ２２ａの上面を露出させる開口２６を形成する。開口２６の形成によって、開口２６の側面に表面を有するポリシリコンから成る第１の電極部分２７が形成される。引き続き、酸化アルミニウム膜２８を全面に成膜した後、リンがドープされたポリシリコン膜２９を数１００Ａの厚みで全面に成膜する（図３（ｄ））。

引き続き、異方性エッチングにより、開口２６の底面及び酸化シリコン膜２５上のポリシリコン膜２９及び酸化アルミニウム膜２８を除去する。この除去の際には、開口２６の側面で酸化アルミニウム膜２８がポリシリコン膜２９によって保護されることによって、開口２６の側面に第１の容量絶縁膜３０が形成される。次いで、全面にリンがドープされたポリシリコン膜３１を成膜する（図３（ｅ））。

次いで、異方性エッチングにより開口２６の底面及び酸化シリコン膜２５上のポリシリコン膜３１を除去する。更に、全面に酸化アルミニウムから成る第２の容量絶縁膜３３を成膜する。第２の容量絶縁膜３３を成膜する際の熱によって、残存するポリシリコン膜２９とポリシリコン膜３１とが一体化し、円筒形状の容量電極３２が形成される（図３（ｆ））。

引き続き、開口２６の内部を埋め込んで、全面にタングステンを堆積することによって、第２の電極部分３４を形成する（図４）。更に、第２の電極部分３４上に酸化シリコン膜３５を成膜する。次いで、公知の方法を用いて、コンタクトプラグ２２ａを露出させるスルーホール３６を形成する。更に、スルーホール３６の側面に酸化シリコンから成るサイドウォール３７を形成した後、サイドウォール３７を介してスルーホール３６の内部を埋め込んで、タングステンから成るプラグ３８を形成する。更に、公知の技術を用いて、ビット線３９、絶縁膜４０、及び金属配線４１等を形成することによって、図１に示した半導体装置１０を完成することが出来る。

本実施形態の半導体装置の製造方法によれば、王冠型の容量素子の形成に際して、容量電極３２を構成するポリシリコン膜２９及びポリシリコン膜３１の全ての側面が、第１の容量絶縁膜３０を介し第１の電極部分２７によって支持されるため、容量電極３２の傾斜や倒壊を防止することが出来る。容量電極３２の傾斜や倒壊の発生を防止することにより、容量電極の機械的強度を保ちつつ、容量素子を微細化することが出来る。

本実施形態の半導体装置の製造方法によれば、また、図３（ｄ）に示した工程で、酸化アルミニウム膜２８上にポリシリコン膜２９を成膜することによって、開口２６の底面の酸化アルミニウム膜２８を除去する異方性エッチングを行う際に、酸化アルミニウム膜２８をポリシリコン膜２９で保護することが出来る。これによって、第１の容量絶縁膜３０を薄く形成し、容量素子の容量値を高めることが出来る。

なお、本実施形態で示した材料は一例であって、本実施形態で示した材料以外の種々の材料を適宜用いることが出来る。例えば、本実施形態では、ＣＵＢ構造の半導体装置について示したが、ＣＯＢ（Capacitor On Bit line）構造の半導体装置に適用しても、本実施形態と同様の効果を得ることが出来る。また、本実施形態では、第１の容量絶縁膜３０及び第２の容量絶縁膜３３に酸化アルミニウムを用いたが、これ以外にも、酸化タンタル（Ｔａ₂Ｏ₅）や窒化シリコン、又はそれらの組合せ等を用いることが出来る。

以上、本発明をその好適な実施形態に基づいて説明したが、本発明に係る半導体装置及びその製造方法は、上記実施形態の構成にのみ限定されるものではなく、上記実施形態の構成から種々の修正及び変更を施した半導体装置及びその製造方法も、本発明の範囲に含まれる。

本発明の一実施形態に係る半導体装置の構成を示す断面図である。 図２（ａ）〜（ｃ）は、図１の半導体装置を製造する製造方法について、各製造段階を順次に示す断面図である。 図３（ｄ）〜（ｆ）は、図１の半導体装置を製造する製造方法について、図２に後続する各製造段階を順次に示す断面図である。 図１の半導体装置を製造する製造方法について、図３に後続する一製造段階を示す断面図である。 従来のスタック型の容量素子を備える半導体装置の構成を示す断面図である。 図６（ａ）〜（ｃ）は、図５の半導体装置を製造する製造段階を順次に示す断面図である。 従来の王冠型の容量素子を備える半導体装置の構成を示す断面図である。

符号の説明

１０：半導体装置
１０Ａ：素子形成領域
１１：シリコン基板
１２：ＳＴＩ
１３ａ：ソース
１３ｂ，１３ｃ：ドレイン
１４：ゲート絶縁膜
１５：ゲート電極
１６：ポリシリコン膜
１７：ＷＳｉ膜
１８：窒化シリコン膜
１９：サイドウォール
２０：酸化シリコン膜
２１：コンタクトホール
２２ａ，２２ｂ，２２ｃ：コンタクトプラグ
２３：酸化シリコン膜
２４：ポリシリコン
２５：酸化シリコン膜
２６：開口
２７：第１の電極部分
２８：酸化アルミニウム膜
２９：ポリシリコン膜
３０：第１の容量絶縁膜
３１：ポリシリコン膜
３２：容量電極
３３：第２の容量絶縁膜
３４：第２の電極部分
３５：酸化シリコン膜
３６：スルーホール
３７：サイドウォール
３８：プラグ
３９：ビット線
４０：絶縁膜
４１：金属配線

Claims (9)

1. 半導体基板の主面上部に形成された筒状部分を備える容量電極と、前記容量電極の表面を覆って形成された容量絶縁膜と、該容量絶縁膜を介して前記容量電極に対向して形成された対向電極とを備える王冠型の容量素子を形成する半導体装置の製造方法において、
   半導体基板の主面上部に絶縁膜を形成する工程と、
   前記絶縁膜を貫通し半導体基板の拡散層に接続するコンタクトプラグを形成する工程と、
   前記絶縁膜及びコンタクトプラグ上に第１の導電性膜を形成する工程と、
   前記第１の導電性膜に、前記コンタクトプラグの頂部を露出する開口を形成する工程と、
   前記開口の側壁に第１の容量絶縁膜を形成する工程と、
   前記第１の容量絶縁膜の表面に、前記コンタクトプラグの頂部に接続する第２の導電性膜を形成し、前記容量電極とする工程と、
   前記容量電極及びコンタクトプラグの表面に第２の容量絶縁膜を形成する工程と、
   前記第２の容量絶縁膜の表面に第３の導電性膜を形成する工程と、
   前記第１の導電性膜及び第３の導電性膜を所定の電位に接続して前記対向電極に形成する工程と、を有することを特徴とする半導体装置の製造方法。
2. 前記第１の容量絶縁膜を形成する工程は、前記開口の側壁及び底面に容量絶縁膜を形成する工程と、前記容量絶縁膜上に保護膜を形成する工程と、前記保護膜を前記側壁に残したまま前記開口の底部に形成された保護膜及び容量絶縁膜を除去して前記コンタクトプラグの表面を露出させる工程とを備える、請求項１に記載の半導体装置の製造方法。
3. 前記開口を形成する工程は、前記第１の導電性膜上に絶縁膜を形成する工程と、前記絶縁膜をパターニングする工程と、前記パターニングされた絶縁膜をマスクとして開口を形成する工程とを備える、請求項１又は２に記載の半導体装置の製造方法。
4. 前記第３の導電性膜が前記第１の導電性膜から絶縁されて形成され、前記第１の導電性膜及び第３の導電性膜をそれぞれ別の電位に接続する、請求項１乃至３のいずれかに記載の半導体装置の製造方法。
5. 前記第１の導電性膜及び第３の導電性膜を同電位に接続する、請求項１乃至３のいずれかに記載の半導体装置の製造方法。
6. 前記第１の容量絶縁膜は酸化アルミで形成される、請求項１乃至５のいずれかに記載の半導体装置の製造方法。
7. 前記第１及び第２の導電性膜は、ポリシリコンで形成される、請求項１乃至６のいずれに記載の半導体装置の製造方法。
8. 前記保護膜は、ポリシリコンで形成される、請求項２に記載の半導体装置の製造方法。
9. 前記絶縁膜は、酸化シリコンで形成される、請求項３記載の半導体装置の製造方法。

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