KR101450650B1 - 실린더 내벽에 지지 구조물을 갖는 커패시터 및 그 제조방법 - Google Patents

실린더 내벽에 지지 구조물을 갖는 커패시터 및 그 제조방법 Download PDF

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Abstract

실린더 커패시터 내벽에 지지 구조물이 있는 커패시터 및 그 형성 방법 및 이를 이용하는 반도체 장치의 형성 방법 및 이에 의해 형성되는 반도체 장치를 이용하는 시스템 장치를 제공한다. 디자인룰 감소로 전극의 높이가 매우 높아져 종횡비(aspect ratio)가 매우 큰 구조가 됨에 따라 1회의 사진 식각 공정으로는 진행할 수 없고, 주변 전극과 접촉하는 리닝(leaning) 불량이 증가함으로, 실리더 커패시터 내부 벽에 지지 구조물을 갖는 커패시터를 형성하여 리닝 (leaning) 불량이 없는 커패시터를 제공 한다.

Description

실린더 내벽에 지지 구조물을 갖는 커패시터 및 그 제조 방법 {A CYLINDER TYPED CAPACITOR WITH HAVE SUPPORT STRUCTURE IN THE CYLINDER SIDE WALL AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 반도체 소자 및 그의 제조방법에 관한 것으로, 상세하게는 스토리지 전극 형태가 실린더(cylinder)형태를 가지면서 실린더 내벽에 지지 구조물이 있는 커패시터 및 스텝 커버리지 (step coverage )가 우수한 고유전율을 갖는 커패시터 유전막 형성 방법 및 이를 이용하는 반도체 소자의 구조 및 제조 방법에 관한 것이다.
반도체 소자가 고집적화 됨에 따라 단위 셀이 차지하는 면적은 감소하고 있다. 한편, 디램의 구동 능력은 커패시터의 커패시턴스에 의해서 결정됨으로, 커패시터가 차지하는 면적이 감소에도 불구하고 커패시턴스를 증가시키기 위한 다양한 노력이 계속되고 있다. 이러한 노력의 일환으로, 커패시터의 유효면적을 증가시키기 위하여 실린더형(cylinder type) 스토리지 노드를 사용하고 있다. 이러한 실린더형 구조는 종횡비(aspect ratio)가 높은 구조가 되어 실린더 몰드막 제거시 인접하는 스토리지 노드와 맞붙는 리닝(leaning) 현상이 발생되어 2-비트 단락 (bit fail)불량이 일어나고, 스토리지 노드의 높이가 높아서 1회의 사진식각 공정으로 형성할 수 없으며, 커패시터 유전막이 공간 전체 밑바닥까지 골고루 증착되지 않는다. 이러한 문제를 해결하기 위해서 스토리지 커패시터 구조를 2회의 사진 식각 공정을 통하여 실린더 형태의 커패시터를 만들면서 실린더 내벽에 지지 구조를 만들어 리닝 (leaning) 현상을 줄이고, 커패시터 유전막 형성 시 소스 가스는 낮은 온도에서 공급하고, 반응가스 주입 후 산화막 형성시는 높은 온도에서 진행하여 스텝 커버리지가 우수하고 불순물 함량이 적은 커패시터 유전막 형성에 관한 것이다.
최근 반도체 메모리 제품의 고집적화가 가속화됨에 따라 단위 셀 면적이 크게 감소하면서, 패턴의 선폭 및 패턴들의 간격이 현저하게 좁아지고 있다. 그리고 단위 셀 면적은 감소되나 디바이스에서 요구하는 전기적인 특성은 계속 유지되어야 함으로 이러한 문제를 풀기 위해서 디바이스를 버티칼(vertical)하게 하거나 스택(stack) 구조로 형성하거나 새로운 물질을 이용하고 있다. 또한 저전력의 요구로 동작 전압의 저전압화가 동시에 이루어지고 있다. 이에 따라, 많은 요구가 발생하고 있는데, 이러한 요구 중 높은 축전용량을 가지면서 누설전류 발생이 적은 고용량 커패시터가 있다.
일반적으로 사용되는 커패시터의 축전용량은 커패시터의 유효 면적과 유전막의 유전율에 비례하고, 유전막의 두께에 반비례하는데, 이러한 문제를 풀기 위해서, 커패시터 전극의 높이는 20000Å이 넘어가고, 유전막의 두께는 얇아지면서 유전율은 높은 고유전율 유전막 (high-k dielectric layer)의 요구가 대두되고 있다.
도 1을 참조하면, 향후 DRAM 소자는 4F2 (F: minimum feature size) 이하를 요구하기 때문에 수직형 모오스 트랜지스터 (15b)를 사용해야하고 커패시터 전극(98) 또한 길고 협소한 형태의 실린더 형태를 사용해야 한다. 그리고 고용량의 축전량을 얻기 위하여 실린터 커패시터 유전막 또한 고유전율 유전막을 사용해야 한다. 그러나 전극의 높이가 20000Å 이상이 되면 1회의 사진 식각 공정으로 진행 할 수 없고, 도면에 나타나는 것처럼 인접 전극과 붙는 리닝(leaning) 현상이 일어나 2-비트 단락 (bit fail) 디바이스 불량을 유발 시킨다. 그리고 실린더(98)는 종횡비(aspect ratio)가 매우 큰 구조가 되어서 고유전막을 형성 하려면 입구 부분이 먼저 두껍게 형성되어서 실린더 내면 및 바닥까지 균일한 두께로 형성하기가 쉽지 않다.
본 발명의 목적은 커패시터 전극 구조를 실린더 형으로 만들면서 실린더 내부 벽안에 지지 구조를 만들어 리닝 (leaning) 현상이 없는 디램 디바이스를 만드는데 있다. 또한 유전율이 40이 넘어 매우 활용가치가 있는 지르코늄 산화막 (ZrO2)을 종횡비(aspect ratio)가 매우 큰 구조 안에서도 원활한 두께로 형성하여 결정화에 기인한 열화를 막아서 리키지가 발생하지 않고 불순물이 적게 함유되어 유전율이 높은 커패시터 유전막을 제조하는 방법을 제공하는데 있다.
본 발명의 다른 목적은 20000Å 높이의 전극 형성을 2회의 사진 식각 공정을 통하여 가장 안정적이고 단순하게 만드는 방법을 제공하는데 있다.
본 발명의 다른 목적은 지르코늄 산화막 등 고유전율 유전막을 동일 챔버안에서 가변적인 원자층 적층 온도을 이용하여, ALD(atomic layer deposition) 또는 PEALD (plasma atomic layer deposition )을 이용하여 형성함으로써 스텝 커버리지가 우수한 유전막 형성이 가능한 제조공정을 제공하는데 있다.
상기한 목적을 달성하기 위한 본 발명의 일실시예에 따른 실린더 내벽에 지지 구조물이 있는 커패시터 제조 방법은, 반도체 기판 상에 게이트 전극 및 층간 절연막 및 커패시터 콘택 플러그를 형성하고, 상기 층간 절연막 및 커패시터 콘택 플러그상에 제 1 몰드층을 형성하고, 상기 커패시터 콘택 플러그 상에 제1 몰드층을 제거 제 1 하부전극 홀을 형성후, 제 1 하부전극을 형성하고, 상기 제 1 하부전 극 홀을 제 1 매립층으로 갭필후 제 1 하부전극을 분리하고, 제 1 매립층 및 제1 몰드층 상에 식각 방지막을 형성후 제2 몰드층을 형성하고, 제 1 하부 전극층 상의 제 2 몰드층을 제거 제 2 하부 전극 홀을 형성하고, 제 2 하부 전극홀 상에 제 2 하부 전극층을 형성하고, 상기 제 2 하부 전극 홀을 제 2 매립층으로 매립후 제 2 하부전극을 분리하고, 상기 식각 방지막상의 제 2 매립층 및 제 2 몰드막을 제거하고, 순차적으로 제 1 몰드막을 제거하면 상기 식각 방지막 및 제 1 매립층이 실린더 내벽에 남아 지지 구조물이 된다. 상기 하부 전극상에 커패시터 유전막을 형성 한다. 유전막 형성은 원자층 적층 챔버안에 지르코늄 유기 원료 기체를 주입하고, 퍼지 가스로 퍼지를 실시한다. 이때 지르코늄 전구체 가스를 주입하고 퍼지를 시작하는 시점까지는 낮은 온도에서 진행하고, 산화제 기체를 챔버에 주입하여 공급 지르코늄 전구체와 결합 지르코늄 산화막을 만들 때, 이때는 높은 온도에서 진행한다. 다시 산화가스를 퍼지 가스로 퍼지를 실시하는 기본 사이클을 수 회 실시하여 충분한 지르코늄 산화막을 형성한다. 수회 실시하는 동안 챔버안 온도는 전구체 가스를 공급 할 때는 저온 공정으로 진행하고, 반응 가스 주입 및 산화공정은 고온 공정으로 앞에서 언급한데로 실시한다. 이후 지르코늄 산화막상에 상부 전극을 형성 한다.
본 발명의 다른 실시예에 있어서 커패시터 유전막이 이중으로 형성되는 공정은, 하부전극 형성까지는 모든 공정이 같고, 원자층 적층 챔버안에 지르코늄 전구체 기체를 주입하고, 퍼지 가스로 퍼지를 실시한다. 이때 지르코늄 전구체 가스를 주입하고 퍼지를 시작하는 시점까지는 낮은 온도에서 진행하고, 산화제 기체를 챔 버에 주입하여, 지르코늄 전구체와 결합 지르코늄 산화막을 만들 때, 이때는 높은 온도에서 진행한다. 산화제를 공급 지르코늄 전구체와 결합 지르코늄 산화막을 만들고, 퍼지 가스로 퍼지를 실시하는 기본 사이클을 수 회 실시하여 충분한 지르코늄 산화막을 형성한다. 수회 실시하는 동안 챔버안 온도는 저온 공정과 고온 공정을 앞에서 언급한데로 실시한다. 이후 챔버안에 지르코늄 전구체를 주입하고, 퍼지 가스로 퍼지를 실시한 다음, 산화제 기체를 챔버에 주입 지르코늄 유기체를 산화 시키고 잔여 성분을 퍼지한 다음, 질화제 기체를 챔버에 주입 상기 지르코늄 유기 산화막을 질화 시킨다. 이때 질화제 기체 가스를 주입후 플라즈마를 처리하여 상기 유기 산화막과 질소 성분이 잘 결합되어 안정된 구조를 갖도록 한다. 이때 또한 지르코늄 전구체 공급시는 저온 공정에서 진행하고, 나머지 모든 공정은 고온에서 실시한다. 상기와 같은 사이클을 수회 실시하여 지르코늄 산질화막 (ZrOCN)을 형성 한다. 그러면 지르코늄 산화막/ 지르코늄 산질화막으로 구성된 이중막 구조의 유전막이 형성 된다.
본 발명의 실시예에서 만들어진 커패시터 구조는 제 1 하부 전극이 있는 하부층은 실린더 형태로 형성되면서 매립층이 실린더 내벽안에 지지 구조물이 형성된 형태에서 제 2 하부 전극층이 제작됨으로, 몰드층 및 매립층 제거시 또는 커패시터 유전막 또는 상부 전극 형성시 이웃하는 전극들이 서로 붙는 리닝 현상이 발생하지 않고, 커패시터 유전막인 지르코늄 산화막은, 지르코늄 전구체가 주입될 때는 저온에서 실시하여 협소하고 밀폐된 공간 또는 종횡비(aspect ratio)가 매우 큰 구조 안에서 골고루 전구체 가스가 주입되도록 하고, 산화 기체와 지르코늄 전구체가 결 합할 때는 높은 온도에서 실시하여 지르코늄 산화막질이 일정한 두께를 유지하여 리키지 커런트 패스(leakage current path)가 없는 구조를 만들고 질화물이 첨가되어 결정화 온도를 높여 지르코늄 산화막이 쉽게 결정질 구조가 되지 않는 반도체 형성 방법을 제공한다.
본 발명에 따른 반도체 장치 및 그 제조 방법에 대하여 첨부된 도면을 참조하여 상세하게 설명하지만, 본 발명이 하기의 실시예들에 제한되는 것은 아니며, 해당분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않은 범위 내에서 본 발명을 다양한 형태로 구현 할 수 있을 것이다.
상술한 것과 같이 본 발명에 의하면, 커패시터 하부 전극 구조인 실린더 내벽에 지지 구조물이 형성되어 전극의 높이가 높아도 이웃하는 전극끼리 붙는 리닝 현상이 생기지 않는다.
온도 가변형 원자층 증착법 또는 플라즈마 원자층 증착법으로 형성한 커패시터 유전막인 지르코늄 산화막은, 협소하고 밀폐된 공간 또는 종횡비(aspect ratio)가 매우 큰 구조에서 지르코늄 전구체가 주입 될 때 낮은 온도에서 실시되어, 주입시 입구부에서 전구체가 두껍게 형성되어 주입 통로가 막혀서 일정한 두께를 가질 수 없는 문제점을 개선하고, 반응 가스 주입후 지르코늄 산화막 형성시는 고온에서 실시하여 불순물이 없어 유전율이 높은 유전막을 형성 할 수 있다.
이러한 종횡비(aspect ratio)가 매우 큰 구조를 갖는 디램 디바이스에 적용 할 수 있어 소자 크기를 줄여서 반도체 기판의 단면적에 비하여 훨씬 많은 셀을 구 현 고집적 디바이스를 얻을 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 안 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
원자층 적층 커패시터 유전막 형성 방법
도 2 및 도 3은 본 발명의 커패시터 유전막 형성 공정 가스 공급을 나타내는 펄싱 다이아그램이다.
일반적으로 커패시터의 용량을 증가시키기 위하여 전극의 단위 면적을 크게 하기 위해서는 전극의 높이를 높일 수밖에 없다. 통상적으로 단위 셀당 커패시턴스 가 25fF 이상이 확보 되어야 하는데, 이와 같은 커패시터를 확보하려면, 지금과 같은 디자인룰 추세라면 향후 스토리지 전극 높이가 최소한 20000Å 이상이 되어야 한다.
이와 같이, 높은 커패시턴스를 얻기 위하여, 스토리지 전극 높이를 증대 시키게 되면, 종횡비(aspect ratio)가 커지게 되어 인접하는 스토리지 전극이 쉽게 기울어져 접촉되어 일어나는 2 비트 페일 (twin bit fail)이 유발되고, 커패시터 유전막이 전극의 상부 및 하부 실린더 내외부에 일정한 두께로 형성되지 않아서 리키지 페일이 발생한다.
이러한 문제를 풀기 위해서는 인접하는 스토리지 전극끼리 기울어지지 않는 구조를 얻는 것뿐만 아니라, 일정한 두께를 갖는 커패시터 유전막을 형성할 수 있는 기술 또한 요구된다.
도 2를 참조하면, 원자층 적층시 전구체 소스 가스를 공급 할 때는 250℃ 저온으로 실시하고, 전구체 미 반응 가스를 퍼지하는 동안 챔버의 온도를 275℃ 고온으로 처리한다. 즉 전구체 소스 가스 주입 및 산화제 반응 가스 O3 공급 및 전구제와 산화제가 결합하는 공정을 온도 가변형 챔버를 사용 진행한다. 통상적으로 현재 사용하고 있는 지르코늄 산화막을 이용한 형성 공정으로 스텝 커버리지가 우수한 막질을 형성한다.
형성하는 공정은, 증착 챔버안에 지르코늄 산화막을 형성하기 위한 전구체로, 테트라키스 디에틸아미노 지르코늄(Tetrakis-ethylmethylamino zirconim, Zr〔N (C2H5)2〕4 이하 TEMAZ)을 사용하여 스토리지 전극이나 상에 공급한다. 전구체 가스가 스토리지 전극과 반응하기 위한 화학식은 아래 구조식을 갖는다.
Figure 112008030488263-pat00001
상기의 구조식은 스토리지 전극과 원자층으로 반응하여 결합되고 여분의 미반응된 기체가스를 제거하기 위하여 퍼지 가스를 챔버안에 공급한다. 퍼지 가스로는 아르곤 (Ar), 헬륨 (He), 질소 (N2) 가스를 사용 한다. 미반응된 전구체 가스를 제거하면, 스토리지 전극상에 화학 흡착된 전구체가 원자 단층 수준으로 얇게 형성 된다.
퍼지하는 동안 챔버는 고온으로 변환된다. 챔버를 순간 고온으로 바꾸는 방법은 챔버 상부벽에 할로겐 전구 램프를 이용하거나 UV 램프 방사선을 사용하면 순간적으로 쉽게 온도를 컨트롤 할 수 있다.
그 후 산화제를 공급하면, 전구체와 결합하여 지르코늄 산화막이 형성된다. 산화제로는 O2, O3, H2O 산화제를 사용한다. 본 지르코늄 산화막 형성에 있어서는 산화력이 비교적 강한 O3를 사용하며, 동시에 275℃ 고온을 계속 유지 한다. 그러면 전구체 성분안에 있는 탄소나 질소 성분이 완전 산화되어 제거 되고, 지르코늄 산화막 (ZrO2)이 형성 된다. 잔여 부산물을 제거하기 위해서 퍼지 가스를 공급한다. 이때에 챔버안을 250℃ 저온으로 바꾸어 준다. 챔버를 저온으로 변환하는 방법은 스테이지 상부에서 헬륨 (He) 가스가 공급 될 수 있도록 하면 된다.
이러한 기본 사이클을 기준으로 수십 회를 반복하여 원하는 두께의 지르코늄 산화막을 얻는다. 본 발명에서는 바람직하게 50회에서 100회 사이를 반복하며, 두께로는 50Å에서 100Å 사이의 두께로 형성 한다. 필요에 따라서는 지르코늄 산화막 단일막으로 유전막을 형성하려면 더 많은 사이클을 반복하여 원하는 두께를 얻을 수 있다.
도 3에 나타나는 공급 가스 펄싱 다이아그램은 지르코늄 산질화막(ZrOCN)를 형성하기 위한 것이다. 지르코늄 산화막 단일막은 높은 유전율은 얻을 수 있으나 지르코늄 산화막이 후속 열공정을 통하여 결정화가 이루어지면서 열화되는 문제점을 안고 있다. 이러한 문제을 풀기 위해서 현재는 지르코늄 단일막 보다는 지르코늄 산화막/ 지르코늄 산질화막 또는 지르코늄 산화막/ 지르코늄 산질화막/ 지르코늄 산화막 등 복합막 형태을 사용하고 있다.
도 3을 참조하면, 원자층 증착 챔버안에 전구체로, 테트라키스 디에틸아미노 지르코늄(Tetrakis-ethylmethylamino zirconim, Zr〔N (C2H5)2〕4 이하 TEMAZ)을 사용하여 먼저 형성한 지르코늄 산화막 (ZrO2 )상에 공급한다. 전구체 가스는 지르코늄 산화막과 원자층으로 반응하여 결합되고 여분의 미반응된 기체가스를 제거하기 위하여 퍼지 가스를 챔버안에 공급한다. 퍼지 가스로는 아르곤 (Ar), 헬륨 (He), 질소 (N2) 가스를 사용 한다. 미반응된 전구체 가스를 제거하면, 지르코늄 산화막상에 화학 흡착된 전구체가 원자 단층 수준으로 얇게 형성 된다. 이 때도 마찬가지로 지르코늄 전구체를 공급 할 때는 250℃ 저온에서 공급하고, 퍼지를 실시하면서 챔버를 275℃ 고온으로 유지하는 공정 온도 가변형 챔버안에서 진행한다. 고온으로 형성하는 방법은 상기에서 언급한 UV 램프를 이용하면 된다.
이 후 산화제를 공급하면, 전구체와 결합하여 지르코늄 산질화막이 형성 된다. 산화제로는 O2, O3, H2O 산화제를 사용한다. 본 지르코늄 산질화막 형성에 있어서는 산화력이 비교적 약한 O2를 사용하다. 그러면 전구체 성분안에 있는 탄소나 질소 성분이 완전 산화되지 않고 여분이 남는 구조인 지르코늄 산질화막 (ZrOCN)이 형성 된다. 지르코늄 산질화막 형성시 전구체 가스에 산화제 가스가 먼저 공급되어 탄소와 질소의 적절한 성분비를 유지 할 수 있다. 잔여 부산물을 제거하기 위해서 퍼지 가스를 공급한다. 이후 질화제 가스를 공급 한다. 질화제로는 NO, NO2, NH3 등을 사용 할 수 있다. 본 실시예에서는 바람직하게 NH3 가스를 사용한다. 질화제를 공급하면서 동시에 플라즈마를 공급한다. 그러면 상기 지르코늄 산질화막이 플라즈마 질화처리 되어서 지르코늄 산질화막이 형성 된다. 질화제 공급이나 처리시는 특별히 챔버의 온도를 컨트롤 할 필요는 없어 고온으로 유지한다. 스텝 커버리지를 일으키는 문제는 산화 시이기 때문에 질화시의 챔버안의 온도와는 무관하다. 이러한 기본 사이클을 기준으로 수십 회를 반복하여 원하는 두께의 지르코늄 산질화막을 얻는다. 본 발명에서는 바람직하게 20회에서 50회 사이를 반복하며, 두께로는 20Å에서 50Å 사이의 두께로 형성 한다.
도 2과 도 3의 공정을 통하여 원하는 반복 회수로 진행하면 반도체 기판상에는 지르코늄 산화막 (ZrO2 )/지르코늄 산질화막(ZrOCN) 이중구조의 고유전율 유전막을 형성 할 수 있다. 지르코늄 산질화막 형성시 전구체 가스에 산화제 가스가 먼저 공급되어 탄소와 질소의 적절한 성분비를 유지 할 수 있다. 이러한 이중막 구조 의 지르코늄 산화막은 리키지 커런트 패스( leakage current path)가 없는 막질로 스텝 커버리지가 우수한 커패시터 유전막이 된다.
상기 설명한 바와 같이 제 3도의 펄싱 다이아그램은 전구체 공급→퍼지→O2 공급 (산화제)→퍼지 →NH3 공급(질화제)→플라즈마처리 →퍼지 공정을 통해서 원자층 적층의 지르코늄 산질화막을 형성 하였다. 상기 산질화막안의 탄소 및 질소 성분은 지르코늄 산화막이 결정화되는 것을 막는 역할을 한다. 지르코늄 산질화막 형성시 전구체 가스에 산화제 가스가 먼저 공급되어 탄소와 질소의 적절한 성분비를 유지 한다. 탄소 질소의 함량은 막질에 많은 영향을 줄 수 있다.
도 3에서는 보여주지 않지만, 앞에서 언급한 원자층 적층 지르코늄 산질화막 (ZrOCN) 형성시 매 사이클마다 서로 다른 조건으로 지르코늄 산질화막 (ZrOCN)을 형성하면 격자의 조건들이 서로 다르게 형성되어 일괄적으로 지르코늄 산질화막 (ZrOCN)이 결정화가 되지 않아서 리키지 커런트 패스 (leakage current path)가 발생하지 않는 지르코늄 산질화막 (ZrOxCyNz)을 얻을 수 있다. 이때에 만들어지는 각 원자층의 산소, 탄소, 질소 함량이 되는 x,y,z 값은 서로 다르게 형성되어 특별한 공정 조건이 아닌 이상 지르코늄 산화막이 결정화가 될 수 없다. 여기서도 마찬가지로 산화제 공급 및 반응시는 챔버 온도를 275℃ 고온을 유지한다.
이러한 막을 만들기 위해서는 도 3에서 보는 것과 같이 전구체 (TEMAZ) 공급 →퍼지 (Ar, He, or N2)→산화제(H2O) 공급 →퍼지(Ar, He, or N2) →질화제 (NH3) 공급→플라즈마처리 →퍼지(Ar, He, or N2) 공정을 기본 사이클로 진행하면서, 2차 사이클은 산화제양 또는 산화력이 차이나는 산화제 및 압력, 질화제양 및 압력을 다르게 진행하고, 3차 사이클은 1,2차와 또 다르게 산화제양 또는 산화력이 차이나는 산화제 및 압력, 질화제양 및 압력 등을 진행하면 각 원자층의 지르코늄 산질화막 (ZrOxCyNz)에 있어서 산소, 탄소, 질소 함량을 나타내는 x,y,z 값을 다르게 가져갈 수 있다. 필요에 따라서는 n사이클 모두를 다르게 가져갈 수 있거나, 복수의 사이클이 그룹을 이루어 반복 사용 될 수 있다. 이렇게 하여 만들어진 지르코늄 산질화막 (ZrOxCyNz)은 산소, 탄소, 질소 성분이 원자층마다 서로 다르기 때문에 어떤 층에서 결정성장이 시작되었다 할지라도 이웃하는 층이 결정성장을 방지하여, 결정의 대형화를 막을 수 있다. 여기의 공정에서도 전구체 주입후 퍼지 공정은 저온 250℃ 공정으로 진행하고 나머지 공정은 고온 275℃에서 진행한다. 그러면 종횡비가 매우 큰 구조에서도 유전막의 스텝 커버리지가 매우 양호하고, 리키지 커런트 패스 (leakage current path)는 성장이 억제되는 우수한 커패시터 유전막을 얻을 수 있다.
실린더 내벽에 지지 구조물이 있는 커패시터을 갖는 DRAM 실시예 1
도 4 내지 도 27b는 본 발명의 실시예 1에 따른 DRAM 메모리 소자 및 그 제조 방법이다.
도 4를 참조하면, 반도체 기판 (100)상에 패드 산화막(105)을 형성한다. 패드 산화막 (105)은 열산화막 방식으로 형성하고, 약 50 내지 150 Å 두께로 형성 한다. 패드 산화막 (105) 상부에 하드 마스크막( 110)을 형성한다. 하드 마스크막 (110)은 반도체 기판 (100), 패드 산화막 (105)과 식각율이 다른 물질로 사용한다. 예를 들면, 실리콘 질화막으로 사용 할 수 있다.
하드 마스크 (110)를 마스크로 하여, 패드 산화막 (105) 및 반도체 기판 (100)을 소정 깊이 만큼 식각한다. 이때, 반도체 기판 (100)에 약 800 내지 1500Å 깊이 식각 홀을 형성 한다. 그러면 반도체 기판에 다수의 필라 (100a)가 형성 된다.
도 5를 참조하면, 상기 필라 (100a)를 식각을 통하여 소정의 폭 만큼 식각한다. 상기 폭은 게이트 전극의 두께가 됨으로 200 내지 300 Å 정도로 형성 한다. 형성 방법은 습식 식각이나 화학적 건식 식각 (chemical dry etching) 방법으로 식각 할 수 있다.
도 6을 참조하면, 노출된 반도체 기판 (100) 및 필라 (100a) 표면에 게이트 유전막 (115)을 형성한다. 게이트 유전막 (115)은 실리콘 산화막(SiO2), 하프늄 산화막(HFO2), 탄탈륨 산화막(TA2O5), 또는 ONO (oxide/nitride/oxide) 막을 사용 한다. 상기 게이트 유전막 (115) 상에 게이트 전극층 (120)을 형성 한다. 게이트 전극층 (120) 물질로는 도핑된 폴리 실리콘, 실리콘 게르마늄층을 이용 한다.
도 7을 참조하면, 게이트 절연막 (115)를 식각 저지막으로 이용하여, 게이트 전극층 (120)을 식각한다. 이때 필라 (100a)를 둘러싸는 서라운딩(surrounding) 게이트 전극 (120a)이 형성 된다. 서라운딩 게이트 전극 (120a)은 하드 마스크 (110) 아래 필라 (100a)를 둘러싸면서 기판 (100)과 수직인 형상을 갖으며 형성 된다.
도 8을 참조하면, 필라(100a) 사이 기판 (100)상에 불순물 (122)을 주입하여 소오스 드레인 (125)를 형성한다. 불순물 형성은 통상의 이온주입 방식을 이용하며 불순물은 기판의 성질에 따라 불순물 타입을 결정한다.
도 9를 참조하면, 반도체 기판 (100)전면에 200 내지 300Å 정도의 질화막 절연막 (130)을 형성한다. 이후 에치백 공정으로 게이트 전극 (120a)상에 질화막 절연막 (130)이 존재하게 하고, 이를 마스크로 하여 기판 (100)상에 남아있는 게이트 절연막을 제거하여 게이트 구조물들을 각각 분리한다.
도 10을 참조하면, 상기 질화막 절연막 (130)을 마스크로 하여 기판(100)상에 리세스 홀 (135)을 형성 한다. 이때 리세스 홀 (135) 깊이는 소오스 드레인 깊이보다 낮게 형성 한다. 여기서 리세스 홀 (135)은 비트라인이 형성될 공간이다. 그러므로 리세스 홀 (135) 표면에 절연막 (140)을 형성하고 에치백 공정을 통하여 측면부만 남도록 한다. 절연막 (140)은 비트라인과 게이트 전극(120a)을 절연 시킨다.
도 11을 참조하면, 상기 그루브안에 비트라인(145a)을 형성한다. 비트라인 물질로는 코발트(Co), 티타늄(Ti), 니켈(Ni) 등을 쓸 수 있으며, 100 내지 300Å 두께로 형성 한다.
도 12를 참조하면, 상기 비트라인 (145a)상 및 게이트 전극 (120a) 측면 상에 제 1 층간 절연막 (150)을 형성한다. 제 1 층간 절연막 물질로는 산화막 또는 질화막을 사용한다. 제 1 층간 절연막 (150)은 필라 사이의 공간을 충분히 채워질 수 있도록 보이드가 생기지 않게 형성한다.
도 13을 참조하면, 상기 제 1 층간 절연막 (150)을 식각하여 하드 마스크 (110)가 오픈되게 식각한 후 도전 스페이서 (165)를 형성한다. 도전 스페이서 (165)는 코발트(Co), 티타늄(Ti), 니켈(Ni) 등을 쓸 수 있으며, 100 내지 300Å 두께로 형성 한다. 도전 스페이서 (165)는 게이트 전극 (120a)과 전기적으로 연결된다.
도 14 내지 16을 참조하면, 도전 스페이서 (165) 측면 홀안에 제 2 층간 절연막 (170)을 채우고 평탄화후 하드 마스크막 (110)을 제거 한다. 이때 막질의 성질에 따라 또는 주변부를 보호하기 위해서 도 14에 나타나는 것처럼 더미막 (175) 및 마스크 (180)을 사용하는 공정을 사용 할 수 있다. 그러므로 도 14 공정으로 패턴을 형성후 도 15 공정을 생략하고 도 16처럼 하드 마스크막 (110)을 제거후 더미막 (175) 및 마스크를 제거 하거나, 도 14를 생략하고 도 15에서 도 16 공정을 진행 할 수 있다.
도 17을 참조하면, 상기 하드 마스크 제거 공간 측벽에 절연 스페이서 (190)를 형성 한다. 절연 스페이서 (190)는 질화막으로 형성하고 먼저 형성된 도전 스페이서 (165)를 감싸서 추후 생길 스토리지 전극 콘택 패드 (193)와 절연시키는 역할을 한다. 절연 스페이서 (190) 형성후 필라 (100b) 상부에 불순물층 (192)을 형성하여 상부 소오스 드레인을 형성한다. 형성된 상부 소오스 드레인 (192)은 필라 (100b) 채널을 통하여 하부 소오스 드레인 (125)과 연결된다. 상부 소오스 드레인 (192) 형성후 하부 전극 콘택 패드 (193)를 형성 한다. 하부 전극 콘택 패드 (193)는 불순물이 첨가된 폴리 실리콘층으로 화학적 증착법으로 증착후 평탄화를 실시하여 형성 한다.
도 18을 참조하면, 제 2 층간 절연막 (170) 및 하부 전극 콘택 패드 (193)상 에 제 1 식각 방지막 (210)을 형성 한다. 제 1 식각 방지막 (210)은 실리콘 질화막으로 CVD 공정으로 진행한다. 상기 제 1 식각 방지막 (210)상에 제 1 몰드막 (220)을 형성한다. 상기 제 1 몰드막 (220)은 통상적으로 4000에서 10000Å 사이의 값으로 형성한다. 제 1 몰드막 (220)은 산화막으로 CVD 공정으로 진행 한다.
제 1 몰드막 (220)을 증착후 소정의 사진 식각 공정을 통하여 상기 하부 전극 콘택 패드 (193)상부에 인접하게 제 1 하부 전극 홀을 형성 한다. 제1 몰드막 (220) 식각은 건식 식각을 이용하고 제 1 식각 방지막 (210)을 식각 종점으로 사용한다.
도 19를 참조하면, 상기 하부 전극 콘택 패드 (193) 상의 제 1 식각 방지막 (210)을 제거후 제1 하부 전극 홀안에 제 1 하부 전극층 (230)을 형성한다. 제 1 하부 전극층 (230) 물질로는 TiN, Ti, TaN, Pt 등의 물질을 사용할 수 있다. 제 1하부 전극층 (230)은 하부 전극 콘택 패드(193)와 잘 접촉되어야하고 제 1 식각 방지막층 (210)이 충분한 두께가 있어서 추후 전극 분리후 제 1 희생 몰드막(220) 제거시 하부 전극층 (230)이 떨어지거나 넘어지지 않도록 지지해주어야 한다.
도 20을 참조하면, 상기 제 1하부 전극층 (230)상에 제 1 매립막 (240)을 형성 한다. 제 1 매립막 (240)은 갭필 능력이 좋은 TOZS로 형성한다. 제 1 매립막 (240)은 보이드가 발생하지 않아야 함으로 TOZS 공정후 원자층 증착법으로 산화막을 더 형성 할 수 있다. 제1 매립막 (240)은 제 1 몰드막과 식각율이 다른 물질을 사용 할 수 도 있고 같은 물질을 사용 할 수 있다. 같은 물질을 사용하면 추후 제 1 몰드막 (220) 제거 공정시 하부전극이 떨어지는 경우가 발생할 수 있기 때문에 다른 물질을 사용하는 것이 디바이스 불량을 줄이는데 좋다.
상기 제 1 매립막 (240)을 에치백 공정을 통하여 평탄화하면서 동시에 제 1하부 전극 (230) 상층부를 제거하여 전극을 분리시킨다. 전극 분리 공정은 습식 에치백 (etch back) 공정으로 진행 한다.
상기 제 1 매립막(240)상에 제 2 식각 방지막 (250)을 형성 한다. 제 2 식각 방지막은 질화막을 사용하며 CVD 공정으로 진행 한다. 제 2 식각 방지막 (250)은 식각 방지 역할뿐 아니라 추후 제2 하부 전극이 측면에 부착되어 리프트-오프 ((lift-off) 공정 또는 세정시 인접 전극에 넘어지지 않는 접착력이 필요함으로 제 1 식각 방지막 (210)보다 훨씬 두껍게 형성하는 것이 좋다. 통상적으로 200 내지 500Å 두께로 형성 한다. 앞에서 언급한 제 1 매립막과 제 2 식각 방지막은 추후 공정으로 실린더 내부벽안에 남아서 실린더가 기울어지는 것을 막는 지지 구조물이 된다.
도 21 내지 22를 참조하면, 상기 제 2 식각 방지막 (250)상에 제 2 몰드막 (260)을 형성한다. 상기 제 2 몰드막 (260)은 통상적으로 10000에서 15000Å 사이의 값으로 형성한다. 제 2 몰드막 (260)은 산화막으로 CVD 공정으로 진행 한다.
이후, 소정의 사진 식각 공정을 통하여 제 2 하부전극 홀을 형성 한다. 상기 제 2 하부 전극홀은 제 1 하부전극 (230) 상부와 일치하여 정렬되도록 형성되어야 추후 공정에서 제 1, 제2 하부 전극이 일치될 수 있음으로 사진 식각 공정을 잘 컨트롤해야 한다. 식각 종점은 제 2 식각 방지막 (250)을 제거하는 시점으로 하고 제 1 매립층 (240)은 제 2 식각 방지막 (250)이 잘 커버하도록 형성한다.
도 23을 참조하면, 상기 제 2 하부 전극 홀상에 제 2 하부 전극 (270)을 형성 한다. 제 2 하부 전극 (270) 물질은 제 1 하부 전극 (230)과 같은 TiN, Ti, TaN, Pt 등의 물질을 사용한다. 그리고 제 1 하부 전극 (230)과 일치되어 형성되어야 커패시터 전극으로 사용되고 인접 전극과 최적의 간격을 유지 할 수 있음으로 바람직하게는 제 1 하부 전극 (230) 두께보다 약간 가늘게 형성하는 것이 좋다. 그리고 제 2 식각 방지막 (250)과 잘 접착되어 접착력이 추후 공정 시 전극이 넘어지지 않도록 할 수 있도록 형성 시킨다.
도 24를 참조하면, 제 2 하부 전극막이 형성된 제 2 하부 전극홀안에 희생 매립막 (280)을 형성한다. 희생 매립막 (280)은 제 2 몰드막 (260)과 다른 식각률을 갖는 물질이면 좋다. 산화막뿐 아니라 유기막도 사용 가능하다. 상기 희생 매립막 (280)을 에치백 공정을 통하여 평탄화하면서 동시에 제 2 하부 전극 (270) 상층부를 제거하여 전극을 분리시킨다. 전극 분리 공정은 습식 에치백 (etch back) 공정으로 진행 한다. 전극 분리시 전극 끝 부분이 뾰족하지 않게 형성 될 수 있도록 희생 매립막(280)을 약간 깊게 습식 식각 제거후 전극 물질도 약간의 습식 식각을 실시하여 라운드를 주어야 한다. 전극 끝 부분이 뾰족하게 되면 추후 형성되는 캐패시터 유전막이 끊어지는 현상이 발생하여 전극 리키지가 발생한다.
도 25를 참조하면, 희생 매립막 (280)을 제거하고 제1 몰드막(220)상에 있는 제 2 하부 전극막 (270) 일부를 제거한다. 그러면 제1 하부전극 (230)과 제 2 하부전극 (270)이 일치되어 커패시터 하부 전극이 된다. 이후, LAL 리프트-오프 (lift-off) 공정을 통하여 제 1 몰드층 (220)과 제 2 몰드층 (260)을 제거 한다. 제거 시 인접 전극들이 서로 붙지 않도록 세심한 주의가 필요하다.
일반적으로 인접하는 전극이 붙지 않거나 쓰러지지 않도록 전극 상호간에 구조물을 설치하여 보호 한다. 사다리 형태의 구조물을 설치하거나 링 형태의 절연막 구조물을 설치 넘어져도 전기적으로 연결되지 않는 구조를 설치할 수 있다. 그러나 실린더 외벽에 설치하려면 그러한 구조를 설치해야하는 프로세스를 별도로 진행해야하기 때문에 공정이 복잡해진다. 그리고 실린더 외벽에 설치하는 관계로 약간의 셀 면적을 이용하거나 공정 마진이 없어진다.
그러나 본 발명처럼 실린더 내부 하부를 제 1 매립층 (240)으로 채워지고 제 2 식각 방지막 (250)으로 감싸면서 지지해주는 형태의 실린더형 커패시터 구조는 인접하는 전극과 기울어져 붙는 현상이 발생하지 않는다. 제 1 매립층 (240)과 제 2 식각 방지막 (250)이 리닝 (leaning) 현상을 막아주는 구조물 역할을 한다. 실리더 내벽에 이러한 구조물을 설치하는 방법은 일반적으로 실시하는 실린더형 커패시터 형성 공정과 비슷하여 복잡하지 않다.
그러나 약간의 단점은 제 1 매립층 (240)과 접하는 하부전극 면을 커패시터 면적으로 사용할 수 없는 문제는 있다. 이러한 단점을 최대한으로 극복하기 위해서는 제 1 매립층 및 제 2 식각 방지막 (250)이 차지하는 면적을 최소화하면 된다. 그러나 제 1 매립층 및 제 2 식각 방지막 (250)이 차지하는 면적을 적게 하면 리닝(leaning) 현상이 쉽게 발생 할 수 있는 일반적인 실린더 구조와 같은 현상이 일어남으로 커패시터 전극의 높이에 따라 적절한 위치를 선택해야 한다.
많은 실험 결과 전극 높이가 20000Å이 넘어가면 제 1 매립층 및 제 2 식각 방지막이 전극 높이의 약 20내지 50% 이하에 있을 때 리닝(leaning) 현상이 일어나지 않는 구조물 역할을 하였다. 그러므로 이러한 조건을 만족하려면 제 1 몰드층 (220) 형성시 몰드의 높이를 4000 내지 10000Å 범위내에서 형성하여 제 1 하부 전극층 (230)을 형성하고, 제 2 식각 방지막을 200 내지 500Å 범위 내에서 형성하면 리닝 (leaning) 현상도 일어나지 않고 적절한 커패시턴스도 얻을 수 있다.
상기의 비율은 디바이스 디자인룰 및 기타의 요소에 의해서 유동적일 수 있음으로 특정되는 범위는 아니며 본 발명의 개념은 일반적인 실린더형 공정을 진행하면서 실린더형 전극 하부 내부에 리닝 (leaning) 방지 구조물을 형성 최종 전극 형상이 실린더 구조의 전극을 갖는 것을 특징으로 한다.
도 26a를 참조하면, 상기 제 1, 제2 하부 전극 (230, 270)상에 커패시터 유전막으로 사용되는 지르코늄 산화막 (285)을 형성한다. 형성하는 방법은, 원자층 증착 챔버안에 지르코늄막을 형성하기 위한 전구체로, 테트라키스 디에틸아미노 지르코늄(Tetrakis-ethylmethylamino zirconim, Zr〔N (C2H5)2〕4 이하 TEMAZ)을 사용하여 하부전극 (230,270)상에 공급한다. 상기의 전구체는 하부전극 (230,270)과 원자층으로 반응하여 결합되고 여분의 미반응된 기체가스를 제거하기 위하여 퍼지 가스를 챔버안에 공급한다. 퍼지 가스로는 아르곤 (Ar), 헬륨 (He), 질소 (N2) 가스를 사용 한다. 미반응된 전구체 가스를 제거하면, 하부전극 (230,270)상에 화학 흡착된 전구체가 원자 단층 수준으로 얇게 형성 된다. 이러한 전구체 증착 공정은 250℃ 근방의 낮은 온도에서 전구체가 공급되기 때문에 종횡비가 매우 큰 커패시터 구조에서도 내외 및 상부 하부 등 모든 부분에 고르게 증착 된다. 특히 실린더 입 구가 막히는 일이 없이 실린더 밑바닥까지 전구체가 고르게 분포되어 스텝 커버리지 문제를 발생하지 않는다.
다시 챔버를 275℃ 고온으로 유지하며 산화제를 공급하며, 전구체와 결합하여 지르코늄 산화막을 형성한다. 산화제로는 O2, O3, H2O 산화제를 사용한다. 본 실시예에서는 지르코늄 산화막 형성에 있어서는 산화력이 비교적 강한 O3을 사용한다. 그러면 전구체 성분안에 있는 탄소나 질소 성분이 완전 산화되어 제거 되고, 지르코늄 산화막 (285)이 형성 된다. 잔여 부산물을 제거하기 위해서 퍼지 가스를 공급한다. 이러한 기본 사이클을 기준으로 수십 회를 반복하여 원하는 두께의 지르코늄 산화막 (285)을 얻는다. 본 발명에서는 바람직하게 100회에서 150회 사이를 반복하며, 두께로는 100Å에서 150Å 사이의 두께로 형성 한다.
이러한 기본적인 공정의 공급 가스 및 주변 프로세스는 도 2에서 보여주는 온도 가변형 원자층 적층 지르코늄 산화막 형성 방법에 따른다. 낮은 온도에서 전구체를 주입하고, 높은 온도에서 반응가스를 공급 산화반응을 일으키기 때문에 종횡비가 매우 큰 구조에서도 스텝 커버리지가 우수한 지르코늄 산화막을 얻을 수 있다.
이렇게 하여 단일막 지르코늄 산화막 (285)을 형성 한다.
도 26b를 참조하면, 상기 커패시터 하부전극 (230, 270)상에 커패시터 유전막으로 사용되는 지르코늄 산화막 (285)을 형성한다. 형성하는 방법은, 원자층 증착 챔버안에 지르코늄막을 형성하기 위한 전구체로, 테트라키스 디에틸아미노 지르코늄(Tetrakis-ethylmethylamino zirconim, Zr〔N (C2H5)2〕4 이하 TEMAZ)을 사용 하여 하부전극 (230, 270)상에 공급한다. 상기의 전구체는 하부전극 (230, 270)과 원자층으로 반응하여 결합되고 여분의 미반응된 기체가스를 제거하기 위하여 퍼지 가스를 챔버안에 공급한다. 퍼지 가스로는 아르곤 (Ar), 헬륨 (He), 질소 (N2) 가스를 사용 한다. 미반응된 전구체 가스를 제거하면, 하부전극 (230, 270)상에 화학 흡착된 전구체가 원자 단층 수준으로 얇게 형성 된다. 이러한 공정은 250℃ 근방의 낮은 온도에서 전구체가 공급되기 때문에 종횡비가 매우 큰 커패시터 구조에서도 내외 및 상부 하부 등 모든 부분에 고르게 증착 된다. 특히 실린더 입구가 막히는 일이 없이 실린더 밑바닥까지 전구체가 고르게 분포되어 스텝 커버리지 문제를 발생하지 않는다.
다시 챔버를 275℃ 고온으로 유지하고 산화제를 공급하면, 전구체와 결합하여 지르코늄 산화막이 형성된다. 산화제로는 O2, O3, H2O 산화제를 사용한다. 본 실시예에서는 지르코늄 산화막 형성에 있어서는 산화력이 비교적 강한 O3를 사용한다. 그러면 전구체 성분안에 있는 탄소나 질소 성분이 완전 산화되어 제거 되고, 지르코늄 산화막 (285)이 형성 된다. 잔여 부산물을 제거하기 위해서 퍼지 가스를 공급한다. 높은 온도에서 반응가스를 공급 산화반응을 일으키기 때문에 종횡비가 매우 큰 구조에서도 스텝 커버리지가 우수한 지르코늄 산화막을 얻을 수 있다. 이러한 기본 사이클을 기준으로 수십 회를 반복하여 원하는 두께의 지르코늄 산화막 (285)을 얻는다. 본 발명에서는 바람직하게 50회에서 100회 사이를 반복하며, 두께로는 50Å에서 100Å 사이의 두께로 형성 한다. 이러한 기본적인 공정의 공급 가스 및 주변 프로세스는 도 2에서 보여주는 온도 가변형 원자층 적층 지르코늄 산화막 형성 방법에 따른다.
지르코늄 산화막 (285) 형성후 상기 지르코늄 산화막 (285)상에 지르코늄 산질화막 (290)을 형성 한다.
지르코늄 산질화막 형성 방법은 도 3을 기준으로 한다. 전구체로, 테트라키스 디에틸아미노 지르코늄(Tetrakis-ethylmethylamino zirconim, Zr〔N (C2H5)2〕4 이하 TEMAZ)을 사용하여 먼저 형성한 지르코늄 산화막 (285)상에 공급한다.
상기의 지르코늄 전구체는 지르코늄 산화막 (285)과 원자층으로 반응하여 결합되고 여분의 미반응된 기체가스를 제거하기 위하여 퍼지 가스를 챔버안에 공급한다. 퍼지 가스로는 아르곤 (Ar), 헬륨 (He), 질소 (N2) 가스를 사용 한다. 미반응된 전구체 가스를 제거하면, 지르코늄 산화막 (285)상에 화학 흡착된 전구체가 원자 단층 수준으로 얇게 형성 된다. 이러한 공정은 250℃ 근방의 낮은 온도에서 전구체가 공급되기 때문에 종횡비가 매우 큰 커패시터 구조에서도 내외 및 상부 하부 등 모든 부분에 고르게 증착 된다. 특히 실린더 입구가 막히는 일이 없이 실린더 밑바닥까지 전구체가 고르게 분포되어 스텝 커버리지 문제를 발생하지 않는다.
그 후 챔버를 275℃ 고온을 유지하며 산화제를 공급하며, 전구체와 결합하여 지르코늄 산질화막을 형성 한다. 산화제로는 O2, O3, H2O 산화제를 사용한다. 본 지르코늄 산질화막 형성에 있어서는 산화력이 비교적 약한 O2를 사용하다. 그러면 전구체 성분안에 있는 탄소나 질소 성분이 완전 산화되지 않고 여분이 남는 구조인 지르코늄 산질화막 (ZrOCN)이 형성 된다. 지르코늄 산질화막 형성시 전구체 가스에 산화제 가스가 먼저 공급되어 탄소와 질소의 적절한 성분비를 유지 할 수 있다. 잔여 부산물을 제거하기 위해서 퍼지 가스를 공급한다. 이후 질화제 가스를 공급 한다. 질화제로는 NO, NO2, NH3 등을 사용 할 수 있다. 본 실시예에서는 바람직하게 NH3 가스를 사용한다. 질화제를 공급하면서 동시에 플라즈마를 공급한다. 그러면 상기 지르코늄 산질화막이 플라즈마 질화처리 되어서 지르코늄 산질화막 (290)이 형성 된다. 높은 온도에서 반응가스를 공급 산화반응을 일으키기 때문에 종횡비가 매우 큰 구조에서도 스텝 커버리지가 우수한 지르코늄 산질화막을 얻을 수 있다.
이러한 기본 사이클을 기준으로 수십 회를 반복하여 원하는 두께의 지르코늄 산질화막 (290)을 얻는다. 본 발명에서는 바람직하게 20회에서 50회 사이를 반복하며, 두께로는 20Å에서 50Å 사이의 두께로 형성 한다. 이렇게 하여 지르코늄 산화막 (285)과 지르코늄 산질화막 (290)이 있는 이중막 커패시터 유전막을 만들 수 있다. 상기 커패시터 유전막 (285, 290)은 하부 전극 (230, 270) 및 지지 구조물 상에 형성 되면서 모양이 콘케이브(凹)한 단면 모양을 갖는다.
상기의 커패시터 유전막은 설명상 편리하게 지르코늄 산화막 (ZrO2) 또는 지르코늄 산질화막( ZrOCN)을 가지고 공정을 진행 했지만, 또 다른 커패시터 유전막으로, ZAZ(ZrO2/Al2O3/ZrO2), ZAT(ZrO2/Al2O3/TaO2), Hf2O3 등 다양한 고유전율을 갖는 물질을 사용 할 수 있다.
이때 또한, 전구체 가스는 낮은 온도에서 공급하고, 산화제 가스는 높은 온도에서 공급하여 유전막을 형성하면, 종횡비가 큰 구조에서 커패시터 유전막이 우수한 스텝 커버리지를 가질 수 있도록 공정을 진행 할 수 있다.
도 27a 및 27b를 참조하면, 지르코늄 산화막 (285) 또는 지르코늄 산질화막 (290) 커패시터 유전막상에 상부 전극 (300)을 형성 한다. 상부전극 (300) 물질로는 TiN, Ti, TaN, Pt 등의 물질을 사용할 수 있다.
완성된 커패시터 형태는 외부 전체 모양은 실린더 형태를 갖는다. 실린더 하부는 제 1 하부전극 (230) 외부 일면만이 커패시터 유전막이 있고, 내부면은 제 1 매립층 (240) 및 제2 식각 방지막 (250)이 채워지며, 실린더 상부는 제 2 하부전극 (270) 양면에 커패시터 유전막 (285, 290)이 있는 구조를 갖는다. 이러한 모형은 외부를 보면 실린더 형태를 갖으며, 내부는 지지 구조물이 실린더 하부에 있어서 커패시터 유전막은 콘케이브 (concave, 凹 )한 단면 전극 구조를 갖는다.
이러한 구조는 실린더 내부 지지 구조가 인접하는 전극끼리 붙는 리닝(leaning) 현상을 막아주는 역할을 하여, 이웃 실린더 전극이 붙어서 발생하는 2 비트 페일 (twin bit fail)이 발생하지 않는다.
이후 도면에는 나타나지 않았지만 층간 절연막을 형성하고 금속배선들을 형성하면 종횡비가 큰 커패시터 상에 스텝 커버리지가 우수한 커패시터 유전막이 형성되어 리키지가 발생하지 않는 고성능 DRAM 디바이스가 만들어 진다.
실린더 내벽에 지지 구조물이 있는 커패시터을 갖는 DRAM 실시예 2
도 28은 다른 실시예를 도시한 블록다이어그램이다.
도 28을 참조하면, 메모리 컨트롤러 (620)와 메모리(610)가 연결되어 있다. 상기 메모리는 앞에서 설명한 실린더 내벽에 지지 구조물이 있고 지르코늄 산화막을 커패시터 유전막으로 할용한 DRAM 디바이스이다. 상기 메모리 컨트롤러 (620)는 상기 메모리 동작을 컨트롤하기 위해서 입력신호를 제공한다. 예를 들어 메모리 카드에 쓰이는 메모리 컨트롤러와 메모리와의 관계라면 호스트의 명령을 전달하여 입출력 데이터를 컨트롤하거나, 인가받은 컨트롤 신호를 기초로 메모리의 다양한 데이터를 컨트롤 한다. 이러한 구조는 간단한 메모리카드뿐 아니라 메모리가 쓰이는 많은 디지털기기에 응용된다.
실린더 내벽에 지지 구조물이 있는 커패시터을 갖는 DRAM 실시예 3
도 29는 또 다른 실시예를 도시한 블록다이어그램이다.
도 29를 참조하면, 본 실시예는 휴대용 장치 (700)를 나타낸다. 앞서 말했듯이 메모리 (610)은 실린더 내벽에 지지 구조물이 있는 커패시터을 갖는 DRAM 이다. 휴대장치 (700)은 MP3 플레이어, 비디오 플레이어, 비디오와 오디오 플레이어가 있는 PMP (portable multi-media player) 등이 될 수 있다. 상기 휴대용 장치 (700) 메모리 (610) 및 메모리 컨트롤러 (620), 인코더/디코더 (710), 표시부재(720) 및 인터페이스 (770)를 포함한다.
데이터는 인코더/디코더(710)에 의해 상기 메모리 컨트롤러 (620)를 경유하여 상기 메모리 (610)로부터 입출력 된다. 도 29에 점선으로 도시된 것과 같이, 상기 데이터는 EDC(710)로부터 상기 메모리 (610)로 직접 입력될 수 있고, 상기 메모 리 (610)로부터 EDC(710)까지 직접 출력도 될 수 있다.
상기 EDC(710)는 상기 메모리 (610) 내에 저장하기 위한 데이터를 인코딩한다. 예를 들어, 상기 EDC(710)는 상기 메모리내에 오디오 비디오 데이터를 저장하기 위한 MP3, PMP 인코딩을 실행 시키 수 있다. 이와는 달리,상기 EDC(710)는 상기 메모리 (610) 내에 비디오 데이터를 저장하기 위한 MPEG 인코딩을 실행 시킬 수 있다. 또한, 상기 EDC(710)는 서로 다른 포맷들에 따른 서로 다른 타입의 데이터들을 인코딩하기 위한 복합 인코더를 포함한다. 예를 들어, 상기 EDC(710)는 오디오 데이터를 위한 MP3 인코더와 비디오 데이터를 위한 MPEG 인코더를 포함 할 수 있다.
상기 EDC(710)는 상기 메모리 (610)로부터 출력을 디코딩할 수 있다. 예을 들어, 상기 EDC(710)는 상기 메모리(610)로부터 출력된 오디오 데이터에 따라 MP3 디코딩을 수행 할 수 있다. 이와는 달리, 상기 EDC(710)는 상기 메모리 (610)로부터 출력된 비디오 데이터에 따라 MPEG 디코딩을 수행 할 수 있다. 예를 들어, 상기 EDC(710)는 오디오 데이터를 위한 MP3 디코더와 비디오 데이터를 위한 MPEG 디코더를 포함할 수 있다.
상기 EDC(710)는 단지 디코더만을 포함할 수 있다. 예을 들면, 엔코더 데이터를 이미 상기 EDC(710)로 입력받고, 메모리 컨트롤러(620) 및 또는 상기 메모리 (610)로 전달 될 수 있다.
상기 EDC(710)는 상기 인터페이스(770)를 경유하여 인코딩을 위한 데이터 또는 이미 인코딩된 데이터를 받을 수 있다. 상기 인터페이스(770)는 알려진 표준 (예을 들어 파이어와이어, USB 등)에 따를 수 있다. 예을 들어, 상기 인터페이 스(770)는 파이어와이어 인터페이스, USB 인터페이스 등을 포함 한다. 데이터가 상기 메모리(610)로부터 상기 인터페이스(770)를 경유하여 출력 될 수 있다.
상기 표시 장치 (720)는 상기 메모리(610)에서 출력 되거나, 또는 EDC(710)에 의해서 디코딩된 데이터를 사용자에게 표시 할 수 있다. 예을 들어, 상기 표시 장치(720)는 오디오 데이터를 출력하는 스피커 잭, 비디오 데이터를 출력하는 디스플레이 스크린 등을 포함한다.
실린더 내벽에 지지 구조물이 있는 커패시터을 갖는 DRAM 실시예 4
도 30은 또 다른 실시예를 도시한 블록다이어그램이다.
도 30을 참조하면, 상기 메모리(610)은 컴퓨터 시스템(800) 내에 있는 CPU(central processing unit, 810)과 연결되어 있으며 앞서와 같이 실린더 내벽에지지 구조물이 있는 커패시터를 갖는 DRAM 메모리이다. 상기와 같은 컴퓨터 시스템은 DRAM 메모리를 사용하는 매체로 사용하는 노우트북 PC가 될 수 있다. 그리고 메모리 (610)가 내장되어 데이터를 저장하고 기능을 컨트롤하는 디지털 제품군들 또한 시스템(800)이 될 수 있다. 상기 메모리(610)는 바로 CPU와 연결될 수 있고 버스(BUS) 등을 통해서 연결 될 수 있다. 도 30은 각 요소들이 충분하게 도시되지 않았지만 모든 전자기기 제품들이 디지털화 됨에 따라 기본적으로 들어갈 수 있는 요소이다.
상기 설명한 것과 같이, 실린더 내부 벽에 지지 구조물이 있는 커패시터를 사용하는 DRAM은 리닝 (leaning) 현상이 일어나지 않아서 고집적 디바이스를 용이하게 만들 수 있고, 사진 식각 공정을 2회로 진행하여 종횡비가 매우 큰 구조물을 쉽게 만들 수 있다.
그리고 이러한 종횡비가 큰 실린더 구조에서 가변적인 공정온도를 적용하여 커패시터 유전막을 형성하기 때문에 우수한 스텝 커버리지를 얻을 수 있어 리키지가 발생하지 않는 커패시터 유전막을 얻을 수 있다.
또한 실린더 외벽에 구조물을 만들지 않기 때문에 공정이 복잡하지 않고, 일반적인 실린더 형성공정을 이용하기 때문에 공정 마진을 충분하게 가져갈 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명했지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위내에서 본 발명을 다양하게 수정 및 변경 시킬 수 있음을 이해할 수 있을 것이다.
도 1은 종례의 기술로 만들어진 실린더형 커패시터를 갖는 반도체 장치.
도 2는 본 발명의 기술에 따라 원자층 증착법으로 고유전막을 형성하는 경우 가스 공급 방법을 나타내는 가스 펄싱 다이아그램.
도 3은 본 발명의 기술에 따라 원자층 증착법으로 고유전막을 형성하는 경우 가스 공급 방법을 나타내는 가스 펄싱 다이아그램.
도 4 및 27b는 본 발명의 실시예에 따른 DRAM 메모리 소자의 제조 방법을 설명하기 위한 단면도.
도 28은 본 발명에 의해서 만들어진 메모리를 사용하는 시스템 블록다이어그램.
도 29는 본 발명에 의해서 만들어진 메모리를 사용하는 다른 시스템 블록다이어그램.
도 30은 본 발명에 의해서 만들어진 메모리를 사용하는 또 다른 시스템 블록다이어그램.
< 도면의 주요 부분에 대한 부호의 설명>
100: 반도체 기판 105: 패드 산화막
110: 하드 마스크 120:게이트 전극
125,192: 소오스 드레인 165:도전 스페이서
170: 층간 절연막 190: 절연 스페이서
193: 하부 전극 콘택 플러그 210, 250: 식각 방지막
230, 270: 하부 전극 285, 290: 커패시터 유전막
300: 상부 전극
610: 메모리 620: 메모리 콘트롤러
710: EDC 720: 표시부재 770: 인터페이스 810: CPU

Claims (20)

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  7. 삭제
  8. 반도체 기판상에 형성된 하부 전극 콘택 플러그;
    상기 하부 전극 콘택 플러그 상에 형성되고 실린더 형상을 갖는 제1 하부 전극 및 상기 제1 하부 전극 상의 제2 하부 전극을 포함하는 하부 전극 구조물;
    적어도 상기 실린더 형상의 제1 하부 전극에 의해 정의되는 내부 공간을 채우는 하부 전극 지지 구조물;
    상기 하부 전극 구조물 및 하부 전극지지 구조물 상에 콘케이브(凹)하게 형성된 커패시터 유전막; 및
    상기 커패시터 유전막상에 형성된 상부전극이 있는 것이 특징인 반도체 장치.
  9. 제 8항에 있어서, 상기 하부 전극 구조물의 물질은 TiN, Ti, TaN, 또는 Pt중에서 선택된 하나의 것이 특징인 반도체 장치.
  10. 제8항에 있어서, 상기 커패시터 유전막은 지르코늄 산화막인 것이 특징인 반도체 장치.
  11. 제8항에 있어서, 상기 커패시터 유전막은 하프늄 산화막인 것이 특징인 반도체 장치.
  12. 제8항에 있어서, 상기 하부 전극지지 구조물은 하부 전극 높이의 약 20 내지 50% 이내에 설치된 것이 특징인 반도체 장치.
  13. 반도체 기판상에 형성되고 실린더 형상을 갖는 제1 하부 전극 및 상기 제1 하부 전극 상의 제2 하부 전극을 포함하는 하부 전극 구조물;
    적어도 상기 실린더 형상의 제1 하부 전극에 의해 정의되는 내부 공간을 채우는 하부 전극 지지 구조물;
    상기 하부 전극 구조물 및 하부 전극 지지 구조물 상에 형성된 제 1 커패시터 유전막;
    상기 제 1 커패시터 유전막상에 형성된 제 2 커패시터 유전막; 및
    상기 제 2 커패시터 유전막상에 상부 전극이 형성된 반도체 장치.
  14. 제13항에 있어서, 상기 제 1, 제2 커패시터 유전막은 콘케이브(凹)한 형태로 형성된 것이 특징인 반도체 장치.
  15. 삭제
  16. 제13항에 있어서, 상기 제 2 커패시터 유전막은 가변적 온도로 형성된 지르코늄 산질화막인 것이 특징인 반도체 장치
  17. 삭제
  18. 제13항에 있어서, 상기 제 2 커패시터 유전막은 가변적 온도로 형성된 하프늄 산질화막인 것이 특징인 반도체 장치.
  19. 제13항에 있어서, 상기 하부 전극 구조물의 물질은 TiN, Ti, TaN, 또는 Pt중에서 선택된 하나의 것이 특징인 반도체 장치.
  20. 삭제
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