KR20040059984A - 반도체 장치의 캐패시터 제조방법 - Google Patents
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Abstract
본 발명은 고집적 메모리 장치에서 캐패시터홀을 안정적으로 형성하여 후속공정에서 신뢰성있는 캐패시터를 제조할 수 있는 캐패시터 제조방법을 제공하기 위한 것으로, 이를 위해 본 발명은 기판상에 제1 캐패시터 형성용 절연막을 형성하는 단계; 캐패시터가 형성될 영역의 상기 제1 캐패시터 형성용 절연막을 선택적으로 제거하여 제1 캐패시터홀을 형성하는 단계; 상기 제1 캐패시터홀 내부에 제1 하부전극을 형성하는 단계; 상기 제1 하부전극상에 제1 유전체박막을 형성하는 단계; 상기 제1 캐패시터홀이 매립되도록 상기 제1 유전체 박막상에 제1 상부전극을 형성하는 단계; 상기 제1 상부전극이 형성된 기판전면에 제2 캐패시터 형성용 절연막을 형성하는 단계; 상기 제1 하부전극, 제1 유전체 박막, 제1 상부전극이 노출되도록 상기 제2 캐패시터 형성용 절연막을 선택적으로 제거하여 제2 캐패시터홀을 형성하는 단계;상기 제1 하부전극과 연결되도록 상기 제2 캐패시터홀의 측벽에 제2 하부전극을 형성하는 단계; 상기 제2 하부전극상에 형성하되, 상기 제1 유전체 박막과 연결되도록 제2 유전체 박막을 형성하는 단계; 상기 제2 캐패시터홀이 매립되도록 상기 제2 유전체 박막상에 제2 상부전극을 형성하는 단계를 포함하는 반도체 장치의 캐패시터 제조방법를 제공한다.
Description
본 발명은 반도체 제조공정에 관한 것으로, 특히 반도체 장치의 캐패시터 제조공정에 관한 것이다.
반도체 장치, 특히 DRAM(Dynamic Random Access Memory)의 집적도가 증가함에 따라 정보 기억을 위한 기본 단위인 메모리 셀의 면적이 급격하게 축소되고 있다.
이러한 메모리 셀 면적의 축소는 셀 캐패시터의 면적 감소를 수반하여, 센싱 마진과 센싱 속도를 떨어뜨리고, α-입자에 의한 소프트 에러(Soft Error)에 대한 내구성이 저하되는 문제점을 유발하게 된다. 따라서, 제한된 셀 면적에서 충분한 정전용량을 확보할 수 있는 방안이 필요하게 되었다.
캐패시터의 정전용량(C)은 하기의 수학식 1과 같이 정의된다.
여기서, ε은 유전률, As는 전극의 유효 표면적, d는 전극간 거리를 각각 나타낸 것이다.
따라서, 캐패시터의 정전용량을 늘리기 위해서는 전극의 표면적을 넓히거나, 유전체 박막의 두께를 줄이거나, 유전률을 높여야 한다.
첫번째로 유전체 박막의 두께를 줄이는 것을 고려할 수 있으나, 전자 터널링(tunnelling) 현상으로 인해 40Å이하로 캐패시터의 유전체 박막을 줄이는 것은 어려운 것으로 보고되고 있다.
두번째로 가장 널리 사용하는 방법으로 전극의 표면적을 넓히는 방안이 고려되어 왔다. 콘케이브(concave) 구조, 실린더(sylinder) 구조, 다층 핀(fin) 구조 등과 같은 3차원 구조의 캐패시터는 모두 제한된 레이아웃 면적에서 전극의 유효 표면적을 증대시키기 위하여 제안된 것이다.
전술한 3차원 구조의 캐패시터 형태 중에서 제조공정의 안정성등으로 가장 널리 사용되는 것이 콘케이브형 캐패시터이다. 그러나, 고집적 소자에서 제한된 면적에 일정한 캐패시턴스를 유지하기 위해서는 콘케이브 형태의 캐패시터홀 높이는 점점 더 높아지고 캐패시터홀의 폭은 점점더 좁아져, 캐패시터홀 내에 안정적으로 상,하부전극 및 유전체 박막을 형성하는데 많은 어려움을 겪고 있다.
또한, 콘케이브 형태의 캐패시터홀을 형성하기 위해 식각 해내야 하는 층간절연막의 두께가 점점더 증가하고 있는 추세로서, 안정적인 캐패시터홀을 형성하는것도 점점 더 어려워 지고 있다.
도1a 내지 도1c는 종래기술에 의한 반도체 장치의 캐패시터 제조방법을 나타내는 공정단면도이다. 이하에서는 도면을 참조하여 종래기술에 의한 캐패시터 제조방법을 살펴본다.
도1a를 참조하여 살펴보면, 활성영역(11)이 형성된 반도체기판(10)상에 층간절연막(12)을 형성한 후, 층간절연막(12)을 관통하여 반도체기판(10)의 활성영역(11)과 연결되는 콘택홀을 형성한다. 이어서, 콘택홀을 도전성 물질로 매립하여 스토리지 노드(storage node) 콘택플러그(13)를 형성하고, 캐패시터가 형성될 크기만큼 캐패시터 형성용 절연막(14)을 형성한다. 이어서, 캐패시터가 형성될 영역의 캐패시터 절연막(14)를 선택적으로 제거하여 콘택플러그(13)을 노출시키는 캐패시터홀(15)을 형성한다.
이어서 도1b에 도시된 바와 같이, 캐패시터홀(15)의 측벽과 바닥에 도전성막을 이용하여 하부전극(16)을 형성하고, 그 상부에 유전체 박막(17)을 형성한다. 이어서, 유전체박막(17) 상에 상부전극(18)을 형성한다.
그러나 반도체 메모리 장치가 고집적화 되면서 하나의 단위셀에 해당되는 면적은 점점 축소되어 셀 캐패시터를 제조할 면적도 점점 축소되어 왔다. 이로 인해 셀 캐패시터의 일정한 용량 확보를 위해 형성되는 캐패시터홀의 깊이는 점점 더 깊어지고, 폭은 점점 더 좁아지는 추세이다.
따라서 도1c에 도시된 바와 같이, 캐패시터절연막(14)을 선택적으로 제거하여 형성한 캐패시터홀는 상단부는 넓은 반면, 하단부는 좁게 형성되며(A 참조), 심할 경우에는 하부구조인 콘택플러그(13)이 노출되지 않을 수도 있다. 하단부가 좁게 형성된 캐패시터홀에 상,하부전극 및 유전체박막을 안정적으로 형성하기가 어려우며, 하부구조인 콘택플러그(13)가 노출되지 않은 경우는 동작상의 에러를 유발시키게 된다.
캐패시터홀 하단부를 최대한 넓게 형성하기 위해 식각각도를 최대한 높게 유지하여 캐패시터절연막(14)를 식각하고 있다. 그러나, 89도 이상의 식각각도에서도 2㎛이상의 캐패시터 절연막을 식각하는 경우에는 캐패시터홀을 안정적으로 형성할 수는 없다.
따라서, 고집적 메모리 장치의 안정적인 제조공정을 위해서는 2㎛ 이상의 캐패시터홀을 안정적으로 형성하는 방법이 필요하다.
본 발명은 고집적 메모리 장치에서 캐패시터홀을 안정적으로 형성하여 후속공정에서 신뢰성있는 캐패시터를 제조할 수 있는 캐패시터 제조방법을 제공하는 것을 목적으로 한다.
도1a 내지 도1c는 종래기술에 의한 반도체 장치의 캐패시터 제조방법을 나타내는 공정단면도.
도2a 내지 도2i는 본 발명의 바람직한 실시예에 따른 반도체 장치의 캐패시터 제조방법을 나타내는 공정단면도.
*도면의 주요부분에 대한 부호의 설명*
20 : 기판
21 : 활성영역
22 : 층간절연막
23 : 콘택플러그
24 : 제1 캐패시터 형성용 층간절연막
25 : 제1 캐패시터홀
26 : 제1 하부전극
27 : 제1 유전체 박막
28 : 제1 상부전극
29 : 제2 캐패시터 형성용 층간절연막
30 : 제2 캐패시터홀
31 : 제2 하부전극
32 : 제2 유전체박막
33 : 제2 상부전극
상기의 목적을 달성하기 위한 본 발명은 기판상에 제1 캐패시터 형성용 절연막을 형성하는 단계; 캐패시터가 형성될 영역의 상기 제1 캐패시터 형성용 절연막을 선택적으로 제거하여 제1 캐패시터홀을 형성하는 단계; 상기 제1 캐패시터홀 내부에 제1 하부전극을 형성하는 단계; 상기 제1 하부전극상에 제1 유전체박막을 형성하는 단계; 상기 제1 캐패시터홀이 매립되도록 상기 제1 유전체 박막상에 제1 상부전극을 형성하는 단계; 상기 제1 상부전극이 형성된 기판전면에 제2 캐패시터 형성용 절연막을 형성하는 단계; 상기 제1 하부전극, 제1 유전체 박막, 제1 상부전극이 노출되도록 상기 제2 캐패시터 형성용 절연막을 선택적으로 제거하여 제2 캐패시터홀을 형성하는 단계;상기 제1 하부전극과 연결되도록 상기 제2 캐패시터홀의 측벽에 제2 하부전극을 형성하는 단계; 상기 제2 하부전극상에 형성하되, 상기 제1 유전체 박막과 연결되도록 제2 유전체 박막을 형성하는 단계; 상기 제2 캐패시터홀이 매립되도록 상기 제2 유전체 박막상에 제2 상부전극을 형성하는 단계를 포함하는 반도체 장치의 캐패시터 제조방법를 제공한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도2a 내지 도2i는 본 발명의 바람직한 실시예에 따른 반도체 장치의 캐패시터 제조방법을 나타내는 공정단면도이다.
먼저 도2a에 도시된 바와 같이, 활성영역(21)이 형성된 반도체기판(20)상에 층간절연막(22)을 형성한 후, 층간절연막(22)을 관통하여 반도체기판(20)의 활성영역(21)과 연결되는 콘택홀을 형성한다. 이어서, 콘택홀을 도전성 물질로 매립하여 스토리지 노드(storage node) 콘택플러그(23)를 형성한다. 이어서, 캐패시터가 형성될 크기만큼 제1 캐패시터 형성용 절연막(24)을 형성한다.
여기서 제1 캐패시터 형성용 절연막(24)는 HDP(High density plasma) 산화막, PE-TEOS(Plasma enhanced - tetraethylorthosilicate)막, 오존 TEOS 막, BPSG(Boro-Phospho-Silicate Glass)막, HTO(High Temperature Oxidation,830℃이상의 온도에서 증착된 산화막)막, LTO(Low Temperauure Deposition fo Oxide,400~450℃ 정도의 온도에서 증착된 산화막)막, MTO(Medium Temperature Deposition of Oxide, 약 800℃ 정도의 온도에서 증착된 산화막)막 중에서 선택된 하나의 막을 사용하고, 그 두께는 3000~30000Å 범위에서 형성한다.
이어서, 캐패시터가 형성될 영역의 제1 캐패시터 절연막(24)를 선택적으로 제거하여 콘택플러그(23)을 노출시키는 제1 캐패시터홀(25)을 형성한다.
이어서 도2b에 도시된 바와 같이, 제1 캐패시터홀(25)의 바닥과 측벽영역을 포함하는 기판전면에 제1 하부전극(26)을 형성하고, 제1 하부전극(26) 상부에 제1 유전체 박막(27)을 형성한다. 제1 하부전극(26)으로는 백금(Pt), 텅스텐(W), 텅스텐질화막(WN), 티타늄나이트라이드(TiN), 루세늄(Ru), 루세늄옥사이드(RuOx), 이리듐, 이리듐 옥사이드(IrO)중에서 선택된 하나를 사용하고, 40Å~1000Å 범위의 두께로 형성한다.
또한 제1 유전체 박막(27)으로는 Si3N4, Al2O3, HfO3, Ta2O3, SrTiO3, (Ba,Sr)TiO3, (Pb,Zr)TiO3중에서 선택된 하나를 사용하고, 화학적기상증착법(Chemical Vapor deposition), 원자층증착법(atomic layerdepostion), 플라즈마 인엔스드 원자층증착방법(plasma enhanced atomic layer depostion) 중에서 선택된 하나의 방법으로 형성하고, 제1 유전체 박막(27)의 두께는 30~1000Å 로 하여 형성한다. 또한 이때의 반응가스로는 N2, Ar, O2, N2O, H2O2, H2O 등을 이용한다.
이어서 도2c에 도시된 바와 같이, 화학적기계적연마 또는 에치백(etch-back) 공정을 이용하여 제1 캐패시터홀(25)의 내부와 측벽에만 하부전극(26) 및 제1 유전체박막(27)이 남도록 하부전극(26) 및 제1 유전체박막(27)을 제거한다. 이어서 제1 캐패시터홀(25)이 매립되도록 제1 유전체박막(27)의 상부에 제1 상부전극(28)을 형성시킨다. 에치백 공정을 이용할 때에는 Ar,N2, O2, NH3OH, NH3F, H2SO4등을 사용하고, 화학적기계적 연마공정을 이용할 때에는 슬러리(slurry)로는 Al2O3파우더를 사용한다.
여기서 제1 상부전극(28)으로는 폴리실리콘막, 백금(Pt), 텅스텐(W), 텅스텐질화막(WN), 티타늄나이트라이드(TiN), 루세늄(Ru), 루세늄옥사이드(RuOx), 이리듐, 이리듐 옥사이드(IrO)중에서 선택된 하나를 사용하여 형성한다.
이어서 도2d에 도시된 바와 같이, 기판전면에 제2 캐패시터 형성용 절연막(29)을 형성한다. 여기서 제2 캐패시터 형성용 절연막(29)는 HDP(High density plasma) 산화막, PE-TEOS(Plasma enhanced - tetraethylorthosilicate)막, 오존 TEOS 막, BPSG(Boro-Phospho-Silicate Glass)막, HTO(High Temperature Oxidation,830℃이상의 온도에서 증착된 산화막)막, LTO(Low TemperauureDeposition fo Oxide,400~450℃ 정도의 온도에서 증착된 산화막)막, MTO(Medium Temperature Deposition of Oxide, 약 800℃ 정도의 온도에서 증착된 산화막)막 중에서 선택된 하나의 막을 사용하고, 그 두께는 3000~30000Å 범위에서 형성한다.
이어서 도2e에 도시된 바와 같이, 제1 하부전극(26), 유전체박막(27) 및 제1 상부전극(28)이 형성된 영역이 노출되도록 제2 캐패시터 형성용 절연막(29)를 선택적으로 제고하여 제2 캐패시터홀(30)을 형성한다.
이어서 도2f에 도시된 바와 같이, 제2 캐패시터홀(30)의 바닥과 측벽영역을 포함하는 기판전면에 제2 하부전극(30)을 형성한다. 제2 하부전극(31)으로는 백금(Pt), 텅스텐(W), 텅스텐질화막(WN), 티타늄나이트라이드(TiN), 루세늄(Ru), 루세늄옥사이드(RuO2), 이리듐, 이리듐 옥사이드(IrO2)중에서 선택된 하나를 사용하고, 40Å~1000Å 범위의 두께로 형성한다.
이어서, 도2g에 도시된 바와 같이, 에치백 공정을 이용하여 제2 하부전극(30)이 제2 캐패시터홀(30)의 측벽에만 남도록 제2 하부전극(30)을 제거한다.
이어서, 도2h에 도시된 바와 같이, 제2 유전체 박막(35)을 제2 하부전극(30) 상에 형성한다. 또한 제2 유전체 박막(32)으로는 Si3N4, Al2O3, HfO3, Ta2O3, SrTiO3, (Ba,Sr)TiO3, (Pb,Zr)TiO3중에서 선택된 하나를 사용하고, 화학적기상증착법(Chemical Vapor deposition), 원자층증착법(atomic layer depostion), 플라즈마 인엔스드 원자층증착방법(plasma enhanced atomic layerdepostion) 중에서 선택된 하나의 방법으로 형성하고, 제2 유전체 박막(32)의 두께는 30~1000Å 로 하여 형성한다. 또한 이때의 반응가스로는 N2, Ar, O2, N2O, H2O2, H2O 등을 이용하며, 바람직하게는 제1 및 제2 유전체 박막(27, 32)은 같은 물질로 한다.
이어서, 도2i에 도시된 바와 같이, 제2 캐패시터홀(30)이 매립되도록 제2 상부전극(33)을 형성한다. 제2 상부전극(33)은 폴리실리콘막, 백금(Pt), 텅스텐(W), 텅스텐질화막(WN), 티타늄나이트라이드(TiN), 루세늄(Ru), 루세늄옥사이드(RuOx), 이리듐, 이리듐 옥사이드(IrO)중에서 선택된 하나를 사용하되, 바람직하게는 제1 상부전극(28)과 같은 물질로 한다.
전술한 바와 같이, 본 발명에서는 먼저, 제1 캐패시터 형성용 절연막(24)을 선택적으로 제거하여 제1 캐패시터홀(25)을 만들고, 제1 캐패시터홀(25)에 제1 하부전극(26), 제1 유전체박막(27), 제1 상부전극(28)을 형성하여 캐패시터(26,27,28)를 일차로 형성한다. 이어서, 제1 캐패시터 상에 제2 캐패시터 형성용 절연막(29)을 형성하고, 제1 캐패시터(26,27,28)가 노출되도록 제2 캐패시터홀(30)을 형성하고, 제2 캐패시터홀에 제2 하부전극(31), 제2 유전체박막(32), 제2 상부전극(33)을 각각 제1 하부전극(26), 제1 유전체박막(27), 제1 상부전극(28)과 연결되도록 형성하여 캐패시터를 완성하게 된다.
따라서 한번의 캐패시터홀을 형성하는데 있어서, 한계가 2㎛ 이라면, 본 발명에서는 4㎛의 깊이를 가지는 캐패시터홀에 캐패시터를 형성한 것과 같은 효과를가지게 된다. 즉, 현재 공정상으로는 안정적인 형성할 수 없는 깊이의 캐패시터홀을 형성하고, 형성된 캐패시터홀에 캐패시터를 형성하는 효과가 생긴다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
예컨대, 전술한 실시예에서는 콘케이브형의 캐패시터를 제조하는 것을 예를 들어 설명하였으나, 실린더형의 캐패시터를 제조할 때에도 본 발명을 적용하는 것이 가능하다.
본 발명에 따라 3차원 캐패시터를 형성하는데 있어서, 형성해야할 캐패시터홀의 깊이가 너무 깊어서 현재의 공정장비에서는 형성할 수 없는 경우에도, 원하는 깊이만큼을 가지는 캐패시터홀을 안정적으로 형성할 수 있고, 이로 인해 증가된 캐패시터홀의 내부 면적만큼 전극 표면적을 가지는 캐패시터를 안정적으로 형성할 수 있어, 보다 고집적된 메모리 장치를 제조할 수 있다.
Claims (4)
- 기판상에 제1 캐패시터 형성용 절연막을 형성하는 단계;캐패시터가 형성될 영역의 상기 제1 캐패시터 형성용 절연막을 선택적으로 제거하여 제1 캐패시터홀을 형성하는 단계;상기 제1 캐패시터홀 내부에 제1 하부전극을 형성하는 단계;상기 제1 하부전극상에 제1 유전체박막을 형성하는 단계;상기 제1 캐패시터홀이 매립되도록 상기 제1 유전체 박막상에 제1 상부전극을 형성하는 단계;상기 제1 상부전극이 형성된 기판전면에 제2 캐패시터 형성용 절연막을 형성하는 단계;상기 제1 하부전극, 제1 유전체 박막, 제1 상부전극이 노출되도록 상기 제2 캐패시터 형성용 절연막을 선택적으로 제거하여 제2 캐패시터홀을 형성하는 단계;상기 제1 하부전극과 연결되도록 상기 제2 캐패시터홀의 측벽에 제2 하부전극을 형성하는 단계;상기 제2 하부전극상에 형성하되, 상기 제1 유전체 박막과 연결되도록 제2 유전체 박막을 형성하는 단계;상기 제2 캐패시터홀이 매립되도록 상기 제2 유전체 박막상에 제2 상부전극을 형성하는 단계를 포함하는 반도체 장치의 캐패시터 제조방법.
- 제 1 항에 있어서,상기 제1 캐패시터 형성용 절연막 또는 제2 캐패시터 형성용 절연막은 HDP산화막, PE-TEOS막, 오존 TEOS 막, BPSG막, HTO막, LTO막, MTO막 중에서 선택된 하나의 막을 사용하는 것을 특징으로 하는 반도체 장치의 캐패시터 제조방법.
- 제 2 항에 있어서,상기 제1 캐패시터 형성용 절연막 또는 제2 캐패시터 형성용 절연막은3000~30000Å 범위의 두께로 형성하는 것을 특징으로 하는 반도체 장치의 캐패시터 제조방법.
- 제 1 항에 있어서,상기 제1 상부전극, 또는 제2 상부전극은,폴리실리콘막, 백금, 텅스텐, 텅스텐질화막, 티타늄나이트라이드, 루세늄, 루세늄옥사이드, 이리듐, 이리듐 옥사이드중에서 선택된 하나를 사용하는 것을 특징으로 하는 반도체 장치의 캐패시터 제조방법.
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8111501B2 (en) | 2008-04-28 | 2012-02-07 | Samsung Electronics Co., Ltd. | Capacitor |
-
2002
- 2002-12-30 KR KR1020020086492A patent/KR20040059984A/ko not_active Application Discontinuation
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US8111501B2 (en) | 2008-04-28 | 2012-02-07 | Samsung Electronics Co., Ltd. | Capacitor |
| KR101450650B1 (ko) * | 2008-04-28 | 2014-10-14 | 삼성전자주식회사 | 실린더 내벽에 지지 구조물을 갖는 커패시터 및 그 제조방법 |
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