KR20040008698A - 반도체 장치의 캐패시터 제조방법 - Google Patents

반도체 장치의 캐패시터 제조방법 Download PDF

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Abstract

본 발명은 제한된 면적에서 보다 큰 캐패시턴스를 제공할 수 있는 반도체 장치의 캐패시터 제조방법을 제공하기 위한 것으로, 이를 위해 본 발명은 기판상에 제1 하부전극을 형성하는 단계; 상기 제1 하부전극 상에 제2 하부전극이 형성될 높이만큼 캐패시터용 희생막을 형성하는 단계; 상기 캐패시터용 희생막이 상기 제1 하부전극 상에 '+' 형태로 남도록 상기 캐패시터용 희생막을 선택적으로 제거하여 4개의 캐패시터홀을 형성하는 단계;상기 4개의 캐패시터홀에 도전성물질로 매립하여 제2 하부전극을 형성하는 단계: 상기 캐패시터용 희생막을 제거하는 단계; 상기 제1 및 제2 하부전극 표면에 유전체 박막을 형성하는 단계; 및상기 유전체 박막 상에 상부전극을 형성하는 단계를 포함하는 반도체장치의 캐패시터 제조방법을 제공한다.

Description

반도체 장치의 캐패시터 제조방법{Method for fabricating capacitor in semiconductor device}
본 발명은 반도체 제조기술에 관한 것으로, 특히 반도체 소자의 캐패시터제조방법에 관한 것이다.
반도체 소자, 특히 DRAM(Dynamic Random Access Memory)의 반도체 메모리의 집적도가 증가함에 따라 정보 기억을 위한 기본 단위인 메모리 셀의 면적이 급격하게 축소되고 있다.
이러한 메모리 셀 면적의 축소는 셀 캐패시터의 면적 감소를 수반하여, 센싱 마진과 센싱 속도를 떨어뜨리고, α-입자에 의한 소프트 에러(Soft Error)에 대한 내구성이 저하되는 문제점을 유발하게 된다. 따라서, 제한된 셀 면적에서 충분한 정전용량을 확보할 수 있는 방안이 필요하게 되었다.
캐패시터의 정전용량(C)은 하기의 수학식 1과 같이 정의된다.
C=ε·As/d
여기서, ε은 유전률, As는 전극의 유효 표면적, d는 전극간 거리를 각각 나타낸 것이다.
따라서, 캐패시터의 정전용량을 늘리기 위해서는 전극의 표면적을 넓히거나,유전체 박막의 두께를 줄이거나, 유전률을 높여야 한다.
이 중에서 전극의 표면적을 넓히는 방안이 제일 먼저 고려되어 왔다. 오목형(Concave) 구조, 실린더(Sylinder) 구조, 다층 핀(fin) 구조 등과 같은 3차원 구조의 캐패시터는 모두 제한된 레이아웃 면적에서 전극의 유효 표면적을 증대시키기 위하여 제안된 것이고 오목형 또는 실린더형으로 널리 사용되고 있다.
한편, 아직까지는 캐패시터 유전물질로서 실리콘 질화물과 산화물의 적층이나 탄탈륨 산화물을 적용하고 있기 때문에 캐패시터의 하부전극으로 실리콘이 주로 사용되고 있다.
점점더 고집적된 반도체 소자의 제한된 면적에서 일정한 정전용량을 유지하는 것이 3차원구조의 캐패시터의 제조방법에으로도 기술적으로 어려움이 많기 때문에 오목형으로 하부전극을 형성한 다음, 실리콘 씨앗 형성 공정을 통해 표면적을 증가시켜 왔다.
그러나 점점더 미세 디자인룰을 적용함에 따라 추가적인 실리콘 씨앗 형성 공정을 적용할 공간이 확보되지 않는 단점이 발생하게 되었다. 이를 극복하고자 오목형 대신에 실린더형 캐패시터가 지금은 주로 적용되고 있다. 실린더형 캐패시터는 거푸집 역할로 형성된 하부전극용 희생막을 제거하고, 하부전극의 바깥면까지 캐패시터의 면적으로 사용하게 되는 효과로 추가적인 씨앗공정을 적용한 만큼의 면적 증가효과를 가지고 있다.
도1a 내지 도1d는 종래기술에 의한 실린더형 캐패시터 제조방법을 나타내는 공정단면도이다.
먼저 도1a에 도시된 바와 같이, 활성영역(11)이 형성된 반도체기판(10)상에 층간절연막(12)을 형성한 후, 층간절연막(12)을 관통하여 반도체기판(10)의 활성영역(11)과 연결되는 콘택홀을 형성한다. 콘택홀을 도전성 물질로 매립하여 콘택플러그러(13)를 형성한다. 이어서 캐패시터가 형성될 크기만큼 캐패시터절연막(14)을 형성한다. 이어서 콘택플러그(13)이 노출되도록 캐패시터 절연막(15)를 선택적으로 제거하여 캐패시터홀(15)을 형성한다. 캐패시터 절연막(15)은 하부전극을 형성하도록 하는 거푸집역할을 한다.
이어서 도1b에 도시된 바와 같이, 캐패시터홀(15)의 측벽과 바닥에 도전성막으로 하부전극(16)을 형성한다.
이어서 도1c에 도시된 바와 같이, 캐패시터절연막(14)을 제거하여 실린더형의 캐패시터 하부전극(16)을 형성한다.이렇게 하부전극을 실린더형으로 형성함으로써 전술한 바와 같이 하부전극(16)의 바깥면까지 캐패시터의 면적으로 사용하는 효과가 있다.
이어서 하부전극(16) 상에 유전체박막(17)을 형성하고, 그 상부에 상부전극(18)을 형성한다.
도1d는 입체적으로 나타낸 하부전극을 도시한 도면이다. 상기와 같이 제한된 면적으로 보다 큰 캐패시턴스를 얻기 위해 캐패시터의 하부전극을 3차원 실린더형으로 형성하고 하부전극의 표면에 유전체박막 및 상부전극을 형성하여 캐패시터를 제조하고 있다.
그러나 점점더 미세한 패턴으로 캐패시터가 제조됨으로서, 실린더형의 하부전극 높이는 더 높아지고, 폭은 점점더 좁아들게 되어 미세한 하부전극의 패턴의 표면 - 특히 하부전극의 하단부-에 유전체 박막과 상부전극을 형성하기가 점점 어려워지고 있다. 또한, 한편으로는 하부전극의 높이가 높아짐에 따라 후속의 메탈 콘택공정, 패키지 공정등이 신뢰성있게 진행되기 어려워지고 있다.
본 발명은 제한된 면적에서 보다 큰 캐패시턴스를 제공할 수 있는 반도체 장치의 캐패시터 제조방법을 제공함을 목적으로 한다.
도1a 내지 도1d는 종래기술에 의한 실린더형 캐패시터 제조방법을 나타내는 공정단면도.
도2 내지 도7은 본 발명의 바람직한 실시예에 따른 반도체 캐패시터 제조방법을 나타내는 공정단면도.
<도면의 주요부분에 대한 부호의 설명>
20 : 기판
21 : 활성영역
22 : 층간절연막
23 : 콘택플러그
24 : 제1 하부전극
25 : 하부전극 분리막
26 : 캐패시터용 희생막
27 : 캐패시터홀
28 : 제2 하부전극
상기의 목적을 달성하기 위한 본 발명은 기판상에 제1 하부전극을 형성하는 단계; 상기 제1 하부전극 상에 제2 하부전극이 형성될 높이만큼 캐패시터용 희생막을 형성하는 단계; 상기 캐패시터용 희생막이 상기 제1 하부전극 상에 '+' 형태로 남도록 상기 캐패시터용 희생막을 선택적으로 제거하여 4개의 캐패시터홀을 형성하는 단계;상기 4개의 캐패시터홀에 도전성물질로 매립하여 제2 하부전극을 형성하는 단계: 상기 캐패시터용 희생막을 제거하는 단계; 상기 제1 및 제2 하부전극 표면에 유전체 박막을 형성하는 단계; 및상기 유전체 박막 상에 상부전극을 형성하는 단계를 포함하는 반도체장치의 캐패시터 제조방법을 제공한다.
또한 본 발명은 기판상에 제1 하부전극; 상기 제1 하부전극상에 구비된 4개의 기둥형태의 제2 하부전극; 상기 제1 및 제2 하부전극 표면에 구비된 유전체박막; 및 상기 유전체 박막 상에 구비된 상부전극를 구비하는 반도체 장치의 캐패시터를 제공한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도2 내지 도7는 본 발명에 의한 바람직한 실시예에 따른 실린더형 캐패시터 제조방법을 나타내는 도면이다.
먼저 도2a에 도시된 바와 같이, 활성영역(21)이 형성된 반도체기판(20)상에 층간절연막(22)을 형성한 후, 층간절연막(22)을 관통하여 반도체기판(20)의 활성영역(21)과 연결되는 콘택홀을 형성한다. 콘택홀을 도전설 물질로 매립하여 콘택플러그(23)를 형성한다. 이어서 그 상부에 하부전극 분리를 위한 하부전극 분리막(25)을 절연성질화막으로 형성한다. 여기서 절연성 질화막은 SiON, Si3N4등을 화학기상증착법으로 형성한다.
이어서 도3에 도시된 바와 같이, 콘택플러그(23)이 노출되도록 하부전극 분리막(25)을 선택적으로 제거하고, 제1 하부전극용 도전성막을 그 상부에 형성한다.이어서 에치백 공정 또는 화학적 기계적 연마 공정등으로 평탄화공정을 진행하여, 하부전극 분리막(25)이 노출되도록 제1 하부전극용 도전성막을 제거하여 제1 하부전극(24)을 형성한다.
이어서 도4a에 도시된 바와 같이, 캐패시터의 제2 하부전극이 형성될 높이만큼 캐패시터용 희생막(26)을 형성한다. 후속공정에서 캐패시터용 희생막(26)은 제2 하부전극 형성을 위한 거푸집으로 사용된다. 여기서 캐패시터용 희생막(26)은 USG(Undoped-Silicate Glass), PSG(Phospho-Silicate Glass) 또는 BPSG(Boro-Phospho-Silicate Glass)등의 실리콘산화막을 적용하여 화학기상증착법으로 형성한다.
이어서, 제1 하부전극(24)가 노출되도록 캐패시터용 희생막(26)을 선택적으로 식각하되, 제1 하부전극(24)상의 캐패시터용 희생막(26)이 '+' 형태로 남도록 한다. 이 때 제1 하부전극(24)를 콘택홀 주변영역에 충분히 넓게 형성하여 캐패시터용 희생막(26)을 식각할 때에 식각베리어로 사용한다.
또한, 이 때에는 실린더형 하부전극이 형성될 셀부위만 오픈하여 공정을 진행하기 위해 Co 마스크를 이용할 수 있다. Co마스크란 (Cell Open Mask;CO mask)셀 영역에만 공정을 진행하기위해, 기판 전체에 감광막을 형성하고 셀영역의 감광막을 제거할 때 사용하는 마스크를 말한다. 이는 웨이퍼 수율을 증가시키기 위해 셀영역과 주변영역의 공정을 나누어서 진행하기 위함이다.
도4b는 캐패시터용 희생막을 선택적으로 제거한 후의 평면도이다.
도4b를 참조하여 살펴보면, 제1 하부전극(24)상에 형성된 캐패시터용 희생막(26)이 '+' 형태로 남겨진 것을 알 수 있다.
이어서 도5a에 도시된 바와 같이, 캐패시터홀(27)에 도전성물질로 매립하여 제2 하부전극(28)을 형성한다. 도5b는 제2 하부전극(28)이 형성된 후의 평면도이다.
이어서 도6a에 도시된 바와 같이, 캐패시터용 희생막(26)을 제거한다. 도6b는 캐패시터용 희생막(26)을 제거한 후의 평면도이다.
여기서 유전체 박막은 NO(Nitride-Oxide), ONO를 사용하거나, Ta2O5, (Ba,Sr)TiO3(BST) 등의 고유전체 물질이나, (Pb,Zr)TiO3(PZT), (Pb,La)(Zr,Ti)O3(PLZT), SrBi2Ta2O9(SBT), SrBi2(Ta1-x,Nbx)2O9(SBTN), Bi4-xLaxTi3O12(BLT), Bi4Ti3O12(BIT)등의 강유전체 물질을 사용할 수 있으며, 상부전극으로는 Pt, Ir, Ru, IrOx, W, TiN, 폴리실리콘막등을 사용할 수 있다.
도7은 본 발명에 의하 제1 및 제 하부전극의 형태를 입체적으로 도시한 것이다.
따라서 본 발명에 의해 하부전극의 형태를 콘택플러그(23)과 연결되는 제1 하부전극을 형성하고 제1 하부전극상에 4개의 기둥으로 제2 하부전극을 형성한 후, 제1 및 제2 하부전극 상에 유전체 박막, 상부전극을 형성함으로써 제한된 면적에 보다 큰 캐패시턴스를 갖는 캐패시터를 형성할 수 있으며, 이로 인하여 캐패시터의 높이를 낮추므로 후속공정인 메탈 콘택 공정을 용이하게 할 수 있다.
또한, 반도체 장치의 전체 두께를 낮출 수 있으므로, 패키지공정을 보다 용이하게 할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
본 발명에 따라 디자인룰이 미세한 반도체 제조공정에서 실린터형 캐패시터의 안정성을 증가시켜 생산성 향상을 기대할 수 있다.

Claims (4)

  1. 기판상에 제1 하부전극을 형성하는 단계;
    상기 제1 하부전극 상에 제2 하부전극이 형성될 높이만큼 캐패시터용 희생막을 형성하는 단계;
    상기 캐패시터용 희생막이 상기 제1 하부전극 상에 '+' 형태로 남도록 상기 캐패시터용 희생막을 선택적으로 제거하여 4개의 캐패시터홀을 형성하는 단계;
    상기 4개의 캐패시터홀에 도전성물질로 매립하여 제2 하부전극을 형성하는 단계:
    상기 캐패시터용 희생막을 제거하는 단계;
    상기 제1 및 제2 하부전극 표면에 유전체 박막을 형성하는 단계; 및
    상기 유전체 박막 상에 상부전극을 형성하는 단계
    를 포함하는 반도체장치의 캐패시터 제조방법.
  2. 제 1 항에 있어서,
    상기 캐패시터용 희생막을 선택적으로 제거하는 공정은 상기 제1 하부전극을 식각멈춤막으로 사용하여 공정을 진행하는 것을 특징으로 하는 반도체장치의 캐패시터 제조방법.
  3. 제 1 항에 있어서,
    상기 캐패시터용 희생막은 USG막, PSG막 또는 BPSG막 중에서 선택된 하나인 것을 특징으로 하는 반도체장치의 캐패시터 제조방법.
  4. 기판상에 제1 하부전극;
    상기 제1 하부전극상에 구비된 4개의 기둥형태의 제2 하부전극;
    상기 제1 및 제2 하부전극 표면에 구비된 유전체박막; 및
    상기 유전체 박막 상에 구비된 상부전극
    를 구비하는 반도체 장치의 캐패시터.
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