KR20040008708A - 반도체 장치의 제조방법 - Google Patents

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    • H10B12/00—Dynamic random access memory [DRAM] devices
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Abstract

본 발명은 스토리지 노드와 하부 도전체와의 연결을 위한 콘택플러그 공정에서 보다 안정적이고 신뢰성 높은 반도체 제조방법을 제공하기 위한 것으로, 이를 위해 본 발명은 활성영역이 형성된 기판상에 제1 층간절연막을 관통하여 상기 활성영역과 연결되는 제1 스토리지 노드 콘택플러그를 형성하는 단계: 상기 제1 스토리지 노드 콘택플러그 영역을 포함하는 상기 기판 전면에 제2 스토리지 노드 콘택플러그용 도전막을 형성하는 단계: 상기 제1 스토리지 노드 콘택플러그 상부에 상기 제2 스토리지 노드 콘택플러그용 도전막이 남도록 패터닝하여 제2 스토리지 노드 콘택플러그를 형성하는 단계; 상기 제2 스토리지 노드 콘택플러그 높이만큼 제1 층간절연막을 형성하여 평탄화시키는 단계; 및 상기 제2 스토리지 노드 콘택플러그 상에 하부전극, 유전체 박막 및 상부전극을 차례로 형성하는 단계를 구비하는 반도체 장치의 제조방법을 제공한다.

Description

반도체 장치의 제조방법{Method for fabricating semiconductor device}
본 발명은 반도체 제조기술에 관한 것으로, 특히 반도체 소자의 스토리지 노드(storage node) 콘택플러그 제조방법에 관한 것이다.
반도체 소자, 특히 디램(DRAM)이 고집적화 되어 감에 따라 워드 라인, 비트 라인등과 같은 도전성 패턴들은 그 간격이 점점 줄어들고 있고 있으며, 콘택 영역 또한 그 크기가 줄어들고 있다. 콘택 영역의 마진이 충분할 경우에는 포토레지스트 패턴을 마스크로 한 일반적인 식각 공정으로 콘택홀을 형성하고, 이 콘택홀과 배선 영역에 도전성 물질을 매립하여 하부 도전층과 전기적으로 연결하였다.
그러나, 소자가 점점 고집적화 되어감에 따라 콘택영역의 마진이 부족하여 자기정렬 콘택 공정을 통해 콘택홀을 형성하는 방식이 도입되었다. 또한, 콘택홀의 크기가 작아짐에 따라 배선에 사용되는 도전성 물질로 콘택홀을 양호하게 매립하기 어려워 매립 특성이 우수한 도전성 물질을 사용하여 콘택홀만을 매립시키는 콘택플러그 방식이 널리 채택되고 있다.
도1a 및 도1d는 종래기술에 의한 반도체 제조방법을 나타내는 공정단면도 및 공정 평면도이다.
먼저 도1a에 도시된 바와 같이, 워드라인(12), 활성영역(11)이 형성된 반도체기판(10)상에 제1 층간절연막(13)을 형성한 후, 제1 층간절연막(13)을 관통하여 반도체기판(10)의 활성영역(11)을 노출시키는 제1 콘택홀을 형성한다. 이어서 제1 콘택홀을 도전성 물질로 매립하여 콘택플러그(14a,14b)를 형성한다.
여기서 콘택플러그(14a)는 비트라인 콘택플러그이며 후속공정에서 비트라인과 접속이 되며, 콘택플러그(14b)는 제1 스토리지 노드 콘택플러그로서 후속공정에서 캐패시터의 스토리지 노드와 연결이 된다.
이어서 콘택플러그(14a,14b) 공정이 끝난후 그상부에 워드라인(12)과 수직으로 교차가 되도록 비트라인(15)을 형성한다.
도1b는 비트라인까지 형성하고 후를 보여주는 공정단면도이다. 여기서 도1a는 도1b의 X-X' 단면을 보여주는 단면도이기 때문에 비트라인이 도시되지 않았다.
계속해서 도1c에 도시된 바와 같이, 제2 층간절연막(15)을 비트라인(15) 상부에 형성하고, 제1 스토리지 노드 콘택플러그(14b)가 노출되도록 제2 층간절연막(15)을 선택적으로 제거하여 제2 콘택홀(17)을 형성한다.
이어서 도1d에 도시된 바와 같이, 제2 콘택홀(17)에 도전성물질을 매립하여 제2 스토리지 노드 콘택플러그(17')를 형성한다.
이어서 캐패시터 형성용 절연막(18)을 형성하고 제2 스토리지 노드 콘택플러그(17')가 노출되도록 캐패시터 형성용 절연막(18)을 선택적으로 제거하여 캐패시터 홀을 형성한다. 이어서 캐패시터홀 내에 도전성물질로 하부전극(18')을 형성하고, 그 상부에 유전체 박막(19)과 상부전극(19')을 차례로 형성한다.
전술한 바와 같이 기판에 형성된 활성영역(11)과 캐패시터의 스토리지 노드(18')와의 연결은 기 형성된 제1 스토리지노드 콘택플러그(14b) 상부에 층간절연막을 형성한 다음, 하부 제1 스토리지노드 콘택플러그(14b)가 노출되도록 콘택홀을 형성하고, 콘택홀에 도전성 물질로 매립하여 제2 스토리지 노드 콘택플러그를 형성하는 공정으로 진행 되었다.
그러나, 상기와 같은 공정은 하부에 형성된 제1 스토리지 노드 콘택플러그(14b)를 노출시키기 위한 제2 콘택홀(17)을 형성하기 위해 정밀한 미세 패터닝이 필요하게 되는데, 점점 고집적화 되어 가는 반도체 장치의 제조공정상 이는 대단히 어려운 문제로 부각되고 있다.
즉, 마스크 오정렬등으로 제2 콘택홀(17)이 제1 스토리지 노드 콘택플러그를 노출시키 못할 경우, 후속 공정에서 형성될 스토리지 노드와 활성영역간에 연결되지 못하게 되고, 이는 반도체 제조 공정의 신뢰성이 저하되는 문제점이 발생한다.
본 발명은 스토리지 노드와 하부 도전체와의 연결을 위한 콘택플러그 공정에서 보다 안정적이고 신뢰성 높은 반도체 제조방법을 제공하는 데 목적이 있다.
도1a 내지 도1d는 종래기술에 의한 반도체 장치의 제조방법을 나타내는 공정단면도.
도2a 내지 도6b는 본 발명의 바람직한 실시예에 따른 반도체 제조방법을 나타내는 공정단면도.
<도면의 주요부분에 대한 부호의 설명>
20 : 기판
21 : 활성영역
22 : 워드라인
23 : 제1 층간절연막
24a : 비트라인 콘택플러그
24b : 제1 스토리지 노드 콘택플러그
25 : 비트라인
26 : 제2 스토리지 노드 콘택플러그용 도전막
26' : 제2 스토리지 노드 콘택플러그 패턴
27 : 제2 스토리지 노드 콘택플러그용 마스크
28 : 캐패시터용 절연막
29 : 스토리지 노드
29 : 유전체 박막
30 : 상부전극
상기의 목적을 달성하기 위한 본 발명은 활성영역이 형성된 기판상에 제1 층간절연막을 관통하여 상기 활성영역과 연결되는 제1 스토리지 노드 콘택플러그를 형성하는 단계: 상기 제1 스토리지 노드 콘택플러그 영역을 포함하는 상기 기판 전면에 제2 스토리지 노드 콘택플러그용 도전막을 형성하는 단계: 상기 제1 스토리지 노드 콘택플러그 상부에 상기 제2 스토리지 노드 콘택플러그용 도전막이 남도록 패터닝하여 제2 스토리지 노드 콘택플러그를 형성하는 단계; 상기 제2 스토리지 노드 콘택플러그 높이만큼 제1 층간절연막을 형성하여 평탄화시키는 단계; 및 상기 제2 스토리지 노드 콘택플러그 상에 하부전극, 유전체 박막 및 상부전극을 차례로 형성하는 단계를 구비하는 반도체 장치의 제조방법을 제공한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도2a 내지 도6b는 본 발명에 의한 바람직한 실시예에 따른 실린더형 캐패시터 제조방법을 나타내는 도면이다.
먼저 도2a에 도시된 바와 같이, 워드라인(22), 활성영역(21)이 형성된 반도체기판(20)상에 제1 층간절연막(23)을 형성한 후, 제1 층간절연막(23)을 관통하여 반도체기판(20)의 활성영역(21)을 노출시키는 제1 콘택홀을 형성한다. 이어서 제1 콘택홀을 도전성 물질로 매립하여 콘택플러그(24a,24b)를 형성한다. 제1 층간절연막(23)은 USG(Undoped-Silicate Glass), PSG(Phospho-Silicate Glass) 또는 BPSG(Boro-Phospho-Silicate Glass)등의 실리콘산화막을 사용하여 화학기상증착법으로 형성할 수 있다.
여기서 콘택플러그(24a)는 후속공정에서 비트라인과 연결을 위한 비트라인 콘택플러그이며, 콘택플러그(14b)는 후속공정에서 캐패시터의 스토리지 노드와 연결이 될 제1 스토리지 노드 콘택플러그이다.
콘택플러그(14a,14b) 공정이 끝난후 그 상부에 워드라인(22)과 수직으로 교차가 되도록 비트라인(25)을 형성한다.
도2b는 비트라인(15) 형성 공정까지 마친 반도체 장치의 평면도이다. 도2a는 도2b의 X-X' 단면을 보여주는 공정단면도이기 때문에 비트라인은 도시되지 않았다.
한편, 도2b에는 비트라인이 하나의 라인으로 표시되어 있으나 실제 공정에서는 다수의 막이 적층된 형태로 이루어지는데 이에 대한 것이 도2c에 도시되어 있다. 도2c는 도2b의 Y-Y' 단면을 보여주는 공정 단면도이다.
도2c를 참조하여 설명하면, 비트라인(25)는 베리어메탈(25d), 비트라인 도전막(15b) 및 질화막(25a)이 적층되어 형성되며, 그 측면에는 절연성물질로 스페이서(25d)가 형성된다. 따라서 비트라인 형성공정이 완료되면 비트라인을 이루는 도전막(25b,25c)은 절연성막(25a,25d)에 의해 주변 영역과 절연되어 있다.
계속해서 도3b에 도시된 바와 같이, 제1 층간절연막(23) 및 콘택플러그 상부에 제2 스토리지 노드 콘택플러그용 도전성막(26)을 형성한다. 여기서 도전성막(26)은 P, AS이 도핑된 폴리실리콘막 또는 비정질 실리콘등을 사용할 수있다.
이어서 제2 스토리지 노드 콘택플러그용 도전성막(26)을 패터닝하기 위한 제2 스토리지 노드 콘택플러그용 마스크 패턴(27)을 제2 스토리지 노드 콘택플러그용 도전성막(26)상의 제1 스토리지 노드 콘택플러그(24b) 영역에 형성한다.
도3b에 제2 스토리지 노드 콘택플러그용 마스크 패턴(27)을 형성하고 난 후의 평면도이다. 도3c는 도3b의 Y-Y' 단면을 보여주는 공정 단면도이다.
이어서 도4a에 도시된 바와 같이, 제2 스토리지 노드 콘택플러그용 마스크 패턴(27)을 이용하여 제2 스토리지 노드 콘택플러그용 도전막(26)을 선택적으로 제거하여 제2 스토리지 노드 콘택플러그(26')을 형성한다. 이 때 SF6, Cl2를 주 식각가스로 하여 O2, N2, Ar등을 첨가가스로 사용하여 공정을 진행한다.
상기와 같이 제2 스토리지 노트 콘택플러그(26')를 형성하는 것은 콘택플러그가 아닌 영역의 도전막(26)을 제거하도록 공정을 진행하기 때문에 이전의 공정보다 공정마진의 여유가 있다. 따라서 보다 안정적이고 신뢰성이 있는 스토리지 노드 콘택플러그를 형성할 수 있다.
도4b는 도3b의 단면도에서, 제2 스토리지 노드 콘택플러그(26')을 형성했을 때 Y-Y' 단면을 보여주는 공정단면도이다.
이어서 도5a에 도시된 바와 같이, 제2 스토리지 노드 콘택플러그용 마스크 패턴(27)을 제거하고, 제2 층간절연막(28)을 제2 스토리지 노드 콘택플러그가 형성된 높이까지 매립하고, 에치백 또는 화학적기계적연마 공정을 이용하여 평탄화공정을 진행한다. 제2 층간절연막(28)은 SOG, BPSG등의 유동성 실리콘 절연막, 또는 HDP 절연막등을 500 ~ 8000Å범위의 두께로 증착한다.
도5b는 도3b의 단면도에서, 제2 층간절연막(26)을 형성했을 때 Y-Y' 단면을 보여주는 공정단면도이다.
이어서 도6a에 도시된 바와 같이, 캐패시터용 절연막(28)을 형성하고 제2 스토리지 노드 콘택 플러그(26')가 노출되도록 캐패시터용 절연막(28)을 선택적으로 제거하여 캐패시터홀을 형성하고, 캐패시터홀에 하부전극을 형성한다.
이어서 도4에 도시된 바와 같이, 하부전극(27) 상에 유전체 박막(29)을 형성하고, 그 상부에 상부전극(30)을 형성한다. 유전체 박막은 NO(Nitride-Oxide), ONO를 사용하거나,TaON,RuO, Ta2O5, (Ba,Sr)TiO3(BST) 등의 고유전체 물질이나, (Pb,Zr)TiO3(PZT), (Pb,La)(Zr,Ti)O3(PLZT), SrBi2Ta2O9(SBT), SrBi2(Ta1-x,Nbx)2O9(SBTN), Bi4-xLaxTi3O12(BLT), Bi4Ti3O12(BIT)등의 강유전체 물질을 사용할 수 있으며, 상부전극으로는 Pt, Ir, Ru, IrOx, W, TiN, 폴리실리콘막등을 사용할 수 있다.
본 발명에 의해 스토리지 노드 콘택플러그를 위한 콘택홀을 미세하가 형성할 필요가 없고, 노광장치의 해상도가 낮더라도 형성이 가능하며, 식각장치 또한 미세홀 식각장치가 아닌 일반적인 도전막을 식각할 수 있는 건식각 장치로 스토리지 노트 콘택플러그의 형성이 가능하다.
또한, 캐패시터가 형성되는 셀 영역과 주변 회로영역간의 도전성물질(제2 스토리지노드 콘택플러그용 도전막)의 유뮤에 따라 단차 형성이 가능하며, 콘택플러그의 어스펙트비 감소로 고가의 장치가 아닌 저급 장치로 형성이 가능하다.
또한, 미세콘택홀 형성을 위한 리소그래피를 위한 마스크의 제작비를 PSM(상전이 마스크)등을 이용하여는 고가의 마스크를 사용하지 않고 일반적인 해상도를 갖는 마스크로 대체가 가능하다. 또한 하부 제1 스토리지 노드와의 공정마진이 증가하여 공정 여유도가 생긴다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
본 발명에 의해 보다 공정여유도가 증가하여 신뢰성 있는 반도체 장치를 제고 할 수 있다.

Claims (3)

  1. 활성영역이 형성된 기판상에 제1 층간절연막을 관통하여 상기 활성영역과 연결되는 제1 스토리지 노드 콘택플러그를 형성하는 단계:
    상기 제1 스토리지 노드 콘택플러그 영역을 포함하는 상기 기판 전면에 제2 스토리지 노드 콘택플러그용 도전막을 형성하는 단계:
    상기 제1 스토리지 노드 콘택플러그 상부에 상기 제2 스토리지 노드 콘택플러그용 도전막이 남도록 패터닝하여 제2 스토리지 노드 콘택플러그를 형성하는 단계;
    상기 제2 스토리지 노드 콘택플러그 높이만큼 제1 층간절연막을 형성하여 평탄화시키는 단계; 및
    상기 제2 스토리지 노드 콘택플러그 상에 하부전극, 유전체 박막 및 상부전극을 차례로 형성하는 단계
    를 구비하는 반도체 장치의 제조방법.
  2. 제 1 항에 있어서,
    상기 제2 스토리지 노드 콘택플러그를 형성하는 단계는
    SF6, Cl2를 주 식각가스로 하여 O2, N2, Ar등을 첨가가스로 사용하여 공정을진행하는 것을 특징으로 하는 반도체 장치의 제조방법.
  3. 제 1 항에 있어서,
    상기 제1 스토리지 노드 콘택플러그를 형성한 후,
    상기 제1 층간절연막상에 비트라인을 형성하는 단계를 더 포함하나는 것을 특징으로 하는 반도체 장치의 제조방법.
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* Cited by examiner, † Cited by third party
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KR100940360B1 (ko) * 2007-01-24 2010-02-04 주식회사 하이닉스반도체 기울어진 스토리지노드콘택을 구비한 반도체 소자 및 그의제조 방법

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