KR100624696B1 - 반도체 장치의 캐패시터 제조방법 - Google Patents
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Abstract
본 발명은 하부전극으로 금속막을 사용하는 경우에도, 캐패시터 형성용 희생막을 제거하는 습식식각공정에서 사용하는 화학용액이 하부구조에 데미지를 입하는 것을 방지할 수 있는 캐패시터 제조방법을 제공하기 위한 것으로, 이를 위해 본 발명은 소정공정이 완료된 기판상에 절연막을 형성하는 단계;상기 절연막 상에 캐패시터 형성용 희생막을 형성하는 단계; 상기 캐패시터 형성용 희생막을 선택적으로 제거하여 캐패시터 형성용 홀을 형성하는 단계; 상기 캐패시터 형성용 홀의 내부에 하부전극과 제1 하부구조 보호막을 적층하여 형성하는 단계; 상기 캐패시터 형성용 희생막을 습식식각공정으로 제거하여 실린더 형태의 하부전극을 형성하는 단계; 상기 제1 하부구조 보호막을 제거하는 단계; 상기 하부전극상에 유전체 박막을 형성하는 단계; 및 상기 유전체 박막상에 상부전극을 형성하는 단계를 포함하는 반도체 장치의 캐패시터 제조방법을 제공한다.
반도체, 메모리, 폴리실리콘, 실린더, 습식식각.
Description
도1a 내지 도1c는 종래기술에 의한 반도체 장치의 실린더형 캐패시터 제조방법을 나타내는 도면.
도2a 내지 도2i는 본 발명의 바람직한 실시예에 따른 반도체 장치의 실린더형 캐패시터 제조방법을 나타내는 도면.
* 도면의 주요부분에 대한 부호의 설명 *
35 : 제1 하부구조 보호막
39 : 하부전극용 전도막, 39a : 하부전극
40 : 제2 하부구조 보호막
41 : 감광막
본 발명은 반도체 장치에 관한 것으로, 특히 반도체 장치의 캐패시터 제조방법에 관한 것이다.
반도체 메모리 장치, 특히 DRAM(Dynamic Random Access Memory)의 집적도가 증가함에 따라 정보 기억을 위한 기본 단위인 메모리 셀의 면적이 급격하게 축소되고 있다.
이러한 메모리 셀 면적의 축소는 셀 캐패시터의 면적 감소를 수반하여, 센싱 마진과 센싱 속도를 떨어뜨리고, α-입자에 의한 소프트 에러(Soft Error)에 대한 내구성이 저하되는 문제점을 유발하게 된다. 따라서, 제한된 셀 면적에서 충분한 정전용량을 확보할 수 있는 방안이 필요하게 되었다.
캐패시터의 정전용량(C)은 하기의 수학식 1과 같이 정의된다.
여기서, ε은 유전률, As는 전극의 유효 표면적, d는 전극간 거리를 각각 나타낸 것이다. 따라서, 캐패시터의 정전용량을 늘리기 위해서는 전극의 표면적을 넓히거나, 유전체 박막의 두께를 줄이거나, 유전률을 높여야 한다.
이 중에서 콘케이브(Concave) 구조, 실린더(Cylinder) 구조등과 같이 캐패시터의 전극 구조를 3차원 형태로 만들어 제한된 레이아웃 면적에서 전극의 유효 표면적을 증대시키는 방안이 먼저 고려되었다.
콘케이브 구조는 절연막에 캐패시터의 전극이 형성될 홀을 만들고, 홀의 내부 표면에 캐패시터의 하부전극을 형성시키고, 그 상부에 유전체 박막과 상부전극 을 형성시키는 형태이다. 그러나, 반도체 메모리 장치가 점점 더 고집적화되면서 콘케이브 구조로도 제한된 셀면적 내에서 셀당 요구되는 충분한 캐패시터 용량을 확보하기 힘들게 되어, 보다 큰 표면적을 제공할 수 있는 실린더 구조가 제안되었다.
실린더 구조는 절연막에 캐패시터의 전극이 형성될 홀을 만들고, 그 홀의 내부에 캐패시터의 하부전극을 형성한 다음, 거푸집으로 사용된 절연막을 제거한 다음, 남은 하부전극의 표면을 따라 유전체 박막과 상부전극을 차례로 적층하는 형태이다.
따라서 실린더 구조는 하부전극의 안쪽과 바깥쪽 표면 모두를 캐패시터의 유효 표면적으로 사용할 수 있어, 콘케이브 구조보다 제한된 면적에서 보다 큰 캐패시턴스를 가지는 캐패시터를 형성할 수 있다.
그러나, 반도체 메모리 장치의 집적도는 점점 더 증가되어 하나의 단위셀에 할당되는 면적이 계속 줄어들고 있다. 반면에 안정적인 데이터의 유지를 위해서는 캐패시터는 일정한 용량이 요구되는 상황에서는 실린더 구조의 캐패시터도 제조되는 전극의 형태가 그 폭은 점점 더 좁아지고, 높이는 점점 더 높아지고 있는 실정이다.
반도체장치의가 고집적화되면서, 실린더형 하부전극을 가지는 캐패시터로도 제한된 면적에서 원하는 캐패시턴스를 가지기 힘들게 되었다.
이를 해결하기 위해 유전체 박막을 전퉁적으로 사용해왔던 실리콘산화막 또는 실리콘질화막을 사용하지 않고, 고유전율을 가지는 유전체 물질을 사용하게 되 었다. 또한, 고유전율을 가지는 유전체 물질의 특성을 최대한 얻기 위해 상, 하부전극막을 금속막으로 형성하고 있다.
금속막을 실린더형 하부전극으로 사용하다 보니, 캐패시터 형성용 희생막을 제거하는 습식식각공정에서 사용되는 화학용액이 금속의 고유 특성상 박막의 내부에 생성되는 결정립계를 따라 침투하여 하부구조에 데미지를 가하는 문제점이 생기고 있다.
또한, 전술한 화학용액은 하부전극과 하부구조간의 계면을 따라 침투하기도 하여 하부전극의 하단에 형성된 절연막, 콘택플러그등의 하부구조에 데미지를 가하게 되는 문제점도 생기고 있다.
도1a 내지 도1c는 종래기술에 의한 반도체 장치의 실린더형 캐패시터 제조방법을 나타내는 도면이다.
종래기술에 의한 반도체 장치의 실린더형 캐패시터 제조방법은 먼저 도1a에 도시된 바와 같이, 활성영역(11)이 형성된 반도체기판(10)상에 층간절연막(12)을 형성한 후, 층간절연막(12)을 관통하여 반도체기판(10)의 활성영역(11)과 연결되는 콘택홀을 형성한다. 콘택홀을 도전성 물질로 매립하여 콘택플러그(13)를 형성한다.
이어서 실리콘질화막등을 이용하여 식각정지막(14)을 형성하고, 그 상부에 캐패시터의 하부전극이 형성될 만큼 캐패시터 형성용 희생막(15)을 형성한다.
이어서 캐패시터가 형성될 영역의 희생막(15)을 선택적으로 제거하여 캐패시터 형성용 홀(16)을 형성한다. 먼저 식각정지막(14)이 노출되도록 캐패시터 형성용 희생막(15)을 선택적으로 제거한 후에, 노출된 식각정지막(14)을 제거하도록 한다.
캐패시터 형성용 희생막(15)은 캐패시터의 하부전극을 형성하기 위한 거푸집역할을 하게 되는 것이다.
이어서 도1b에 도시된 바와 같이, 캐패시터 형성용 홀(16)의 내부표면을 따라서 전도막으로 하부전극(17)을 형성한다.
이어서 도1c에 도시된 바와 같이, 실린더 형태의 하부전극을 형성하기 위해서, 습식식각공정을 이용하여 캐패시터 형성용 희생막을 제거한다.
이 때의 습식식각공정에서 사용되는 화학용액이 하부전극의 취약한 부분을 통해 전파되다가 층간절연막(12)같은 하부구조를 식각하게 되어 심각한 디펙트(Defect)를 형성하게 된다. 전술한 문제는 하부전극을 금속으로 사용하게 됨으로서 종래에 하부전극으로 폴리실리콘막을 사용할 때보다 더욱 심각하게 발생하게 된다
또한, 하부전극의 외부영역에 형성된 실리콘질화막도 크랙이나 핀홀같은 취약한 부분이 있게 되면, 이 부분을 통해 화학용액이 침투하게 되어 하부구조에 데미지를 입히게 된다.
또한, 캐패시터 형성용 희생막(15)를 제거하는 습식식각 공정시 사용한 화학용액이 기판상의 어딘가에 남아 있는 경우, 후속공정에서 실시하는 열공정에서 활동성을 가져, 하부구조에 심각한 디펙트가 되고 있다.
본 발명은 상기의 문제점을 해결하기 위해 제안된 것으로, 하부전극으로 금속막을 사용하는 경우에도, 캐패시터 형성용 희생막을 제거하는 습식식각공정에서 사용하는 화학용액이 하부구조에 데미지를 입하는 것을 방지할 수 있는 캐패시터 제조방법을 제공함을 목적으로 한다.
본 발명은 소정공정이 완료된 기판상에 절연막을 형성하는 단계;상기 절연막 상에 캐패시터 형성용 희생막을 형성하는 단계; 상기 캐패시터 형성용 희생막을 선택적으로 제거하여 캐패시터 형성용 홀을 형성하는 단계; 상기 캐패시터 형성용 홀의 내부에 하부전극과 제1 하부구조 보호막을 적층하여 형성하는 단계; 상기 캐패시터 형성용 희생막을 습식식각공정으로 제거하여 실린더 형태의 하부전극을 형성하는 단계; 상기 제1 하부구조 보호막을 제거하는 단계; 상기 하부전극상에 유전체 박막을 형성하는 단계; 및 상기 유전체 박막상에 상부전극을 형성하는 단계를 포함하는 반도체 장치의 캐패시터 제조방법을 제공한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도2a 내지 도2i는 본 발명의 바람직한 실시예에 따른 반도체 장치의 실린더형 캐패시터 제조방법을 나타내는 도면이다.
본 실시예에 따른 반도체 장치의 캐패시터 제조방법은 먼저 도2a에 도시된 바와 같이, 활성영역(31)이 형성된 반도체기판(30)상에 층간절연막(32)을 형성한 후, 층간절연막(32)을 관통하여 반도체기판(30)의 활성영역(31)과 연결되는 콘택홀을 형성한다. 콘택홀을 도전성 물질로 매립하여 콘택플러그(33)를 형성한다.
여기서 층간절연막(32)은 USG(Undoped-Silicate Glass)막, PSG(Phospho-Silicate Glass)막, BPSG(Boro-Phospho-Silicate Glass)막, HDP(High density Plasma) 산화막, SOG(Spin On Glass)막, TEOS(Tetra Ethyl Ortho Silicate)막 또는 HDP(high densigy plasma)를 이용한 산화막등을 사용하거나 열적 산화막(Thermal Oxide; 퍼니스에서 600~1,100℃사이의 고온으로 실리콘 기판을 산화시켜 형성하는 막)을 이용한다.
이어서, 식각정지막(34)을 형성하고, 이어서, 폴리실리콘막으로 제1 하부구조 보호막(35)을 형성한다. 여기서 제1 하부구조 보호막(35)은 500 ~ 1000Å 범위로 형성한다.
이어서, 그 상부에 캐패시터의 하부전극이 형성될 만큼 캐패시터 형성용 희생막(36)을 형성한다. 여기서 식각정지막(34)은 캐패시터 형성용 희생막(36)을 선택적으로 제거할 때 식각 정지층 역할을 하는 층으로서 실리콘질화막등으로 형성된다.
캐패시터 형성용 희생막(36)은 캐패시터의 하부전극을 형성하도록 하는 거푸집역할을 하게 되는 것으로서, USG(Undoped-Silicate Glass)막, PSG(Phospho-Silicate Glass)막, BPSG(Boro-Phospho-Silicate Glass)막, HDP(High density Plasma) 산화막, SOG(Spin On Glass)막, TEOS(Tetra Ethyl Ortho Silicate)막 또는 HDP(high densigy plasma)를 이용한 산화막등을 사용하거나 열적 산화막(Thermal Oxide; 퍼니스에서 600~1,100℃ 사이의 고온으로 실리콘 기판을 산화시켜 형성하는 막)을 이용한다.
이어서 도2c에 도시된 바와 같이, 폴리실리콘막으로 하드마스크막(37)을 형성한다. 여기서 하드마스크막(37)은 3500 ~ 4500Å범위로 형성한다. 하드마스크막(37)은 형성해야 할 캐패시터 형성용 홀의 깊이가 너무 깊고 그 폭은 좁아서, 종래에 사용하던 감광막 패턴만으로는 캐패시터 형성용 홀을 신뢰성있게 형성할 수가 없기 때문에, 사용하는 막이다.
이어서 도2d에 도시된 바와 같이, 감광막으로 하드마스크막(37)을 패터닝한 후에, 패터닝된 하드마스크막(37)을 식각마스크로 하여 캐패시터가 형성될 영역의 희생막(35)을 선택적으로 제거하여 캐패시터 형성용 홀(38)을 형성한다. 이 때 식각정지막(34)을 정지층 역할을 하게된다.
식각정지막(34)이 노출되도록, 캐패시터가 형성될 영역의 희생막(36)과 제1 하부구조 보호막(35) 선택적으로 제거한 다음, 노출된 식각정지막(34)을 제거하여 캐패시터 형성용 홀(38)을 형성하는 것이다.
이어서 도2e에 도시된 바와 같이, 캐패시터 형성용 홀(38) 패턴을 따라 하부전극용 전도막(39)을 형성한다.
하부전극 전도막(39)은 200 ~ 600Å 범위로 형성한다.
하부전극용 전도막(39)으로는 텅스텐막(W), 티타늄막(Ti), 티타늄질화막(TiN), 백금막(Pt), 이리듐막(Ir), 이리듐산화막(IrO2), 루테늄막(Ru), 루테늄산화 막(RuO2), 텅스텐질화막(WN)등을 사용하거나, 이들의 조합을 이용하여 적층하여 사용한다.
이어서 도2f에 도시된 바와 같이, 하부전극용 전도막(39)상에 폴리실리콘을 이용하여 제2 하부구조 보호막(40)을 형성한다.
여기서 제2 하부구조 보호막(40)은 200 ~500Å 범위로 형성한다.
이어서 도2g에 도시된 바와 같이, 감광막(41)을 캐패시터 형성용 홀(38)의 내부에 채운다. 감광막(41)을 캐패시터 형성용 홀(38)이 넘치도록 매립시킨다음 노광공정을 통해 캐패시터 형성용 홀(38)의 내부에만 감광막(41)이 남도록 한다.
이어서 도2h에 도시된 바와 같이, 에치백 공정 또는 화학적기계적 연마공정을 통해 캐패시터 형성용 희생막(36)상에 형성된 하부전극용 전도막(39)와 제2 하부구조 보호막(40)을 제거하여 캐패시터 형성용 홀(38)의 내부에 하부전극(39a)을 형성하고, 하부전극용 전도막(39)을 캐패시터 형성용 홀(38)의 내부에만 남긴다.
이 때에 폴리실리콘으로 된 제2 하부구조 보호막(40a)은 에치백공정으로 제거하고, 금속막으로 된 하부전극(40a)은 화학적기계적 연마공정을 이용하여 진행한다.
여기서 화학적기계적 연마공정을 이용하는 경우에는 슬러리로 SiO2, CeO2,Al2O3 연마제를 가지는 슬러리를 사용한다. 이 때 사용하는 슬러리의 pH는 1 ~5 의 범위를 가지도록 한다.
여기서 화학적기계적 연마 공정의 특성개선을 위해 H2O2, Fe(NO3)3
) 및 H5IO6
등의 산화제를 1 ~5 % 범위로 첨가하여 pH 0 ~ 5 의 범위를 가지는 산성 슬러리를 사용할 수도 있다.
이어서 도2i에 도시된 바와 같이, 황산을 이용하여 캐패시터 형성용 홀(38)의 내부에 형성된 감광막을 제거한다. 이어서 질산 및 불산 혼합용액인 완충산화막 용액(Buffered Oxidant Etchant, BOE 용액)을 사용하여 습식식각공정으로 캐패시터 형성용 희생막(36)을 제거한다.
여기서 질산과 불산의 비율을 20:1에서 200:1의 범위의 BOE용액을 사용한다.
이 때 진행하는 습식식각공정에서 사용하는 화학용액인 BOE용액이 종래에는 하부구조에 침투하여 데미지를 입혔으나, 본 실시예에 따른 캐패시터 제조방법에서는 제1 및 제2 하부구조 보호막(35a,40a)이 하부전극(40a)을 표면과 식각정지막(34)을 보호하고 있기 때문에, 하부전극의 하부구조로 침투되지 않아 데미지를 입히지 못한다.
이어서 건식식각공정을 통해 하부전극(39a)의 내부에 형성된 제2 하부구조 보호막(40a)과 하부전극(39a)의 바깥에 형성된 제1 하부구조 보호막(35a)을 제거하여 실린더 형태의 하부전극(39a)을 완성한다.
이어서 하부전극(39a)의 표면을 따라 유전체 박막을 형성하고, 그 상부에 상부전극을 형성한다.
여기서 유전체 박막으로는 (Pb,Zr)TiO3(PZT), BaTiO3(BTO), (Bi1-x,Lax)Ti3O12(BLT), (Pb,La)(Zr,Ti)O3(PLZT), SrBi2Ta
2O9(SBT), SrBi2(Ta1- x,Nbx)2O9(SBTN), Bi4Ti3O12(BiT)등의 강유전체 물질을 사용하거나, Ta2O5, Al2O3, La2O3, HfO2, SrTiO3, (Ba1-x,Srx)TiO
3(BST)등의 고유전체 물질을 사용할 수 있다.
또하,상부전극으로는 텅스텐막(W), 티타늄막(Ti), 티타늄질화막(TiN), 백금막(Pt), 이리듐막(Ir), 이리듐산화막(IrO2), 루테늄막(Ru), 루테늄산화막(RuO2), 텅스텐질화막(WN)등을 사용하거나, 이들의 조합을 이용하여 적층하여 사용한다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
본 발명에 의해서 실린더 형태의 하부전극을 형성할 때에 사용하는 습식식각 공정에서 사용하는 화학용액이 제1 하부구조 보호막과 제2 하부구조 보호막으로 인해 하부구조에 데미지를 입히지 않아, 하부구조에 결함이 생기지 않는 가운데, 실린더 형태의 하부전극을 형성할 수 있다.
이로 인해 캐패시터 제조공정을 보다 신뢰성있게 진행할 수 있고, 이로 인해 수율향상이 기대된다.
Claims (17)
- 소정공정이 완료된 기판상에 절연막을 형성하는 단계;상기 절연막 상에 캐패시터 형성용 희생막을 형성하는 단계;상기 캐패시터 형성용 희생막을 선택적으로 제거하여 캐패시터 형성용 홀을 형성하는 단계;상기 캐패시터 형성용 홀의 내부에 하부전극과 제1 하부구조 보호막을 적층하여 형성하는 단계;상기 캐패시터 형성용 희생막을 습식식각공정으로 제거하여 실린더 형태의 하부전극을 형성하는 단계;상기 제1 하부구조 보호막을 제거하는 단계;상기 하부전극상에 유전체 박막을 형성하는 단계; 및상기 유전체 박막상에 상부전극을 형성하는 단계를 포함하는 반도체 장치의 캐패시터 제조방법.
- 제 1 항에 있어서,상기 제1 하부구조 보호막은 폴리실리콘막으로 형성하는 것을 특징으로 하는 반도체 장치의 캐패시터 제조방법.
- 제 1 항에 있어서,상기 절연막과 상기 캐패시터 형성용 희생막 사이에 제2 하부구조 보호막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 캐패시터 제조방법.
- 제 3 항에 있어서,상기 제2 하부구조 보호막은 폴리실리콘막으로 형성하는 것을 특징으로 하는 반도체 장치의 캐패시터 제조방법.
- 제 4 항에 있어서,상기 절연막과 상기 제2 하부구조 보호막사이에 식각정지막으로 실리콘질화막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 캐패시터 제조방법.
- 제 1 항에 있어서,상기 하부전극과 제1 하부구조 보호막을 적층하여 형성하는 단계는상기 캐패시터 형성용 홀의 패턴을 따라서 하부전극용 전도막을 형성하는 단계;상기 하부전극용 전도막상에 제1 하부구조 보호막을 형성하는 단계: 및상기 캐패시터 형성용 희생막 상에 형성된 상기 하부전극용 전도막과 상기 제1 하부구조 보호막을 제거하여 상기 캐패시터 형성용 홀의 내부에 하부전극을 형성하고 그 상부에 제1 하부구조 보호막을 남기는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 캐패시터 제조방법.
- 제 6 항에 있어서,상기 캐패시터 형성용 홀의 내부에 하부전극을 형성하고 그 상부에 제1 하부구조 보호막을 남기는 단계는에치백 공정으로 상기 캐패시터 형성용 희생막 상에 형성된 상기 제1 하부구조 보호막을 제거하는 단계; 및화학적기계적연마 공정으로 상기 캐패시터 형성용 희생막 상에 형성된 상기 하부전극용 전도막을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 캐패시터 제조방법.
- 제 7 항에 있어서,상기 화학적기계적 연마공정은 슬러리로 SiO2, CeO2,Al2O3 연마제를 가지는 슬러리를 사용하고, 슬러리의 pH는 1 ~5 의 범위를 가지도록 하는 것을 특징으로 하는 반도체 장치의 캐패시터 제조방법.
- 제 8 항에 있어서,상기 화학적기계적 연마 공정은 공정특성개선을 위해 H2O2, Fe(NO3)3 및 H5IO6등의 산화제를 1 ~5 % 범위로 첨가하여 pH 0 ~ 5 의 범위를 가지는 산성 슬러리를 사용하여 진행하는 것을 특징으로 하는 반도체 장치의 캐패시터 제조방법.
- 제 1 항에 있어서,상기 습식식각공정은BOE 용액을 이용하여 진행하는 것을 특징으로 하는 반도체 장치의 캐패시터 제조방법.
- 제 10 항에 있어서,상기 BOE용액은 질산과 불산의 비율을 20 :1 에서 200:1의 범위로 하여 공정 을 진행하는 것을 특징으로 하는 반도체 장치의 캐패시터 제조방법.
- 제 1 항에 있어서,상기 제1 하부구조 보호막은 200 ~ 500Å 범위로 형성하는 것을 특징으로 하는 반도체 장치의 캐패시터 제조방법.
- 제 3 항에 있어서,상기 제2 하부구조 보호막은500 ~ 1000Å 범위로 형성하는 것을 특징으로 하는 반도체 장치의 캐패시터 제조방법.
- 제 1 항에 있어서,상기 하부전극은 200 ~ 600Å 범위로 형성하는 것을 특징으로 하는 반도체 장치의 캐패시터 제조방법.
- 제 3 항에 있어서,상기 제2 하부구조 보호막은 건식식각공정으로 제거하는 것을 특징으로 하는 반도체 장치의 캐패시터 제조방법.
- 제 15 항에 있어서,상기 건식식각공정은 황산을 이용하여 진행하는 것을 특징으로 하는 반도체 장치의 캐패시터 제조방법.
- 제 1 항에 있어서,상기 절연막을 형성한 후,상기 절연막을 관통하여 기판상에 도전영역과 상기 캐패시터의 하부전극과 접속되는 콘택플러그를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 캐패시터 제조방법.
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