KR20100035000A - 서로 다른 종횡비를 갖는 소자 분리 트렌치 갭필 방법 및 그를 이용한 반도체 소자 - Google Patents

서로 다른 종횡비를 갖는 소자 분리 트렌치 갭필 방법 및 그를 이용한 반도체 소자 Download PDF

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Abstract

셀 영역 또는 주변회로 영역에 서로 다른 종횡비(aspect ratio)를 갖는 질화막 라이너가 있는 소자 분리막 형성 시 보이드(void) 또는 심(seam)이 없는 갭필(gap fill)방법 및 그를 이용하는 반도체 메모리 디바이스를 형성하는 방법을 제공한다.
상기와 같은 셀 영역 또는 주변회로 영역에 서로 다른 종횡비를 갖는 질화막 라이너가 있는 소자 분리막 형성 방법은, 반도체 기판에 셀 영역 또는 주변 회로 영역에 종횡비가 다른 소자 분리막 형성을 위한 트렌치를 형성하고, 상기 트렌치에 열산화막을 형성하고, 상기 열산화막상에 질화막 라이너를 형성하고, 상기 질화막 라이너를 열처리하여 종횡비가 큰 트렌치를 질화 산화막으로 갭필하고, 종횡비가 상대적으로 적은 트렌치는 상기 질화 산화막상에 갭필용 SOG, 또는 폴리실라젠 (polysilazane)으로 형성하여 종횡비가 서로 다른 트렌치 안에 보이드(void) 또는 심(seam)이 없는 소자 분리막을 형성한다.

Description

서로 다른 종횡비를 갖는 소자 분리 트렌치 갭필 방법 및 그를 이용한 반도체 소자 {SEMICONDUCTOR DEVICE HAVING ISOLATION LAYER WITH ISOLATION TRENCH OF DIFFERENT ASPECT RATIO AND ISOLATION TRENCH GAP FILL METHOD OF FABRICATING THE SAME }
본 발명은 반도체 소자 및 그의 제조방법에 관한 것으로, 상세하게는 셀 영역 또는 주변회로 영역에 서로 다른 종횡비(aspect ratio)를 갖는 소자 분리 트렌치에 보이드(void) 또는 심(seam)이 없도록 라이너 질화막을 열 산화시켜 종횡비(aspect ratio)가 큰 트렌치를 갭필(gap fill)하는 소자 분리막 형성 방법 및 이를 이용하는 반도체 소자의 구조 및 제조 방법에 관한 것이다.
반도체 소자가 고집적화 됨에 따라 단위 셀이 차지하는 면적은 감소되고 있으며, 여기에 따라 적은 폭을 가지면서 우수한 소자 분리 특성을 가지는 트렌치 소자 분리막( STI; Shallow Trench Isolation)의 중요성이 더욱 요구되고 있다.
특히 DRAM의 리프레시 특성을 향상시키기 위해서 트렌치 소자막에 질화막 라이너를 사용하고 있다.
그러나 질화막 라이너를 트렌치 소자 분리막에 적용하는 경우, 셀 영역이나 주변 회로 영역에서 종횡비(aspect ratio)가 매우 큰, 즉 트렌치 폭이 매우 작은, 또는 활성 영역과 활성영역간의 간격이 매우 작은 경우에 있어서 디자인룰이 작아지면서 소자 분리용 트렌치 갭필 마진(gap fill margin)이 없어 질화막 라이너 형성 시 보이드(void) 또는 심(seam)이 발생하고, SOG, 또는 폴리실라젠 (polysilazane)을 코팅(coating) 또는 충진 할 수 없다.
따라서 본 발명은 상기에서 언급한 질화막 라이너를 이용한 소자 분리막을 사용하는 반도체 디바이스에서, 셀 영역 또는 주변회로 영역에 서로 다른 종횡비(aspect ratio)를 갖는 소자 분리용 트렌치를 갭필하는데 있어서, 종횡비(aspect ratio)가 매우 큰 트렌지 내부에 보이드(void) 또는 심(seam)이 발생하지 않는 소자 분리막 및 그를 이용하는 반도체 디바이스에 관한 것이다.
최근 반도체 메모리 제품의 고집적화가 가속화됨에 따라 단위 셀 면적이 크게 감소하면서, 패턴의 선폭 및 패턴들의 간격이 현저하게 좁아지고 있다.
그리고 단위 셀 면적은 감소되나 디바이스에서 요구하는 전기적인 특성은 계속 유지되어야 함으로 이러한 문제를 풀기 위해서 적은 폭을 가지면서 우수한 소자 분리 특성을 가지는 트렌치 소자 분리막( STI; Shallow Trench Isolation)의 중요성이 더욱 요구되고 있다.
도 1은 반도체 기판 메모리 셀 영역 안에 수많은 활성 영역을 배치했을 때의 위에서 본 전자현미경 사진이다.
도 2는 도 1에서 A-A'방향으로 절단하였을 때 나타나는 트렌치 소자 분리막 상태를 보여주는 단면도이다.
반도체 기판은 셀 영역 안에 수많은 활성영역(10)을 포함하고 있고, 이러한 활성영역(10)은 디바이스에 따라서 다양한 형태로 배치 할 수 있다. 각각의 활성영역(10) 사이에는 소자분리 영역 (20,30)으로 격리 되어 있다.
디바이스 특성에 맞추어 셀 영역에 활성 영역(10)을 배치하면, 활성영역(10)과 활성영역(10) 사이에 큰 간격을 갖는 소자분리 영역(20)과, 활성영역(10)과 활성영역(10) 사이에 작은 간격을 갖는 소자분리 영역(30)이 발생하게 된다.
도 2를 참조하면, 상기 활성영역(10)과 활성영역(10) 사이에 큰 간격을 갖는 소자분리 영역(20)과, 활성영역(10)과 활성영역(10) 사이에 작은 간격을 갖는 소자분리 영역(30)에, 소자 분리용 트렌치를 형성하고 질화막 라이너를 형성하는 경우, 큰 간격을 갖는 소자분리 영역(20)은 종횡비(aspect ratio)가 상대적으로 작아서 질화막 라이너를 형성 시 심(seam)이 발생하지 않는다.
그러나 작은 간격을 갖는 소자분리영역(30)에서는, 도 2 전자 현미경 사진 점선 타원 안처럼 라이너 질화막 형성 시 심(seam)이 발생하고, SOG, 또는 폴리실라젠(polysilazane)으로 충진 할 수 없는 갭필 마진(gap fill margin)이 불량한 현상이 발생하게 된다.
향후 DRAM 소자는 4F2 (F: minimum feature size) 이하를 요구하기 때문에 상기와 같은 불량한 갭필 마진(gap fill margin) 발생으로 일반적인 방법으로 형성하는 질화막 라이너가 있는 소자 분리막을 형성 할 수 없다.
본 발명은 상기에서 언급한 디자인룰이 미세화 되면서 소자분리 트렌치의 종 횡비(aspect ratio)가 매우 큰 경우에 발생하는 취약한 갭필 마진(gap fill margin)을 극복하여 소자 분리막 형성에 있어서 보이드 또는 심(seam)의 문제가 없는 DRAM 반도체 디바이스용 질화막 라이너 소자 분리막을 제공하는 기술이다.
본 발명의 목적은 질화막 라이너를 사용하는 소자 분리막 형성 공정에 있어서 셀 영역 또는 주변회로 영역에 서로 다른 종횡비(aspect ratio)를 갖는 소자 분리용 트렌치 충진 시 발생하는 보이드(void) 또는 심(seam)이 없는 소자 분리막을 만드는데 있다.
본 발명의 다른 목적은 질화막 라이너를 사용하는 소자 분리막을 필요로 하는 반도체 디바이스에 있어서, 셀 영역 또는 주변회로 영역에 서로 다른 종횡비(aspect ratio)를 갖는 소자 분리용 트렌치에, 종횡비(aspect ratio)가 큰 트렌치와, 종횡비(aspect ratio)가 작은 트렌치 내부에 질화 산화막 및 갭필용 SOG, 또는 폴리실라젠 (polysilazane) 등 서로 다른 소자분리용 산화막을 형성하여 보이드(void) 또는 심(seam)이 발생하지 않아서 소자분리 특성이 우수한 반도체 디바이스를 제공하는데 있다.
상기한 목적을 달성하기 위한 본 발명의 일실시예에 따른 메모리 셀 영역에 종횡비(aspect ratio)가 서로 다른 소자 분리막을 형성하는 방법은, 반도체 기판 셀 영역 영역에 서로 다른 종횡비(aspect ratio)가 있는 소자 분리용 트렌치를 형 성하고, 상기 소자 분리용 트렌치 안에 열산화막을 형성하고, 상기 열산화막상에 질화막 라이너층을 형성하고, 상기 질화막 라이너 층을 열산화 처리하여 종횡비(aspect ratio)가 큰 소자 분리용 트렌치는 질화 열산화막으로 보이드(void) 또는 심(seam)이 없게 채우고, 종횡비(aspect ratio)가 작은 트렌치 상기 질화 열산화막상은 충진용 SOG, 또는 폴리실라젠 (polysilazane) 산화막층을 형성 종횡비(aspect ratio)가 서로 다른 소자 분리 트렌치 구조에 소자 분리막을 형성 한다.
본 발명의 다른 실시예에 따른 메모리 셀 또는 주변회로 영역에 종횡비(aspect ratio)가 서로 다른 소자 분리막을 형성 방법은, 반도체 기판에 셀 영역 또는 주변회로 영역에 서로 다른 종횡비(aspect ratio)가 있는 소자 분리용 트렌치를 형성하고, 상기 소자 분리용 트렌치 안에 열산화막을 형성하고, 상기 열산화막상에 질화막 라이너층을 형성하고, 상기 질화막 라이너 층을 열산화 처리하여 종횡비(aspect ratio)가 큰 소자 분리용 트렌치는 질화 열산화막으로 보이드(void) 또는 심(seam)이 없게 채우고, 종횡비(aspect ratio)가 작은 트렌치 상기 질화 열산화막상은 충진용 SOG, 폴리실라젠 (polysilazane) 산화막층을 형성 종횡비(aspect ratio)가 서로 다른 소자 분리 트렌치 구조에 소자 분리막을 형성 한다.
본 발명의 또 다른 실시예에 따른 메모리 셀 또는 주변회로 영역에 종횡비(aspect ratio)가 서로 다른 소자 분리막를 갖는 DRAM 제조 방법은, 반도체 기판에 셀 영역 또는 주변회로 영역에 서로 다른 종횡비(aspect ratio)가 있는 소자 분리용 트렌치를 형성하고, 상기 소자 분리용 트렌치 안에 열산화막을 형성하고, 상기 열산화막상에 질화막 라이너층을 형성하고, 상기 질화막 라이너 층을 열산화 처 리하여 종횡비(aspect ratio)가 제일 큰 소자 분리용 트렌치는 질화 열산화막으로 보이드 또는 심이 없게 채우고, 종횡비(aspect ratio)가 상대적으로 작은 트렌치의 상기 질화 열산화막상에 충진용 SOG, 폴리실라젠 (polysilazane) 산화막층을 형성 종횡비(aspect ratio)가 서로 다른 소자 분리 트렌치 구조에 소자 분리막을 형성하고, 상기 반도체 기판에 게이트 전극을 형성하고, 상기 게이트 전극상에 층간 절연막층을 형성후 비트라인 플러그 및 커패시터 플러그을 형성하고, 상기 비트라인 플러그상에 비트라인을 형성하고, 상기 커패시터 플러그상에 커패시터를 형성한다.
본 발명에 따른 반도체 장치 및 그 제조 방법에 대하여 첨부된 도면을 참조하여 상세하게 설명하지만, 본 발명이 하기의 실시예들에 제한되는 것은 아니며, 해당분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않은 범위 내에서 본 발명을 다양한 형태로 구현 할 수 있을 것이다.
상술한 것과 같이 본 발명에 의하면, 서로 다른 종횡비(aspect ratio)를 갖는 소자 분리막 형성 공정에 있어서, 셀 영역 또는 주변회로 영역에 있는 종횡비(aspect ratio)가 큰 소자 분리용 트렌치를 열산화막, 질화막, 질화 열산화막 구조로 형성 보이드(void) 또는 심(seam)이 없이 만들어 우수한 소자 격리 특성을 갖는 메모리 반도체 디바이스를 만들 수 있다.
또한 라이너 질화막을 사용하는 소자 분리막 기술을 디자인룰이 급격하게 작아지는 차세대 DRAM 디바이스에서 질화막 라이너를 열산화 처리하여 종횡비(aspect ratio)가 매우 큰 소자분리용 트렌치를 충진 할 수 있어 현재의 프로세스에서 약간 의 변형을 통하여 값싸게 차세대 반도체 디바이스를 만들 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 안 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
실시예 1
도 3 및 도 8은 본 발명의 메모리 셀 영역 내에 서로 다른 종횡비(aspect ratio)를 갖는 소자 분리용 트렌치를 보이드(void) 또는 심(seam) 없이 소자 분리막을 형성하는 방법을 나타내는 공정 단면도이다.
도 3을 참조하면, 반도체 기판 (100)상에 패드 산화막(105)을 형성한다. 패드 산화막 (105)은 열산화막 방식으로 형성하고, 약 50 내지 150 Å 두께로 형성 한다.
패드 산화막 (105) 상부에 제 1 하드 마스크막(110)을 형성한다. 제 1 하드 마스크막 (110)은 반도체 기판 (100), 패드 산화막 (105)과 식각율이 다른 물질로 사용한다. 예를 들면, 실리콘 질화막으로 사용 할 수 있다.
실시예의 설명의 특성상 상기 반도체 기판은 메모리 셀 영역만을 갖는 기판이다.
도 4를 참조하면, 상기 제 1 하드 마스크(110)를 마스크로 소정의 패턴을 형성하여 반도체 기판 (100)에 종횡비(aspect ratio)가 서로 다른 소자 분리용 트렌치(115, 118)를 형성한다.
상기 제 1 하드 마스크 (110)층은 미세 패턴화 되는 공정에 맞추어 특성에 맞는 다수의 층으로 형성되나 편의상 단일층으로 표시하였다. 상기 하드 마스크층(110)은 대체적으로 하부에 산화막이나 질화막으로 하부층을 형성하고, 하부층상에 유기막을 형성한 다음, 반사 방지막으로 질화막을 이용하는 복수층으로 형성된 복합막을 사용한다.
상기 반도체 기판에 형성된 서로 다른 종횡비(aspect ratio)를 갖는 소자 분리용 트렌치(115, 118)가 발생하는 이유는 도 1의 설명에서와 같이DRAM 메모리 디바이스를 만들기 위하여 디바이스 특성에 맞추어 가장 적은 공간에 다수의 활성 영역을 배치하려면, 활성영역과 활성영역 사이에 큰 간격을 갖는 소자분리 영역(115)과, 활성영역과 활성영역사이에 작은 간격을 갖는 소자분리 영역(118)이 발생하게 된다.
상기의 활성영역과 활성영역사이에 작은 간격을 갖는 소자분리 영역(118)의 소자 분리용 트렌치는 상대적으로 활성영역과 활성영역 사이에 큰 간격을 갖는 소자분리 영역(115) 보다 종횡비(aspect ratio)가 크게 된다.
종횡비(aspect ratio)가 크게 트렌치가 형성되면 추후 트렌치를 충진 하기 어렵고 충진 할 때 보이드(void) 또는 심(seam)이 발생하게 된다.
디바이스 디자인룰이 점점 작아지는 차세대 디바이스는 메모리 셀 공간 내에 상기와 같은 종횡비(aspect ratio)가 매우 큰 소자 분리 영역과 상대적으로 작은 종횡비(aspect ratio)를 갖는 소자 분리용 트렌치가 발생하게 된다.
하나의 좁은 공간에 서로 다른 종횡비(aspect ratio)를 갖는 소자 분리용 트렌치들이 있는 경우 단일 공정으로 동일하게 트렌치를 충진 할 수 없다.
본 실시예에서는 메모리 셀 내에 서로 다른 종횡비(aspect ratio)를 갖는 소자 분리용 트렌치가 있는 경우 모든 소자 분리용 트렌치를 완벽하게 충진 시켜 소자 분리 특성이 우수한 소자 분리막을 얻는 방법을 제공한다.
도 5를 참조하면, 반도체 기판(100)에 형성 되어있는 소자 분리용 트렌치(115,118) 내에 열산화막(120)을 형성한다. 상기 열산화막(120) 형성 방법은 퍼니스(furnace)를 이용한 라디칼 산화나, RTA 방식을 이용하여 50Å에서 200Å 사이의 두께로 형성 되도록 실시한다.
도 6을 참조하면, 상기 열산화막(120) 상에 질화막 라이너(125)를 형성한다. 질화막 라이너(125)는 저압화학기상증착(LPCVD; Low Pressure Chemical Vapor Deposition)법을 이용하여 대략 100Å에서 200Å의 두께로 형성한다.
질화막 라이너(125) 두께는 종횡비가 큰 트렌치(118)가 갭필이 되지 않게 형성하여 개구부가 오픈 되어야 한다. 도면은 질화막 라이너 형성 후 충분한 마진을 가지고 있는 것처럼 도시 되었으나 디자인룰 및 공정 조건에 따라서 종횡비(aspect ratio)가 크면 질화막 라이너(125) 형성 시 심(seam)이 발생 한다.
그리고 종횡비 (aspect ratio)가 크면 질화막 라이너 (125) 형성후 일반적인 소자 분리막 형성 방법으로 실시하는 SOG, 또는 폴리실라젠 (polysilazane)으로 갭필(gap fill)공정이 갭필 마진(gap fill margin) 불량하여 불가능 해진다.
도 7을 참조하면, 상기 질화막 라이너(125)를 열산화 처리하여 질화막의 일부가 산화되어서 질화 열산화막(130)이 형성 되도록 한다.
상기 열산화 공정의 열처리는 퍼니스를 이용 600∼ 800℃ 산소가스 분위기에서 실시하거나, 산소 분위기에서 RTA(rapid thermal annealing) 공정을 이용 할 수 있다.
이때 상기 질화막 라이너(125)층은 산소와 반응하여 질화막은 소모되고 질화 열산화막(130)이 형성되면서 종횡비가 큰 트렌치는 충진 된다.
질화막 라이너(125)의 소모 및 질화 산화막(130)의 형성 비율은 대략 110Å 두께의 질화막을 열처리를 실시할 경우 질화막이 80Å 남고 30Å이 소모되면서 100Å 질화 산화막이 형성되었다.
이러한 질화 산화막(130)의 형성 비율은 질화막 라이너 형성시 발생한 심(seam) 또는 보이드(void)를 충분히 치유하고 소자 분리막으로 사용 될 수 있고, 또한 습식 산화 공정을 열처리 공정으로 사용 할 경우 훨씬 좋은 심(seam)치유 능 력 및 갭필(gap fill) 능력을 얻을 수 있다.
상기 질화막 라이너(125) 열처리 공정은 디바이스 디자인룰에 따라서 질화막 두께 및 열처리 공정 조건을 계산하여 질화 열산화막을 형성한다.
최적의 조건은 서로 다른 종횡비(aspect ratio)가 가지는 소자 분리용 트렌치가 있을 때, 제일 큰 종횡비(aspect ratio)를 갖는 소자 분리용 트렌치가 질화막 라이너(125) 및 질화 열산화막(130)에 의해서 충분히 갭필(gap fill)이 될 수 있도록 공정 조건을 설계한다.
상기와 같은 조건으로 질화막 라이너(125)를 열산화 실시할 경우 종횡비(aspect ratio)가 큰 소자 분리용 트렌치는 질화막 라이너(125)와 질화 열산화막(130)에 의해서 갭필(gap fill)이 되고, 종횡비(aspect ratio)가 작은 소자 분리용 트렌치는 또 다른 물질을 추가하여 갭필(gap fill)을 해야 하는 형태가 된다.
도 8을 참조하면, 상기 좌우 측면 종횡비(aspect ratio)가 작은 트렌치, 갭필(gap fill)을 해야 하는 형태로 남아있는 트렌치 내에 SOG, 또는 폴리실라젠 (polysilazane) (140)등을 이용하여 갭필(gap fill) 한다.
필요에 따라서 또는 공정 조건에 따라서 고밀도 플라즈마 산화막(HDP; High Density Plasma) 방식으로 갭필(gap fill) 할 수 있다.
또는 트렌치를 채우는 특성상 갭필이 잘되도록, 이중막을 사용하거나, 증착-식각-증착-식각- 증착(DEDED; Dep-Etch-D데-Etch-Dep) 방식을 사용하여 증착 할 수 있다.
갭필 공정 후 평탄화 공정을 통하여 하드 마스크막(110) 및 소자 분리막 상 부를 제거 한다.
그러면 상기 반도체 기판(100)안에 질화막 라이너(125)가 있는 구조의 소자분리막 구조가 형성 되고, 종횡비(aspect ratio)가 서로 다른 소자 분리용 트렌치 일지라도 내부에 보이드(void) 또는 심(seam)이 없는 소자 분리막 구조가 형성된다.
상기의 구조와 같이 형성된 소자 분리막은 소자 분리 특성이 우수하고, 질화막 라이너(125)가 셀 영역 모두에 있고 심(seam) 등이 치유되어서 리프레시 특성이 좋은 반도체 디바이스를 기판상에 형성 시킬 수 있다.
실시예 2
도 9 및 도 14는 본 발명의 셀 영역과 주변 회로 영역에 서로 다른 종횡비(aspect ratio)를 갖는 질화막 라이너를 포함하는 소자 분리막을 형성하는 방법을 나타내는 공정 단면도이다.
본 실시예는 편의상 셀 영역과 주변 회로 영역에 서로 다른 종횡비(aspect ratio)를 갖는 소자 분리막을 형성하면서, 셀 영역은 종횡비(aspect ratio)가 매우 큰 소자 분리막과 종횡비(aspect ratio)가 작은 소자 분리막이 같이 존재하고, 주변회로 영역에는 종횡비(aspect ratio)가 작은 소자분리막이 있는 형태이다.
자세하게는 셀 영역에는 수많은 메모리 셀을 넣기 위해서 활성 영역을 배치하다보면 종횡비(aspect ratio)가 매우 큰 소자 분리막은, 인접하는 활성 영역과의 간격이 매우 작은 배치가 생기면서 발생하게 된다.
그리고 종횡비(aspect ratio)가 작은 소자 분리막은, 활성영역과의 간격이 약간커서 발생하는 소자 분리막이다.
종횡비(aspect ratio)가 크게 트렌치가 형성되면 추후 트렌치를 충진 하기 어렵고 충진 할 때 보이드(void) 또는 심(seam)이 발생하게 된다.
디바이스 디자인룰이 점점 작아지는 차세대 디바이스는 메모리 셀 영역에 상기와 같은 종횡비(aspect ratio)가 매우 큰 소자 분리 트렌치와 상대적으로 작은 종횡비(aspect ratio)를 갖는 소자 분리용 트렌치가 발생하게 된다.
하나의 좁은 공간에 서로 다른 종횡비(aspect ratio)를 갖는 소자 분리용 트렌치들이 있는 경우 단일 공정으로 동일하게 트렌치를 충진 할 수 없는 문제점이 발생하게 된다.
본 실시예에서는 메모리 셀 내에 크고 작은 종횡비(aspect ratio)를 갖는 소자 분리용 트렌치가 있고, 주변 회로 영역에는 작은 종횡비가 있는 소자 분리용 트렌치가 있는 경우, 모든 소자 분리용 트렌치를 완벽하게 충진 시켜 소자 분리 특성이 우수한 소자 분리막을 얻는 방법을 제공한다.
도 9를 참조하면, 반도체 기판 (200)상에 패드 산화막(205)을 형성한다. 패드 산화막 (205)은 열산화막 방식으로 형성하고, 약 50 내지 150Å 두께로 형성 한다.
상기 반도체 기판은 메모리 셀이 형성될 부분은 A 영역이고, 주변 회로가 형성될 부분은 B 영역으로 구분된다.
패드 산화막 (205) 상부에 제 1 하드 마스크막(210)을 형성한다. 제 1 하드 마스크막 (210)은 반도체 기판 (200), 패드 산화막 (205)과 식각율이 다른 물질을 사용한다. 예를 들면, 실리콘 질화막을 사용 할 수 있다.
도 10을 참조하면, 상기 제 1 하드 마스크(210)를 마스크로 소정의 패턴을 형성하여 반도체 기판 (200)에 소자 분리용 트렌치(215, 218)를 형성한다.
본 발명의 실시예는 발명의 특성을 설명하기 쉽게 구성하기 위해서, 반도체 기판을 셀 영역 A에는 종횡비(aspect ratio)가 작은 소자 분리용 트렌치(215)와 종횡비(aspect ratio)가 큰 소자 분리용 트렌치(218)를 배치하고, 주변회로 영역 B에는 종횡비(aspect ratio)가 작은 소자 분리용 트렌치(215)만 있도록 배치하였다.
이렇게 배치되는 이유는 셀 영역 A에는 다수의 메모리 셀이 형성되는 관계로 활성 영역간의 간격이 매우 작고, 주변회로 영역 B에는 상대적으로 적은 수의 회로 단자가 생성되는 관계로 발생 된다.
도 11을 참조하면, 반도체 기판 (200)을 열산화 시킨다. 열산화 방법은 퍼니스(furnace)를 이용한 라디칼 산화나, RTA 방식을 이용하여 50Å에서 200Å 사이의 두께로 열산화막(220)이 형성 되도록 실시한다.
도 12를 참조하면, 상기 열산화막(220) 상에 질화막 라이너(225)를 형성한다. 질화막 라이너(225)는 저압화학기상증착(LPCVD; Low Pressure Chemical Vapor Deposition)법을 이용하여 대략 100Å에서 200Å의 두께로 형성한다.
질화막 라이너(225) 두께는 종횡비가 큰 트렌치(218)가 갭필 되지 않게 형성하여 개구부가 오픈 되어야 한다. 도면은 질화막 라이너 형성 후 약간 마진을 가지고 있는 것처럼 도시 되었으나 디자인룰 및 공정 조건에 따라서 종횡비(aspect ratio)가 크면 질화막 라이너(225) 형성 시 심(seam)이 발생 한다.
그리고 종횡비 (aspect ratio)가 크면 질화막 라이너 (225) 형성 후 일반적인 소자 분리막 형성 공정으로 실시하는 SOG, 또는 폴리실라젠 (polysilazane)으로 갭필(gap fill)시 갭필 마진(gap fill margin)이 불량하여 불가능 해진다.
주변 회로 영역 B에 있는 종횡비(aspect ratio)가 작은 소자 분리용 트렌치 상의 질화막 라이너(225)는 충분한 마진이 있어 형성 시 심(seam)이 발생하지 않고, 질화막 라이너 (225) 형성 후 일반적인 소자 분리막 형성 공정으로 실시하는 SOG, 또는 폴리실라젠 (polysilazane) 공정으로 갭필(gap fill)이 가능 하다.
도 13을 참조하면, 상기 질화막 라이너(225)를 열산화 처리하여 질화막의 일부가 산화되어 질화 열산화막(230)이 형성 되도록 한다.
상기 열산화 공정의 열처리는 퍼니스를 이용 600∼ 800℃ 산소가스 분위기에서 실시하거나, 산소 분위기에서 RTA(rapid thermal annealing) 공정을 이용 할 수 있다.
이때 상기 질화막 라이너(225)층은 산소와 반응하여 질화막은 소모되고 질화 열산화막(230)이 형성되면서 메모리 셀 영역 A에 있는 좌우 종횡비(aspect ratio)가 큰 트렌치는 질화 열산화막에 의해서 충진 된다.
질화막 라이너(225)의 소모 및 질화 산화막(230)의 형성 비율은 대략 110Å 두께의 질화막을 열처리를 실시할 경우 질화막이 80Å 남고 30Å이 소모되면서 100Å 질화 산화막이 형성되었다.
이러한 질화 산화막(230)의 형성 비율은 질화막 라이너 형성시 발생한 심(seam) 또는 보이드(void)를 충분히 치유하고 소자 분리막으로 사용 될 수 있고, 또한 습식 산화 공정을 열처리 공정으로 사용 할 경우 훨씬 좋은 심(seam)치유 능력 및 갭필(gap fill) 능력을 얻을 수 있다.
상기 질화막 라이너(225) 열처리 공정은 디바이스 디자인룰에 따라서 질화막 두께 및 열처리 공정 조건을 계산하여 질화 열산화막을 형성한다.
본 실시예처럼 메모리 셀 영역 A에, 종횡비(aspect ratio)가 큰 소자 분리용 트렌치와 종횡비(aspect ratio)가 작은 소자 분리용 트렌치가 동시에 있고, 주변 회로 영역 B에 종횡비(aspect ratio)가 작은 소자 분리용 트렌치가 있는 경우, 제일 큰 종횡비(aspect ratio)를 갖는 메모리 셀 영역 A의 좌우 소자 분리용 트렌치가 질화막 라이너(225) 및 질화 열산화막(230)에 의해서 충분히 갭필(gap fill)이 될 수 있도록 공정 조건을 설계한다.
상기와 같은 조건으로 질화막 라이너(225)를 열산화 실시할 경우 메모리 셀 영역 A의 좌우에 있는 종횡비(aspect ratio)가 큰 소자 분리용 트렌치는 질화막 라이너(225)와 질화 열산화막(230)에 의해서 갭필(gap fill)이 되고, 메모리 셀 영역 A의 중앙과 주변회로 영역 B에 있는 종횡비(aspect ratio)가 작은 소자 분리용 트렌치는 질화막 라이너(225)와 질화 열산화막(230)에 의해서 갭필(gap fill) 되지 않는다.
도 14를 참조하면, 상기 메모리 셀 영역 A의 중앙과 주변회로 영역 B에 있는 종횡비(aspect ratio)가 작은 소자 분리용 트렌치 내에 SOG, 또는폴리실라젠 (polysilazane) (240) 등을 이용하여 갭필(gap fill) 한다.
필요에 따라서 또는 공정 조건에 따라서 고밀도 플라즈마 산화막(HDP; High Density Plasma) 방식으로 갭필(gap fill) 할 수 있다.
또는 트렌치를 채우는 특성상 갭필이 잘되도록, 이중막을 사용하거나, 증착-식각-증착-식각- 증착(DEDED; Dep-Etch-D데-Etch-Dep) 방식을 사용하여 증착 할 수 있다.
갭필 공정 후 평탄화 공정을 통하여 하드 마스크막(210) 및 소자 분리막 상부를 제거 한다.
그러면 상기 반도체 기판(200)안에 질화막 라이너(225)가 있는 구조의 소자 분리막 구조가 형성 되고, 종횡비(aspect ratio)가 서로 다른 소자 분리용 트렌치가 있는 메모리 셀 영역 A에서, 종횡비(aspect ratio)가 큰 소자 분리용 트렌치 일지라도 내부에 보이드(void) 또는 심(seam)이 없는 소자 분리막 구조가 형성된다.
상기의 메모리 셀 영역 A에 종횡비(aspect ratio)가 서로 다르게 소자 분리용 트렌치를 배치하는 구조처럼 설계를 하면 고집적 디자인룰 미세한 구조의 디바이스를 쉽게 얻을 수 있고, 소자 분리 특성이 우수하고, 질화막 라이너(225)가 셀 영역 모두에 있으면서 심(seam) 등이 치유되어서 리프레시 특성이 좋은 반도체 디바이스를 기판상에 형성 시킬 수 있다.
실시예 3
도 15 및 도 27은 셀 영역과 주변회로 영역에 서로 다른 종횡비(aspect ratio)갖는 질화막 라이너가 있는 소자 분리막을 형성후 DRAM 반도체 디바이스를 만드는 제조 방법의 단면도이다.
본 실시예는 편의상 셀 영역과 주변 회로 영역에 서로 다른 종횡비(aspect ratio)를 갖는 소자 분리막을 형성하면서, 셀 영역은 종횡비(aspect ratio)가 매우 큰 소자 분리막과 종횡비(aspect ratio)가 작은 소자 분리막이 같이 존재하고, 주변회로 영역에는 종횡비(aspect ratio)가 매우 작은 소자 분리막과 종횡비(aspect ratio)가 작은 소자 분리막이 있는 형태이다.
메모리 셀 영역에는 수많은 메모리 셀을 넣기 위해서 활성 영역을 배치하다보면 종횡비(aspect ratio)가 매우 큰 소자 분리막이, 인접하는 활성 영역과의 간격이 매우 작은 배치가 생기면서 발생하게 된다. 종횡비(aspect ratio)가 작은 소자 분리막은, 활성영역과의 간격이 약간커서 발생하는 소자 분리막이다.
그리고 주변 회로 영역은 구동 전압이 서로 다르거나, 주변 회로를 배치 할 때 디자인상 넓은 비활성 영역이 필요하여 종횡비(aspect ratio)가 서로 다른 소자 분리막이 발생하는 형태이다.
종횡비(aspect ratio)가 서로 다르게 소자 분리용 트렌치가 형성되면 추후 트렌치를 충진 할 때 보이드(void) 또는 심(seam)이 발생하거나, 단일 공정을 통하여 일정하게 갭필(gap fill)을 할 수 없게 되는 경우가 발생하게 된다.
디바이스 디자인룰이 점점 작아지는 차세대 DRAM 메모리는 상기와 같은 종횡비(aspect ratio)가 매우 큰 소자 분리 트렌치와 상대적으로 작은 종횡비(aspect ratio)를 갖는 소자 분리용 트렌치가 메모리 셀 영역에 발생하게 되고, 주변 회로 영역에서는 서로 다른 동작 전압, 또는 고전압과 저전압용 CMOS 트랜지스터가 필요하게 되어 서로 다른 종횡비(aspect ratio)가 필요로 하는 구조의 소자 분리막 구조가 필요하게 된다.
하나의 반도체 기판에 서로 다른 종횡비(aspect ratio)를 갖는 소자 분리용 트렌치들이 있는 경우 단일 공정으로 동일하게 트렌치를 충진 할 수 없는 문제점이 발생하게 된다.
본 실시예에서는 차세대 DRAM 반도체 디바이스에서 메모리 셀 내에 크고 작은 종횡비(aspect ratio)를 갖는 소자 분리용 트렌치가 있고, 주변 회로 영역에는 매우 작은 종횡비가 있는 소자 분리용 트렌치 및 비교적 작은 종횡비가 있는 소자 분리용 트렌치가 있는 경우, 모든 소자 분리용 트렌치를 완벽하게 충진 시켜 소자 분리 특성이 우수한 소자 분리막을 얻는 방법을 제공한다.
도 15를 참조하면, 반도체 기판 (300)상에 패드 산화막(305)을 형성한다. 패드 산화막 (305)은 열산화막 방식으로 형성하고, 약 50 내지 150 Å 두께로 형성 한다.
상기 반도체 기판은 메모리 셀이 형성될 부분은 A 영역이고, 주변 회로가 형성될 부분은 B 영역으로 구분된다.
패드 산화막 (305) 상부에 하드 마스크막(310)을 형성한다. 하드 마스크막 (310)은 반도체 기판 (300), 패드 산화막 (305)과 식각율이 다른 물질을 사용한다. 예를 들면, 실리콘 질화막을 사용 할 수 있다.
도 16을 참조하면, 상기 하드 마스크(310)를 마스크로 소정의 패턴을 형성하 여 반도체 기판 (300)에 소자 분리용 트렌치(315, 318, 319)를 형성한다.
상기 하드 마스크(310)는 도면은 편리상 도시하지 않았으나 복수의 물질층으로 형성한다. 하부층은 플라즈마 CVD 질화막으로 2000 옹스트롱에서 3000 옹스트롱 두께로 형성하고, 중간층은 유기막으로 ACL (amorphous carbon layer)층으로 2000 옹스트롱에서 3000 옹스트롱 두께로 형성한 다음, 상층부는 ARL(anti reflective layer)층으로 질화막을 약 500 옹스트롱 두께로 형성한다. 감광액 마스크 패턴( 보이지 않음)으로 하여 하드 마스크(310)를 만든다.
본 발명의 실시예는 발명의 특성을 설명하기 쉽게 구성하기 위해서, 반도체 기판을 셀 영역 A에는, 종횡비(aspect ratio)가 작은 소자 분리용 트렌치(315)와 종횡비(aspect ratio)가 큰 소자 분리용 트렌치(318)를 배치하고, 주변회로 영역 B에는 종횡비(aspect ratio)가 작은 소자 분리용 트렌치(315)와 종횡비(aspect ratio) 매우 작은 소자 분리용 트렌치(319)가 있도록 배치하였다.
이렇게 배치되는 이유는 DRAM 셀 영역 A에서 DC와 인접하는 공간은 종횡비(aspect ratio)가 작은 소자 분리 영역이 형성되고, BC와 BC가 인접하는 공간은 종횡비(aspect ratio) 매우 큰 소자 분리 영역이 형성된다.
그리고 주변 회로 영역 B에서는 동작 전압이 다르거나, 구성 회로를 배치하면서 셀 영역보다는 디자인룰이 느슨하여 넓은 소자 분리 영역이 필요하게 되어 종횡비(aspect ratio)가 매우 작은 소자 분리용 트렌치 및 종횡비(aspect ratio)비교적 작은 소자 분리용 트렌치가 발생하게 된다.
도 17을 참조하면, 반도체 기판 (300)을 열산화 시킨다. 열산화 방법은 퍼니 스(furnace)를 이용한 라디칼 산화나, RTA 방식을 이용하여 100Å에서 200Å 사이의 두께로 열산화막(320)이 형성 되도록 실시한다.
도 18을 참조하면, 상기 열산화막(320) 상에 질화막 라이너(325)를 형성한다. 질화막 라이너(325)는 저압화학기상증착(LPCVD; Low Pressure Chemical Vapor Deposition)법을 이용하여 대략 50Å에서 200Å의 두께로 형성한다.
질화막 라이너(325) 두께는 메모리 셀 영역 A에서 좌우에 위치한 종횡비가 큰 트렌치(318)가 갭필 되지 않게 형성하여 개구부가 오픈 되어야 한다. 도면은 질화막 라이너 형성 후 약간 마진을 가지고 있는 것처럼 도시 되었으나 디자인룰 및 공정 조건에 따라서 종횡비(aspect ratio)가 크면 질화막 라이너(325) 형성 시 심(seam)이 발생 한다.
그리고 종횡비 (aspect ratio)가 크면 질화막 라이너 (325) 형성 후 일반적인 소자 분리막 형성 공정으로 실시하는 SOG, 또는 폴리실라젠 (polysilazane)으로 갭필(gap fill)이 불가능 해진다.
주변 회로 영역 B에 있는 종횡비(aspect ratio)가 매우 작은 소자 분리용 트렌치(319) 상의 질화막 라이너(325) 및 종횡비(aspect ratio)가 매우 작은 소자 분리용 트렌치(315)상의 질화막 라이너는 충분한 마진이 있어 질화막 라이너(325)형성 시 심(seam)이 발생하지 않고, 또한 질화막 라이너 (325) 형성 후 일반적인 소자 분리막 형성 공정으로 실시하는 SOG, 또는 폴리실라젠 (polysilazane)으로 갭필(gap fill)이 가능 하다.
도 19를 참조하면, 상기 질화막 라이너(325)를 열산화 처리하여 질화막의 일 부가 산화되어 질화 열산화막(330)이 형성 되도록 한다.
상기 열산화 공정의 열처리는 퍼니스를 이용 600∼ 800℃ 산소가스 분위기에서 실시하거나, 산소 분위기에서 RTA(rapid thermal annealing) 공정을 이용 할 수 있다.
이때 상기 질화막 라이너(325)층은 산소와 반응하여 질화막은 소모되고 질화 열산화막(330)이 형성되면서 메모리 셀 영역 A의 좌우에 있는 종횡비(aspect ratio)가 큰 트렌치는 질화 열산화막(330)에 의해서 충진 된다.
질화막 라이너(325)의 소모 및 질화 산화막(330)의 형성 비율은 대략 110Å 두께의 질화막을 열처리를 실시할 경우 질화막이 80Å 남고 30Å이 소모되면서 100Å 질화 산화막이 형성되었다.
이러한 질화 산화막(330)의 형성 비율은 질화막 라이너 형성시 발생한 심(seam) 또는 보이드(void)를 충분히 치유하고 소자 분리막으로 사용 될 수 있고, 또한 습식 산화 공정을 열처리 공정으로 사용 할 경우 훨씬 좋은 심(seam)치유 능력 및 갭필(gap fill) 능력을 얻을 수 있다.
상기 질화막 라이너(325) 열처리 공정은 디바이스 디자인룰에 따라서 질화막 두께 및 열처리 공정 조건을 계산하여 질화 열산화막을 형성한다.
본 실시예처럼 메모리 셀 영역 A에, 종횡비(aspect ratio)가 큰 소자 분리용 트렌치와 종횡비(aspect ratio)와, 종횡비(aspect ratio)가 작은 소자 분리용 트렌치가 동시에 있고, 주변 회로 영역 B에, 종횡비(aspect ratio)가 매우 작은 소자 분리용 트렌치 및 종횡비(aspect ratio)가 작은 소자 분리용 트렌치가 있는 경우, 제일 큰 종횡비(aspect ratio)를 갖는 메모리 셀 영역 A의 좌우에 있는 소자 분리용 트렌치가 질화막 라이너(325) 및 질화 열산화막(330)에 의해서 충분히 갭필(gap fill)이 될 수 있도록 공정 조건을 설계한다.
상기와 같은 조건으로 질화막 라이너(325)를 열산화 실시할 경우 메모리 셀 영역 A의 좌우에 있는 종횡비(aspect ratio)가 큰 소자 분리용 트렌치는 질화막 라이너(325)와 질화 열산화막(330)에 의해서 갭필(gap fill)이 되고, 메모리 셀 영역 A의 중앙과 주변회로 영역 B에 있는 종횡비(aspect ratio)가 매우 작은 소자 분리용 트렌치 및 종횡비(aspect ratio)가 작은 소자 분리용 트렌치는 질화막 라이너(325)와 질화 열산화막(330)에 의해서 갭필(gap fill) 되지 않는다.
특히 메모리 셀 영역 A의 좌우에 형성된 종횡비(aspect ratio)가 큰 소자 분리용 트렌치 일지라도 내부에 질화막 라이너(325)에 의한 보이드(void) 또는 심(seam)이 없는 소자 분리막 구조가 형성된다.
도 20을 참조하면, 상기 메모리 셀 영역 A의 중앙과 주변회로 영역 B에 있는 종횡비(aspect ratio)가 매우 작은 소자 분리용 트렌치 및 종횡비(aspect ratio)가 작은 소자 분리용 트렌치 내에 SOG, 또는 폴리실라젠 (polysilazane) (340) 등을 이용하여 갭필(gap fill) 한다.
필요에 따라서 또는 공정 조건에 따라서 고밀도 플라즈마 산화막(HDP; High Density Plasma) 방식으로 갭필(gap fill) 할 수 있다.
또는 트렌치를 채우는 특성상 갭필이 잘되도록, 이중막을 사용하거나, 증착-식각-증착-식각- 증착(DEDED; Dep-Etch-D데-Etch-Dep) 방식을 사용하여 증착 할 수 있다.
갭필 공정이후 평탄화 공정을 통하여 하드 마스크막(310) 및 소자 분리막 상부를 제거 한다.
그러면 상기 반도체 기판(300)안에 질화막 라이너(325)가 있으면서 종횡비(aspect ratio)가 큰 소자 분리용 트렌치는 질화 열산화막(330)으로 충진 되고, 나머지 종횡비(aspect ratio)가 매우 작거나, 비교적 작은 소자 분리용 트렌치는 질화 열산화막(330) 및 SOG, 또는 폴리실라젠 (polysilazane)(340)으로 소자 분리막 구조가 형성 된다.
종횡비(aspect ratio)가 서로 다른 다수의 소자 분리용 트렌치가 있더라도 내부에 보이드(void) 또는 심(seam)이 없는 소자 분리막 구조가 형성된다.
도 21을 참조하면, 상기 소자 분리막이 형성된 반도체 기판의 메모리 셀 영역 A에 게이트 전극 형성용 리세스 홀을 형성한다.
상기 리세스 홀은 셀 영역의 전극이 형성될 공간으로 추가적인 공정을 통하여 홀 상에 식각 방지막(보이지 않음)으로 질화막층으로 200Å 두께로 형성 한다. 이후 에치백(etchback) 공정을 통하여 리세스 홀 측벽만 식각 방지막이 존재하고 기저부분은 제거 한다.
상기 식각 방지막(보이지 않음)을 마스크로 등방성 식각을 통하여 리세스 홀 하단부를 확장하여 공간이 확대된 리세스 홀을 형성 할 수 있다.
그러면 리세스 홀은 상부보다 하부가 확대된 SRCAT 리세스 홀이 완성 된다.
그러나 그러한 공정은 본 발명의 특징과 관계없이 어떠한 전극이 형성 되어 도 같은 결과를 얻을 수 있음으로 본 발명의 설명은 셀 영역 A는 리세스 홀이 있는 전극을 형성하고, 주변회로 영역 B는 평면형 게이트를 형성하는 것으로 도시하고 설명하겠다.
상기 리세스 홀상에 게이트 유전막(보이지 않음)을 형성 한다. 게이트 유전막(보이지 않음)은 실리콘 산화막(SiO2), 하프늄 산화막(HFO2), 탄탈륨 산화막(TA2O5), 또는 ONO (oxide/nitride/oxide) 막을 선택 디바이스가 요구하는 특성을 살려서 형성한다.
도면은 편리상 게이트 전극(345)을 메모리 셀 영역 A와 주변 회로 영역 B에 동시에 형성하는 것으로 도시하였으나 서로 다르게 형성하고 게이트 측벽(350)을 형성 한다.
또한 도면에는 도시되어 있지 않지만 게이트 전극(345) 형성 후 반도체 기판에 소오스 드레인 불순물 층을 형성 한다.
도면에는 게이트 전극(345)을 단일층으로 도시되었지만 전극의 저항을 고려하여 상부에는 금속 실리사이드층을 형성하고 게이트 하드 마스크를 형성 한다. 상기 게이트 하드 마스크는 추후 공정시 게이트 전극을 보호한다.
도 22를 참조하면, 상기 게이트 전극(345)을 덮으면서 반도체 기판 (300)의 전면에 제 1 층간 절연막(355)을 형성 한다. 제 1 층간 절연막(355)은 BPSG, PSG, PE-TEOS 또는 HDP-CVD 산화물로 화학 증착 공정이나 고밀도 플라즈마 공정을 통하여 형성 한다.
상기 제 1 층간 절연막 (355) 형성후 감광액 마스크(보이지 않음)를 형성하 여, 제 1 층간 절연막 (355)을 식각하여 기판에 형성되어 있는 소오스 드레인 불순물층(보이지 않음)이 노출되는 콘텍홀(360)을 형성 한다. 중앙 및 좌측에 형성된 콘텍홀(360)은 커패시터 콘텍 플러그가 형성 될 BC 영역이 되고, 우측에 있는 콘텍 홀 (360)은 비트라인과 연결되는 비트라인 플러그가 형성될 DC 영역이 된다.
점선으로 표시된 콘텍 홀 (360)은 본 발명의 특징을 설명하기 위해서 단면을 형성 할 경우 다른 활성 영역의 콘텍 홀(360)이 되기 때문에 점선으로 처리하고 추후 커패시터 등도 점선으로 표시하고자 한다.
본 발명의 도면이 일반적인 DRAM의 표시 도면과 약간 다른 이유는 본 발명의 특징을 설명하기 위해서 절단면을 형성하는 경우, 하나의 활성 영역에서 DC와 BC를 선택하고, 인접 활성 영역에서 BC를 선택하는 경우, 인접 BC간은 종횡비가 작은 소자 분리막이 존재하는 개념을 설명하고자 하면서 발생 할 수 있는 구조 때문이다.
도 23을 참조하면, 상기 콘텍 홀(360) 측벽에 측벽 스페이서(보이지 않음)를 형성한다. 측벽 스페이서(보이지 않음)는 질화막으로 통상의 스페이서 형성 공정처럼 CVD로 막을 형성후 에치백(etchback) 공정으로 형성 한다.
측벽 스페이서(보이지 않음) 형성후 콘텍홀(360)안에 콘텍 플러그 불순물층(보이지 않음)을 형성하고, 콘텍 홀안에 콘텍 플러그(365)를 형성한다. 상기 콘텍 플러그(365)는 커패시터와 연결되는 커패시터 플러그, 비트라인과 연결되는 비트라인 플러그가 된다. 콘텍 플러그 물질로는 고농도 불순물로 도핑된 폴리 실리콘층, 금속 또는 도전성 금속성 질화물로 형성 할 수 있다.
도 24를 참조하면, 상기 콘텍 플러그(365) 및 제 1 층간 절연막(355)상에 식 각 방지막(보이지 않음) 및 제 2 층간 절연막(370)을 형성 한다. 식각 방지막 (보이지 않음)은 실리콘 질화막으로 CVD 공정으로 진행한다. 제 2 층간 절연막 (370) 물질은 BPSG, PSG, PE-TEOS 또는 HDP-CVD 산화물로 화학 증착 공정이나 고밀도 플라즈마 공정을 통하여 형성 한다.
상기 제 2 층간 절연막(370) 상에 비트라인 콘텍 마스크(보이지 않음)를 형성후 비트라인 플러그와 연결되는 비트라인 콘텍홀을 형성 한다. 비트라인 콘텍홀 안 및 제 2 층간 절연막(370)상에 비트라인(375)을 형성 한다.
도 25를 참조하면, 비트라인(375) 형성 후 상기 비트라인 (375)상에 제 3 층간 절연막(378)을 형성 한다. 제 3 층간 절연막 (378) 물질은 BPSG, PSG, PE-TEOS 또는 HDP-CVD 산화물로 화학 증착 공정이나 고밀도 플라즈마 공정을 통하여 형성 한다.
제 3 층간 절연막(378)상에 감광액 마스크(보이지 않음)를 형성하여 제 2 층간 절연막(370) 및 제 3층간 절연막 (378)을 관통하여 커패시터 플러그와 연결되는 커패시터 콘텍 패드가 형성될 홀을 형성 한다.
상기 커패시터 콘텍 패드 홀 형성후 커패시터 콘텍 패드(380)를 형성 한다. 상기 커패시터 콘텍 패드(380)는 고농도 불순물이 도핑된 폴리실리콘층으로 형성한다. 제 3 층간 절연막 (378) 및 커패시터 콘텍 패드 (380)상에 식각 방지막 (385)을 형성 한다.
상기 식각 방지막 (385)상에 몰드막 (390)을 형성한다. 상기 몰드막 (390)은 통상적으로 10000에서 20000Å 사이의 값으로 형성한다. 몰드막 (390)은 산화 막으로 CVD 공정으로 진행 한다. 몰드막 (390)은 도면에는 단일층으로 도시 되었지만 식각율이 상이한 다수의 층으로 형성 할 수 있다.
도 26을 참조하면, 몰드막 (390)을 증착후 사진 식각 공정에 필요한 마스크층(보이지 않음)을 형성 한다. 통상의 사진 식각 공정을 통하여 상기 커패시터 콘텍 패드 (380)상부에 접하게 커패시터 하부 전극 홀(보이지 않음)을 형성 한다. 몰드막 (390) 식각은 건식 식각을 이용하고 식각 방지막 (385)을 식각 종점으로 사용한다.
상기 커패시터 콘텍 패드 (380) 상의 식각 방지막 (385)을 제거후 마스크층을 제거하고 커패시터 하부 전극 홀(보이지 않음)안에 하부 전극층 (395)을 형성한다. 하부 전극층 (395) 물질로는 TiN, Ti, TaN, Pt 등의 물질을 사용할 수 있다. 하부 전극층 (395)은 커패시터 콘텍 패드(380)와 잘 접촉되어야하고 식각 방지막층 (385)이 충분한 두께가 있어서 추후 전극 분리 후 몰드막(390) 제거시 하부 전극층 (395)이 떨어지거나 넘어지지 않도록 지지해주어야 한다.
상기 하부 전극층 (395)상에 매립막 (보이지 않음)을 형성 한다. 매립막 (보이지 않음)은 갭필 능력이 좋은 TOZS로 형성한다. 또는 유기 물질등 몰드막과 식각율이 다른 물질을 사용 추후 몰드막 (390) 제거 공정 시 하부 전극(395)이 떨어지지 않도록 하는 것이 디바이스 불량을 줄이는데 좋다.
상기 매립막 (보이지 않음)을 에치백 공정을 통하여 평탄화하면서 동시에 하부 전극 (395) 상층부를 제거하여 전극을 분리시킨다. 전극 분리 공정은 습식 에치백 (etch back) 공정으로 진행 한다.
전극 분리시 전극 끝 부분이 뾰족하지 않게 형성 될 수 있도록 매립막(보이지 않음)을 약간 깊게 습식 식각 제거후 전극 물질도 약간의 습식 식각을 실시하여 라운드를 주어야 한다. 전극 끝 부분이 뾰족하게 되면 추후 형성되는 캐패시터 유전막이 끊어지는 현상이 발생하여 전극 리키지가 발생한다.
이후, LAL 리프트-오프 (lift-off) 공정을 통하여 몰드층 (390)과 매립막 (보이지 않음)을 제거 한다. 상기 몰드층 (390)과 매립막 제거 시 인접 전극들이 서로 붙지 않도록 세심한 주의가 필요하다.
일반적으로 인접하는 전극이 붙지 않거나 쓰러지지 않도록 전극 상호간에 구조물을 설치하여 보호 한다. 사다리 형태의 구조물을 설치하거나 링 형태의 절연막 구조물을 설치 넘어져도 전기적으로 연결되지 않는 구조를 설치할 수 있다.
도 27을 참조하면, 상기 하부 전극 (395)상에 커패시터 유전막(400)으로 사용되는 지르코늄 산화막을 형성한다. 형성하는 방법은, 원자층 증착 챔버안에 지르코늄막을 형성하기 위한 전구체로, 테트라키스 디에틸아미노 지르코늄(Tetrakis-ethylmethylamino zirconim, Zr〔N (C2H5)2〕4 이하 TEMAZ)을 사용하여 하부전극 (395)상에 공급한다. 상기의 전구체는 하부전극 (395)과 원자층으로 반응하여 결합되고 여분의 미반응된 기체가스를 제거하기 위하여 퍼지 가스를 챔버안에 공급한다. 퍼지 가스로는 아르곤 (Ar), 헬륨 (He), 질소 (N2) 가스를 사용 한다. 미반응된 전구체 가스를 제거하면, 하부전극 (395)상에 화학 흡착된 전구체가 원자 단층 수준으로 얇게 형성 된다. 이러한 전구체 증착 공정은 250℃ 근방의 낮은 온도에서 전구체가 공급되기 때문에 종횡비가 매우 큰 커패시터 구조에서도 내외 및 상부 하부 등 모든 부분에 고르게 증착 된다. 특히 실린더 입구가 막히는 일이 없이 실린더 밑바닥까지 전구체가 고르게 분포되어 스텝 커버리지 문제를 발생하지 않는다.
다시 챔버를 275℃ 고온으로 유지하며 산화제를 공급하며, 전구체와 결합하여 지르코늄 산화막을 형성한다. 산화제로는 O2, O3, H2O 산화제를 사용한다. 본 실시예에서는 지르코늄 산화막 형성에 있어서는 산화력이 비교적 강한 O3을 사용한다. 그러면 전구체 성분안에 있는 탄소나 질소 성분이 완전 산화되어 제거 되고, 지르코늄 산화막이 형성 된다. 잔여 부산물을 제거하기 위해서 퍼지 가스를 공급한다. 이러한 기본 사이클을 기준으로 수십 회를 반복하여 원하는 두께의 지르코늄 산화막을 얻는다. 본 발명에서는 바람직하게 100회에서 150회 사이를 반복하며, 두께로는 100Å에서 150ㅕ 사이의 두께로 형성 한다.
지르코늄 산화막 형성후 상기 지르코늄 산화막상에 지르코늄 산질화막 (보이지 않음)을 형성 복합층으로 형성된 지르코늄 산화막을 형성 커패시터 유전막(400)을 형성 할 수 있다.
상기의 커패시터 유전막(400)은 설명상 편리하게 지르코늄 산화막 (ZrO2) 또는 지르코늄 산질화막(ZrOCN)을 가지고 공정을 진행 했지만, 또 다른 커패시터 유전막으로, ZAZ(ZrO2/Al2O3/ZrO2), ZAT(ZrO2/Al2O3/TaO2), Hf2O3 등 다양한 고유전율을 갖는 물질을 사용 할 수 있다.
이때 또한, 전구체 가스는 낮은 온도에서 공급하고, 산화제 가스는 높은 온도에서 공급하여 유전막을 형성하면, 종횡비가 큰 구조에서 커패시터 유전막이 우 수한 스텝 커버리지를 가질 수 있도록 공정을 진행 할 수 있다.
커패시터 유전막(400)상에 상부 전극 (405)을 형성 한다. 상부전극 (405) 물질로는 TiN, Ti, TaN, Pt 등의 물질을 사용할 수 있다.
상기 상부전극 (405) 및 식각 방지막 (475)상에 제 4 층간 절연막(410)을 형성한다. 제 4 층간 절연막(410)은 셀 영역 A와 주변 회로 영역 B 사이에 있는 커다란 단차를 해결해주는 물질로 TEOS, HDP 층으로 형성하고, 평탄화 방법도 압력에 따라 연마 정도를 달리하는 (Self-Stopping CMP) 공정을 사용하여 실시한다.
평탄화후 메탈 콘텍을 형성 메탈 플러그 및 금속배선(415)들을 형성하고, 보호막(420)을 형성 한다.
이렇게 하여 형성된 DRAM 디바이스는, 소자분리 특성이 매우 좋은 소자 분리막 구조를 얻어서, 리프레시 특성이 개선된 DRAM 반도체 디바이스를 제공한다.
실시예 4
도 28은 셀 영역과 주변회로 영역에 서로 다른 종횡비를 갖는 소자 분리용 트렌치에 질화막 라이너 및 질화 열산화막을 이용하여 소자 분리막을 형성하는 DRAM 이용하여 시스템을 만든 블록다이어그램이다.
도 28을 참조하면, 상기 시스템(500)은 CPU(central processing unit, 520)과을 내장하며, 셀 영역과 주변회로 영역에 서로 다른 종횡비를 갖는 소자 분리용 트렌치에 질화막 라이너 및 질화 열산화막을 이용하여 소자 분리막을 형성하는 DRAM을 메모리(510)로 사용한 장치이다.
상기와 같은 컴퓨터 시스템은 DRAM 메모리(510)를 매인 저장 매체로 사용하 는 데스크톱, 노우트북 PC가 될 수 있다. 그리고 메모리 (510)가 내장되어 데이터를 저장하고 기능을 컨트롤하는 디지털 제품군들 또한 시스템(500)이 될 수 있다. 상기 메모리(510)는 바로 CPU와 연결될 수 있고 버스(BUS) 등을 통해서 연결 될 수 있다.
시스템 실시예 5
도 29는 또 다른 셀 영역과 주변회로 영역에 서로 다른 종횡비를 갖는 소자 분리용 트렌치에 질화막 라이너 및 질화 열산화막을 이용하여 소자 분리막을 형성하는 DRAM 이용하여 시스템을 만든 블록다이어그램이다.
도 29를 참조하면, 본 실시예는 휴대용 장치 (600)를 나타낸다. 앞서 말했듯이 메모리 (510)은 셀 영역과 주변회로 영역에 서로 다른 종횡비를 갖는 소자 분리용 트렌치에 질화막 라이너 및 질화 열산화막을 이용하여 소자 분리막을 형성하는 DRAM 메모리 장치이다.
휴대장치 (600)은 MP3 플레이어, 비디오 플레이어, 비디오와 오디오 플레이어가 있는 PMP (portable multi-media player) 등이 될 수 있다. 상기 휴대용 장치 (600) 메모리 (510) 및 메모리 컨트롤러 (620), 인코더/디코더 (630), 표시부재(640) 및 인터페이스 (650)를 포함한다.
데이터는 인코더/디코더(630)에 의해 상기 메모리 컨트롤러 (620)를 경유하여 상기 메모리 (510)로부터 입출력 된다. 도 39에 점선으로 도시된 것과 같이, 상기 데이터는 EDC(630)로부터 상기 메모리 (510)로 직접 입력될 수 있고, 상기 메모 리 (510)로부터 EDC(630)까지 직접 출력도 될 수 있다.
상기 EDC(630)는 상기 메모리 (510) 내에 저장하기 위한 데이터를 인코딩한다. 예를 들어, 상기 EDC(630)는 상기 메모리내에 오디오 비디오 데이터를 저장하기 위한 MP3, PMP 인코딩을 실행 시키 수 있다. 이와는 달리,상기 EDC(630)는 상기 메모리 (510) 내에 비디오 데이터를 저장하기 위한 MPEG 인코딩을 실행 시킬 수 있다. 또한, 상기 EDC(630)는 서로 다른 포맷들에 따른 서로 다른 타입의 데이터들을 인코딩하기 위한 복합 인코더를 포함한다. 예를 들어, 상기 EDC(630)는 오디오 데이터를 위한 MP3 인코더와 비디오 데이터를 위한 MPEG 인코더를 포함 할 수 있다.
상기 EDC(630)는 상기 메모리 (510)로부터 출력을 디코딩할 수 있다. 예을 들어, 상기 EDC(630)는 상기 메모리(510)로부터 출력된 오디오 데이터에 따라 MP3 디코딩을 수행 할 수 있다. 이와는 달리, 상기 EDC(630)는 상기 메모리 (510)로부터 출력된 비디오 데이터에 따라 MPEG 디코딩을 수행 할 수 있다. 예를 들어, 상기 EDC(630)는 오디오 데이터를 위한 MP3 디코더와 비디오 데이터를 위한 MPEG 디코더를 포함할 수 있다.
상기 EDC(630)는 단지 디코더만을 포함할 수 있다. 예을 들면, 엔코더 데이터를 이미 상기 EDC(630)로 입력받고, 메모리 컨트롤러(620) 및 또는 상기 메모리 (510)로 전달 될 수 있다.
상기 EDC(630)는 상기 인터페이스(650)를 경유하여 인코딩을 위한 데이터 또는 이미 인코딩된 데이터를 받을 수 있다. 상기 인터페이스(650)는 알려진 표준 (예을 들어 파이어와이어, USB 등)에 따를 수 있다. 예를 들어, 상기 인터페이 스(650)는 파이어와이어 인터페이스, USB 인터페이스 등을 포함 한다. 데이터가 상기 메모리(510)로부터 상기 인터페이스(650)를 경유하여 출력 될 수 있다.
상기 표시 장치 (640)는 상기 메모리(510)에서 출력 되거나, 또는 EDC(6300)에 의해서 디코딩된 데이터를 사용자에게 표시 할 수 있다. 예를 들어, 상기 표시 장치(640)는 오디오 데이터를 출력하는 스피커 잭, 비디오 데이터를 출력하는 디스플레이 스크린 등을 포함한다.
상기 설명한 것과 같이, 셀 영역 또는 주변회로 영역에 서로 다른 종횡비를 갖는 질화막 라이너가 있는 소자 분리막 형성 시 보이드(void) 또는 심(seam)이 없는 반도체 메모리 디바이스를 만들 수 있다.
그리고 이러한 셀 영역 또는 주변회로 영역에 서로 다른 종횡비를 갖는 질화막 라이너가 있는 소자 분리막 형성 시 보이드(void) 또는 심(seam)이 없는 DRAM 메모리는 시스템에 적용하면 리프레쉬 특성이 매우 좋은 디지털 제품을 구현 할 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명했지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위내에서 본 발명을 다양하게 수정 및 변경 시킬 수 있음을 이해할 수 있을 것이다.
도 1은 셀 영역 내에 다수의 활성 영역을 배치했을 때 위에서 본 전자 현미경 사진.
도 2는 도 1에서 A-A'으로 절단 했을 때 질화막 라이너가 심(seam)을 갖는 현상을 설명하는 전자 현미경 단면도 사진.
도 3 및 8은 본발명의 실시예를 통하여 셀 내에 서로 다른 종횡비를 갖는 소자 분리용 트렌치 질화막 라이너 반도체를 만드는 제조방법을 나타내는 단면도.
도 9 및 14는 본발명의 다른 실시예에서 만들어진 셀 및 주변 회로 영역에 서로 다른 종횡비를 갖는 소자 분리용 트렌치 질화막 라이너 반도체를 만드는 제조방법을 나타내는 단면도.
도 15 및 27은 본 발명의 또 다른 실시예에서 만들어진 셀 및 주변 회로 영역에 서로 다른 종횡비를 갖는 소자 분리용 트렌치 질화막 라이너 가 있는 DRAM을 만드는 제조 방법을 나타내는 단면도.
도 28은 본 발명에 의해서 만들어진 메모리를 사용하는 시스템 블록다이어그램.
도 29는 본 발명에 의해서 만들어진 메모리를 사용하는 또 다른 시스템 블록다이어그램.
< 도면의 주요 부분에 대한 부호의 설명>
100, 200, 300: 반도체 기판 105, 205, 305: 패드 산화막
110, 210, 310 : 하드 마스크
115, 215, 315, 118, 218, 318, 319: 소자 분리 트렌치
120, 220, 320: 열산화막
125, 225, 325: 질화막 라이너
130, 230, 330: 질화 열산화막
135, 235, 335: 소자 분리 절연막 345: 게이트 전극
355: 층간 절연막 350: 측벽 스페이서
375: 비트 라인 380: 하부 전극 콘택 플러그
395: 하부 전극 400: 커패시터 유전막
405: 상부 전극
510: 메모리 520: CPU
630: EDC 640:표시부재
650: 인터페이스

Claims (10)

  1. 반도체 기판 셀 영역에 서로 다른 종횡비를 갖는 소자 분리용 트렌치를 형성하는 단계;
    상기 소자 분리용 트렌치 내에 산화막을 형성하는 단계;
    상기 산화막상에 질화막 라이너를 형성하는 단계;
    상기 질화막 라이너를 열 산화 시켜 질화 열산화막을 만들어 종횡비가 큰 소자 분리용 트렌치를 충진하는 단계; 및
    상기 종횡비가 작은 소자 분리용 트렌치 질화 열산화막상에 소자 분리용 절연막을 충진하는 것이 특징인 반도체 제조 방법.
  2. 제1항에 있어서, 상기 트렌치내 산화막은 열산화막인 것이 특징인 반도체 제조 방법.
  3. 제1항에 있어서, 상기 질화 열산화막은 질화막 라이너 심(seam)을 제거하는 것이 특징인 반도체 제조 방법.
  4. 반도체 기판에 셀 영역과 주변 회로 영역에 서로 다른 종횡비를 갖는 소자 분리용 트렌치를 형성하는 단계;
    상기 소자 분리용 트렌치 내에 산화막을 형성하는 단계;
    상기 산화막상에 질화막 라이너를 형성하는 단계;
    상기 질화막 라이너를 열 산화 시켜 질화 열산화막을 만들어 종횡비가 큰 소자 분리용 트렌치를 충진하는 단계;
    상기 종횡비가 작은 소자 분리용 트렌치 질화 열산화막상에 소자 분리용 절연막을 충진하는 단계;
    상기 반도체 기판에 게이트 전극을 형성하는 단계;
    상기 반도체 기판 및 게이트 전극상에 층간 절연막을 형성하는 단계;및
    상기 층간 절연막상에 콘텍 플러그 및 커패시터를 형성하는 것이 특징인 반도체 제조 방법.
  5. 제 4항에 있어서, 상기 종횡비가 큰 소자 분리용 트렌치는 메모리 셀 내에 형성하는 것이 특징인 반도체 제조 방법.
  6. 제4항에 있어서, 상기 게이트 형성은 리세스 게이트를 형성하는 것이 특징인 반도체 제조 방법.
  7. 제4항에 있어서, 상기 소자 분리용 절연막 형성 공정은, SOG 또는 TOSZ 공정으로 형성하는 것이 특징인 반도체 제조방법.
  8. 반도체 기판의 셀 영역과 주변 회로 영역으로 구분되어 종횡비가 서로 다르 게 형성된 소자 분리용 트렌치;
    상기 셀 영역 내에 종횡비가 큰 소자 분리용 트렌치는 산화막, 질화막 라이너, 질화 열산화막으로 충진되고, 상기 종횡비가 작은 소자 분리용 트렌치는 산화막, 질화막 라이너, 질화 열산화막 및 충진용 절연막으로 형성된 소자 분리막;
    상기 기판에 형성된 게이트 전극; 및
    상기 기판 및 게이트 전극상에 형성된 층간 절연막 및 커패시터 구조가 형성되어 있는 것이 특징인 반도체 장치.
  9. 제 8항에 있어서, 상기 셀 영역 종횡비가 큰 소자 분리막은 인접 활성 영역간 간격이 작은 것이 특징인 반도체 장치.
  10. 제8항에 있어서, 상기 질화 열산화막 두께는 약 100Å에서 200Å인 것이 특징인 반도체 장치.
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