DE102005042524A1

DE102005042524A1 - Verfahren zur Herstellung von Stapelkondensatoren für dynamische Speicherzellen

Info

Publication number: DE102005042524A1
Application number: DE102005042524A
Authority: DE
Inventors: Peter Moll; Stephan P. Kudelka; Odo Wunnicke; Stefan Jakschik
Original assignee: Infineon Technologies AG
Current assignee: Qimonda AG
Priority date: 2005-09-07
Filing date: 2005-09-07
Publication date: 2007-03-08
Also published as: US7413951B2; US20070059893A1; TW200715483A

Abstract

Die Erfindung betrifft ein Verfahren zur Herstellung von Stapelkondensatoren für dynamische Speicherzellen, bei dem mehrere Gräben (48) in der Maskierungsschicht (40) gebildet werden, wobei jeder Graben (48) über jeweils einem Kontaktstöpsel (26) angeordnet ist und von der Oberseite (42) der Maskierungsschicht (40) zu den Kontaktstöpseln (26) reicht. Eine leitfähige Schicht (50) bedeckt die Seitenwände (49) der Gräben (48) und die Kontaktstöpsel (26), um eine erste Elektrode (60) eines Stapelkondensators (12) zu bilden. In einem oberen dem Kontaktstapel (26) abgewandeten Bereich (63) wird die leitfähige Schicht (50) durch eine isolierende Schicht ersetzt, so dass bei einem eventuellen Anhaften benachbarter Elektroden kein Kurzschluss entstehen kann.

Description

Die Erfindung betrifft ein Verfahren zur Herstellung von Stapelkondensatoren für dynamische Speicherzellen.

Bei der Herstellung von integrierten Schaltungen wird eine kontinuierliche Verkleinerung der Strukturgrößen der hergestellten Bestandteile angestrebt. Für bestimmte Schaltungselemente, wie zum Beispiel Kondensatoren, beeinflusst das Verkleinern der Strukturabmessungen die elektrischen Eigenschaften. Um beispielsweise einen minimalen Wert der Kapazität eines Speicherkondensators zu garantieren, der nicht unterschritten werden sollte, muss folglich eine bestimmte Fläche des Kondensators über einem vorgegebenen Wert liegen. Dies ist insbesondere für dynamische Speicherzellen mit wahlfreiem Zugriff (DRAM) wichtig, bei denen eine hohe Integrationsdichte angestrebt wird.

Bei einer Verkleinerung der Fläche auf der Oberseite eines Halbleiterwafers, die einer einzelnen Speicherzelle zugewiesen wird, nimmt die Kapazität des Speicherkondensators ebenfalls ab. Für eine zuverlässige Speicherung der Speicherzelle darf eine bestimmte Speicherkapazität nicht unterschritten werden. Dieser Wert liegt üblicherweise in der Gegend von 30 fF. Falls die Kapazität des Speicherkondensators zu klein ist, ist die Ladung, die auf dem Speicherkondensator gespeichert wird, zu klein, um ein sicher nachweisbares Signal zu erzeugen. In diesem Fall ist die Information, die in der Speicherzelle gespeichert wird, großen Störungen unterworfen oder gar verloren und die Speicherzelle arbeitet nicht auf die gewünschte Art und Weise.

In der Vergangenheit wurden mehrere Konzepte entwickelt, um bei kleiner werdenden Strukturabmessungen eine genügend große Speicherkapazität bereitstellen zu können. Dabei werden die Speicherkondensatoren von Speicherzellen in einer dreidimensionalen Anordnung aufgebaut.

In einem ersten Beispiel werden die Speicherkondensatoren innerhalb eines tiefen Grabens im Substrat eines Halbleiterwafers angeordnet. Dadurch erhält man eine große Fläche für den Kondensator, der einen hohen Kapazitätswert aufweist, wobei nur eine kleine Fläche auf der Oberseite des Substrats verwendet wird. Der dem Speicherkondensator zugeordnete Auswahltransistor wird üblicherweise als Planartransistor auf der Oberseite des Substrats gebildet.

In einem weiteren Beispiel werden so genannte Stapelkondensatoren gebildet, die über der Oberseite des Substrats angeordnet sind. Die Auswahltransistoren werden unterhalb des Stapelkondensators gebildet. Der Stapelkondensator umfasst eine erste Elektrode und eine zweite Elektrode, zwischen denen eine dielektrische Schicht angebracht ist. Die erste Elektrode wird üblicherweise als zylindrische Struktur auf der Oberfläche des Substrats gebildet. Bei der Herstellung des Stapelkondensators wird üblicherweise von einer Maskierungsschicht ausgegangen, die über den Auswahltransistoren angebracht ist und mit Einsenkungen strukturiert wird. Die Einsenkungen werden mit einer leitfähigen Schicht ausgekleidet. Danach werden die ersten Elektroden als freistehende Strukturelemente bereitgestellt, in dem die hilfsweise angebrachte Maskierungsschicht entfernt wird.

Das Entfernen der Maskierungsschicht wird üblicherweise in einem Ätzschritt durchgeführt. Nachfolgend werden die freistehenden Elektroden gereinigt, um die dielektrische Schicht und die zweite Elektrode aufzubringen. Ätz- und Reinigungsprozess werden üblicherweise in einem flüssigkeitsbasierten Prozess durchgeführt.

Mit abnehmenden Strukturgrößen werden die oben beschriebenen Nassätz- und Reinigungsprozessschritte jedoch zunehmend schwierig. Konventionelle Nassätzprozesse oder Reinigungsprozesse, die beispielsweise hochreines deionisiertes Wasser verwenden, führen zu so genannten Kapillarkräften zwischen benachbarten Strukturen. Mit abnehmenden Strukturgrößen wird es immer wahrscheinlicher, dass benachbarte Strukturelemente während des Ätzens oder des Reinigens aneinander anhaften. Anhaften oder Adhäsion von benachbarten Strukturen wird durch die Reinigungs- oder Ätzflüssigkeiten ausgelöst, wobei insbesondere die Kapillarkräfte der verwendeten Flüssigkeiten die Strukturelemente verbiegen.

In nachfolgenden Trocknungsschritten ist es möglich, dass die Elektrodenstrukturen auf Grund der Haftreibung miteinander verbunden bleiben, falls die Haftreibungskräfte größer sind als die Biegespannungen der deformierten Elektrodenstrukturen. Dieses Phänomen wird üblicherweise im englischen Sprachraum als Stiction bezeichnet. Besonders kritisch sind dabei Prozessschritte, bei denen die mit den Elektrodenstrukturen versehenen Halbleiterwafer zwischen Nass- und Trockenprozessen ausgetauscht werden. Als Beispiel sei hier der Austausch von Halbleiterwafern zwischen verschiedenen Prozessmodulen zum Ätzen, Reinigen und Trocknen angesprochen, bei dem die Halbleiterwafer einem Luft-Wasser-Interface ausgesetzt sind.

Bei der weiteren Verkleinerung der Strukturabmessungen von Stapelkondensatoren ist es somit erforderlich, dass die Prozessführung die Adhäsion von benachbarten Strukturen weitestgehend vermeidet. Eine Möglichkeit könnte darin liegen, dass auf flüssigkeitsbasierte Prozessschritte völlig verzichtet wird. Beispielsweise könnten die Ätzschritte in der Gasphase durchgeführt werden, in dem zum Beispiel ein Wasserstofffluorid basierendes Ätzgas verwendet wird. Hierbei ist jedoch zu beachten, dass eine vollständige Prozessführung in der Gasphase oftmals zu unerwünschten Rückständen auf der Oberfläche der geätzten Strukturen führen kann. Dadurch werden insbesondere die weiteren Prozessschritte, also das Aufbringen der dielektrischen Schicht und das Bilden der zweiten Elektroden beeinträchtigt.

Eine andere Möglichkeit besteht darin, dass die Strukturen der ersten Kondensatorelektroden durch weitere, insbesondere nicht leitende Strukturen mechanisch abgestützt werden, sodass die Kapillarkräfte nicht zu einem Zusammenkleben der Kondensatorelektroden führen können. Diese Vorgehensweise hat jedoch die Nachteile, dass die herzustellenden Strukturen komplizierter sind und dass die weitere Verkleinerung der Strukturabmessungen zusätzlich erschwert wird.

Es besteht also in der Technik ein Bedarf an einem Verfahren, bei dem Elektroden für Stapelkondensatoren zuverlässig hergestellt werden können.

Diese Aufgabe wird in einem Verfahren zur Herstellung von Stapelkondensatoren für dynamische Speicherzellen gelöst, bei dem die folgenden Schritte ausgeführt werden:

– Bereitstellen eines Halbleiterwafers, der ein Substrat aufweist;
– Bilden von mehreren Kontaktstöpseln auf der Oberfläche des Substrats;
– Abscheiden einer Maskierungsschicht auf der Oberfläche des Substrats und den Kontaktstöpseln;
– Bilden von mehreren Gräben in der Maskierungsschicht, wobei jeder der Gräben über jeweils einem Kontaktstöpsel angeordnet ist und jeder Graben von der Oberseite der Maskierungsschicht zu den Kontaktstöpseln reicht;
– Aufbringen einer leitfähigen Schicht auf der Vorderseite des Halbleiterwafers, wobei die leitfähige Schicht die Seitenwände der Gräben und die Kontaktstöpsel bedeckt, um eine erste Elektrode des Stapelkondensators zu bilden;
– Aufbringen eines Füllmaterials auf der Vorderseite des Halbleiterwafers, so dass die Gräben bis zur Oberseite der Maskierungsschicht mit dem Füllmaterial aufgefüllt sind;
– Ersetzen der leitfähigen Schicht der ersten Elektrode in einem oberen dem Kontaktstapel abgewandeten Bereich durch eine isolierende Schicht;
– Entfernen der Maskierungsschicht und des Füllmaterials, um freistehende erste Elektroden zu bilden;
– Aufbringen einer dielektrischen Schicht, die die Seitenflächen der freistehenden ersten Elektroden bedeckt; und
– Abscheiden einer weiteren leitfähigen Schicht über der dielektrischen Schicht auf der Vorderseite des Halbleiterwafers, um zweite Elektroden des Stapelkondensators zu bilden.

Gemäß der Erfindung werden Stapelkondensatoren gebildet, die an ihrem oberen Rand eine isolierende Schicht aufweisen, so dass bei einem eventuellen Ankleben benachbarter Elektroden kein Kurzschluss entstehen kann. Damit lassen sich Ausbeute und Zuverlässigkeit von integrierten Halbleiterbausteinen steigern.

Bevorzugte Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben.

Die Erfindung wird nun anhand der beigefügten Zeichnung näher erläutert. In der Zeichnung zeigen:
1 schematisch eine Querschnittsansicht durch einen Halbleiterwafer mit DRAM-Speicherzellen;
2A bis 2D eine mögliche Ausführungsform eines erfindungsgemäßen Verfahrens zur Bildung der Stapelkondensatoren, wobei jeweils schematisch Querschnittsansichten durch einen Halbleiterwafer in verschiedenen Stufen des Verfahrens gezeigt sind;
3A bis 3F eine weitere mögliche Ausführungsform eines erfindungsgemäßen Verfahrens zur Bildung der Stapelkondensatoren, wobei jeweils schematisch Querschnittsansichten durch einen Halbleiterwafer in verschiedenen Stufen des Verfahrens gezeigt sind; und
4A bis 4F eine weitere mögliche Ausführungsform eines erfindungsgemäßen Verfahrens zur Bildung der Stapelkondensatoren, wobei jeweils schematisch Querschnittsansichten durch einen Halbleiterwafer in verschiedenen Stufen des Verfahrens gezeigt sind.
Die Erfindung wird beispielhaft an einem Verfahren zum Herstellen eines DRAM-Bausteins erläutert. Die Erfindung lässt sich jedoch auch für andere Herstellungsverfahren anwenden, bei denen freistehende Strukturelemente gebildet werden müssen, die kein Anhaften während der Herstellung zeigen dürfen.
Als Beispiel seien hier SGT-Transistoren genannt, die auf einem säulenförmigen Halbleiter hergestellt werden.
In 1 ist eine Seitenansicht eines Stapelkondensators für eine DRAM-Zelle gezeigt. Ein Halbleiterwafer 2 umfasst ein Substrat 4 eines halbleitenden Materials. Als halbleitendes Material wird beispielsweise Silizium verwendet. Der Halbleiterwafer 2 ist Ausgangspunkt für die Herstellung einer Vielzahl von Speicherzellen 6. Jede Speicherzelle 6 beinhaltet einen Auswahltransistor 10 und einen Stapelkondensator 12. Der Stapelkondensator 12 ist über der Oberfläche 8 des Substrats 4 angeordnet.
Der Auswahltransistor 10 ist innerhalb des Substrats 4 angeordnet. Der Auswahltransistor 10 wird durch einen ersten Anschluss 14 und einen zweiten Anschluss 16 gebildet. Zwischen dem ersten Anschluss 14 und dem zweiten Anschluss 16 ist ein Gate-Anschluss 20 angeordnet, der über einem vorzugsweise dünnen Gate-Dielektrikum 18 angebracht ist.
Der Gate-Anschluss 20 kann beispielsweise aus einem Stapel von verschiedenen Schichten bestehen, beispielsweise Silizium und Wolfram. Der Gate-Anschluss 20 dient auch als Wortleitung, um eine bestimmte Speicherzelle 6 während des Betriebs der Speicherzellen anzusprechen. Der mehrschichtige Aufbau dient vor allem dazu, den Widerstand der Gate-Leitung 20 zu reduzieren.
Der erste Anschluss 14 ist mit einem Bitleitungsanschluss 22 verbunden. Der Bitleitungsanschluss 22 ist oberhalb des ersten Anschlusses 14 angeordnet. Der Bitleitungsanschluss 22 ist mit einer Bitleitung 24 verbunden, die über den Bitleitungsanschluss 22 angeordnet ist. Die Bitleitung 24 dient als Lese- oder Schreibleitung während des Betriebs der Speicherzellen 6.
Der zweite Anschluss 16 ist mit einem Kontaktstöpsel 26 verbunden. Der Kontaktstöpsel 26 ist über dem zweiten Anschluss 16 angeordnet. Der Kontaktanschluss 26 dient als Verbindung zu einer ersten Elektrode 28 des Kondensators 12. Die erste Elektrode 28 des Kondensators 12 ist über der Oberfläche 8 des Substrats 4 angeordnet.
In 1 sind die ersten Elektroden 28 in einer Seitenansicht gezeigt. Die dreidimensionale Struktur der ersten Elektroden kann unterschiedliche Geometrien aufweisen. So ist es möglich, dass die ersten Elektroden 28 eine zylindrische, elliptische oder rechteckige Geometrie zeigen.
Wie in 1 gezeigt ist, wird für die ersten Elektroden eine nahezu vertikale Seitenwand über dem Kontaktstöpsel 26 verwendet. Es ist jedoch auch möglich, nicht vertikale Seitenwände oder Seitenwände, die eine verfeinerte Struktur aufweisen, zu verwenden.
Die erste Elektrode 28 des Kondensators 12 ist von einer dielektrischen Schicht 30 bedeckt. Die dielektrische Schicht 30 dient als Dielektrikum des Kondensators 12. Eine zweite Elektrode 32 ist über der dielektrischen Schicht 30 angeordnet. Üblicherweise ist die zweite Elektrode 32 des Kondensators 12 eine gemeinsame Elektrode für alle Speicherzellen 6 des Speicherbausteins. Die zweite Elektrode 32 stellt folglich eine Verbindung zwischen benachbarten Speicherzellen 6 dar.
Der kundige Fachmann weiß jedoch, dass andere Elemente notwendig oder wünschenswert sind, um eine funktionierende Speicherzelle 6 zu bilden. Beispielsweise könnte eine Isolation zwischen benachbarten Transistoren 10 angebracht werden, um Kurzschlüsse zwischen benachbarten Anschlüssen zu verhindern. Zusätzlich wird üblicherweise eine Barriereschicht zwischen dem Kontaktstöpsel 26 und der ersten Elektrode 28 aufgebracht, um Diffusion der verschiedenen Materialien zu verhindern. Ebenso ist es denkbar, eine Isolation zwischen verschiedenen Kontaktstöpseln 28 herzustellen, um einen Kurzschluss zu benachbarten Speicherzellen 6 zu verhindern. In einer weiteren Ausgestaltung ist es ebenfalls denkbar, die Bitleitung 24 über der zweiten Elektrode 32 des Kondensators 12 anzuordnen, in dem ein verlängerter Bitleitungskontakt 22 verwendet wird.
Unter Bezugnahme auf die 2A bis 2D wird im Folgenden eine Ausführungsform eines Verfahrens zur Herstellung von Speicherkondensatoren beschrieben, welches geeignet ist, DRAM-Speicherzellen herzustellen, wie sie in 1 gezeigt sind.
Das Verfahren gemäß einer ersten Ausführungsform der Erfindung stellt in einem ersten Prozessschritt den Halbleiterwafer 2 bereit, der verwendet wird, um die Speicherzellen 6 mit den Stapelkondensatoren herzustellen. Der Halbleiterwafer 2 umfasst das Substrat 4. In dem Substrat 4 würden in vorigen Prozessschritten die Transistoren 10, Bitleitungen 24 und andere Elemente der Speicherzelle 6 hergestellt. Wie in 2A gezeigt ist, ist auf der Oberfläche 8 des Substrats 4 eine Isolationsschicht 34 aufgebracht, die die Oberseite der Kontaktstöpsel 26 freilässt. Die Isolationsschicht 34 kann zum Beispiel aus Siliziumnitrid oder Siliziumdioxid bestehen.
Die Kontaktstöpsel 26 weisen vorzugsweise einen niedrigen Widerstand auf und sind zum Beispiel aus amorphem Silizium, das mit Arsen gedopt ist, hergestellt. In einer Herstellungstechnologie, die eine minimale Strukturabmessung von 70 nm aufweist, weisen die Kontaktstöpsel 26 einen Abstand zueinander auf, der an der Größenordnung zwischen 50 nm und 200 nm liegt.
In einem weiteren Schritt wird eine Maskierungsschicht 40 auf der Oberfläche 8 des Substrats 4, der Isolationsschicht 34 und den Kontaktstöpseln 26 abgeschieden. Die Maskierungsschicht 40 wird beispielsweise durch vollflächiges Abscheiden einer polykristallinen Siliziumschicht oder einer Silizium/Germanium-Schicht bereitgestellt.
Die Maskierungsschicht 40 wird später als Hilfsschicht zur Herstellung der ersten Elektrode 28 verwendet und muss folglich eine gewisse Dicke aufweisen, da die Maskierungsschicht 40 den Wert der Kapazität des Speicherkondensators 12 der Speicherzelle 6 direkt beeinflusst. Für die 70 nm Prozesslinie ist eine Dicke von ungefähr 2 μm vorgesehen, wobei andere Werte zwischen 1 μm und 10 μm ebenfalls möglich sind.
Im nächsten Schritt wird für alle Speicherzellen 6 jeweils ein Graben 48 in der Maskierungsschicht 40 gebildet. Jeder der Gräben 48 ist über dem zugehörigen Kontaktstöpsel 26 angeordnet und reicht von der Oberseite 42 der Maskierungsschicht 40 bis zu den Kontaktstöpseln 26 auf der Oberseite 8 des Halbleiterwafers 2. Jeder der Gräben 48 weist Seitenwände 49 auf, die beispielsweise senkrecht oder leicht geneigt sein können, wie in 2A gezeigt. Das Bilden der Gräben 48 kann beispielsweise mit einem Trockenätzprozess erfolgen.
Wie in 2B gezeigt ist, wird in einem nächsten Prozess-Schritt eine leitfähige Schicht 50 auf der Vorderseite 8 des Halbleiterwafers 2 aufgebracht. Die leitfähige Schicht 50 bedeckt die Seitenwände 49 der Gräben 48 und die Kontaktstöpsel 26. Die leitfähige Schicht 50 bildet später die erste Elektrode 28 des Stapelkondensators 6.
Das Aufbringen der leitfähigen Schicht 50 wird beispielsweise durch konformes Abscheiden der leitfähigen Schicht 50, beispielsweise einer Metallschicht, auf der Oberseite 42 der Maskierungsschicht 40 durchgeführt
In einem nächsten Prozess-Schritt wird ein Füllmaterial 60 auf der Vorderseite 8 des Halbleiterwafers 2 aufgebracht, beispielsweise durch vollflächiges Abscheiden und nachfolgendem chemisch-mechanischen Polieren der Oberseite 42 der Maskierungsschicht 40. Nach diesen Prozess-Schritten sind die Gräben 48 bis zur Oberseite 42 der Maskierungsschicht 40 mit dem Füllmaterial 60 aufgefüllt.
Das Aufbringen des Füllmaterials 60 wird beispielsweise durch Abscheiden einer weiteren polykristallinen Siliziumschicht durchgeführt. Dies hat den Vorteil, dass später das Füllmaterial 60 und die Maskierungsschicht 40 in einem Ätzschritt entfernt werden können.
In einer alternativen Ausführungsform werden die leitfähige Schicht 50 und das Füllmaterial 60 zuerst nacheinander vollflächig abgeschieden und danach in einem einzigen chemisch-mechanischen Polierschritt von der Oberseite 42 der Maskierungsschicht 40 entfernt.
In einem nächsten Prozess-Schritt wird die Maskierungsschicht 40 und das Füllmaterial 60 bis zu einer Tiefe 62 von der Oberseite 42 der Maskierungsschicht 40 entfernt. Im Ergebnis werden die Maskierungsschicht 40 und das Füllmaterial 60 in dem oberen dem Kontaktstapel 26 abgewandeten Bereich 63 entfernt und die erste Elektrode 26 ist bis zur Tiefe 62 freigelegt. Das Entfernen der Maskierungsschicht 40 und des Füllmaterials 60 im oberen Bereich 63 kann beispielsweise mit einem Trockenätzprozess durchgeführt werden.
Anschließend wird, wie in 2C gezeigt ist, aus der leitfähigen Schicht 50 eine isolierenden Schicht 66 in dem oberen Bereich 63 gebildet. Falls für die leitfähige Schicht 50 eine metallhaltige Schicht verwendet wird, erfolgt dieser Schritt durch eine Oxidation der leitfähigen Schicht 50 in dem oberen Bereich 63. Die erste Elektrode 28 bleibt jedoch als leitfähige Schicht 50 erhalten, da die erste Elektrode 28 von dem Füllmaterial 60 geschützt wird.
Als leitfähige Schicht 50 kann beispielsweise eine Titan- oder Titannitridschicht verwendet werden. Der Schritt des Oxidierens der Metallschicht bewirkt dabei eine Volumenexpansion des gebildeten Titanoxids, so dass die isolierende Schicht im oberen Bereich 63 um etwa 20% im Vergleich zum Titannitrid der Metallschicht ausgedehnt ist. Das Oxidieren der Metallschicht wird vorzugsweise bei etwa 500°C bis 600°C durchgeführt. Im Ergebnis wird die leitfähige Schicht 50 der ersten Elektrode 26 in dem oberen Bereich 63 durch die isolierende Schicht 66 ersetzt.
Wie in 2D gezeigt ist, wird nachfolgend die Maskierungsschicht 40 und das Füllmaterial 60 entfernt, um die freistehenden ersten Elektroden 26 zu bilden. Das Entfernen der Maskierungsschicht 40 und des Füllmaterials 60 erfolgt beispielsweise in einem Ätzschritt. Sollte während der weiteren Verarbeitung eine der freistehenden ersten Elektroden 26 umkippen und auf eine benachbarte Elektrode 26 treffen, würde die isolierende Schicht 66 aufgrund ihrer größeren Abmessungen eine Isolation zwischen benachbarten Elektroden 26 hervorrufen.
Das Aufbringen einer dielektrischen Schicht, die die Seitenflächen der freistehenden ersten Elektroden 26 bedeckt, und das Abscheiden einer weiteren leitfähigen Schicht über der dielektrischen Schicht auf der Vorderseite 8 des Halbleiterwafers 2, um zweite Elektroden 32 des Stapelkondensators 12 zu bilden, vervollständigen den Prozessablauf zur Herstellung eines Stapelkondensators, wie bereits in Zusammenhang mit 1 erläutert.
Unter Bezugnahme auf die 3A bis 3F wird im Folgenden eine weitere Ausführungsform beschrieben, wobei wiederum DRAM-Speicherzellen gemäß 1 hergestellt werden.
Das Verfahren gemäß der zweiten Ausführungsform der Erfindung stellt wiederum in einem ersten Prozessschritt den Halbleiterwafer 2 bereit, der verwendet wird, um die Speicherzellen 6 mit den Stapelkondensatoren 12 herzustellen. Der Halbleiterwafer 2 umfasst das Substrat 4.
Wie in 3A gezeigt ist, ist auf der Oberfläche 8 des Substrats 4 die Isolationsschicht 34 aufgebracht, die die Kontaktstöpsel 26 teilweise freilässt. Die Isolationsschicht 34 kann zum Beispiel aus Siliziumnitrid bestehen. Die Kontaktstöpsel 26 sind zum Beispiel aus polykristallinem Silizium hergestellt.
In einem weiteren Schritt wird eine Maskierungsschicht 40 auf der Oberfläche 8 des Substrats 4, der Isolationsschicht 34 und den Kontaktstöpseln 26 abgeschieden. Die Maskierungsschicht 40 wird beispielsweise durch vollflächiges Abscheiden einer Siliziumdioxidschicht bereitgestellt.
Im nächsten Schritt wird für alle Speicherzellen 6 jeweils ein Graben 48 in der Maskierungsschicht 40 gebildet. Das Bilden der Gräben 48 kann beispielsweise mit einem Plasmaätzprozess erfolgen. Dazu wird eine Hartmaske auf der Oberseite 42 der Maskierungsschicht 40 aufgebracht und entsprechend der Lage der Gräben 48 lithographisch strukturiert. Als Hartmaske kann beispielsweise ein Schichtstapel aus einer Polysilizium 46 und einer Siliziumnitridschicht 47 verwendet werden.
Jeder der Gräben 48 ist über dem zugehörigen Kontaktstöpsel 26 angeordnet und reicht von der Oberseite 42 der Maskierungsschicht 40 bis zu den Kontaktstöpseln 26 auf der Oberseite 8 des Halbleiterwafers 2. Jeder der Gräben 48 weist Seitenwände 49 auf, die beispielsweise senkrecht oder leicht geneigt sein können, wie in 3A gezeigt.
Wie in 3B gezeigt ist, wird in einem nächsten Prozess-Schritt die Hartmaske wieder entfernt und es wird die leitfähige Schicht 50 auf der Vorderseite 8 des Halbleiterwafers 2 aufgebracht. Als leitfähige Schicht 50 wird beispielsweise eine amorphe Siliziumschicht aufgebracht.
In einem nächsten Prozess-Schritt wird ein Füllmaterial 60 auf der Vorderseite 8 des Halbleiterwafers 2 beispielsweise mittels Abscheiden von Siliziumdioxid aus der Gasphase von Tetraorthosilikat (CVD-Verfahren) aufgebracht.
Danach werden die leitfähige Schicht 50 und das Füllmaterial 60 in einem chemisch-mechanischen Polierschritt von der Oberseite 42 der Maskierungsschicht 40 entfernt, wie in 3C gezeigt ist.
In einem nächsten Prozess-Schritt, der in 3D gezeigt ist, wird die leitfähige Schicht 50 in dem oberen dem Kontaktstapel 26 abgewandeten Bereich 63 bis zu einer Tiefe 62 von der Oberseite 42 der Maskierungsschicht 40 beispielsweise mit einem Trockenätzprozess entfernt. Die erste Elektrode 28 bleibt jedoch als leitfähige Schicht 50 erhalten, da die erste Elektrode 28 von dem Füllmaterial 60 und der Maskierungsschicht 40 geschützt wird.
Anschließend wird, wie in 3E gezeigt ist, anstelle der leitfähigen Schicht 50 eine isolierenden Schicht 66 in dem oberen Bereich 63 gebildet. Dies kann beispielsweise durch Abscheiden von Siliziumnitrid geschehen, das anschließend nass – oder trockenchemisch zurückgeätzt oder durch chemisch-mechanisches Polieren auf die Maskierungsschicht 40 planarisiert wird. Im Ergebnis wird die leitfähige Schicht 50 der ersten Elektrode 26 in dem oberen Bereich 63 durch die isolierende Schicht 66 ersetzt.
Wie in 3F gezeigt ist, wird nachfolgend die Maskierungsschicht 40 und das Füllmaterial 60 entfernt, um die freistehenden ersten Elektroden 26 zu bilden. Das Entfernen der Maskierungsschicht 40 und des Füllmaterials 60 erfolgt beispielsweise in einem Ätzschritt.
Wie bereits in Zusammenhang mit 1 erläutert, wird mit den Schritten des Aufbringens einer dielektrischen Schicht, die die Seitenflächen der freistehenden ersten Elektroden 26 bedeckt, und des Abscheidens einer weiteren leitfähigen Schicht über der dielektrischen Schicht auf der Vorderseite 8 des Halbleiterwafers 2, um zweite Elektroden 32 des Stapelkondensators 12 zu bilden, der Prozessablauf zur Herstellung eines Stapelkondensators vervollständigt.
Unter Bezugnahme auf die 4A bis 4F wird im Folgenden eine weitere Ausführungsform beschrieben, wobei wiederum DRAM-Speicherzellen gemäß 1 hergestellt werden.
Das Verfahren gemäß der dritten Ausführungsform der Erfindung stellt wiederum in einem ersten Prozessschritt den Halbleiterwafer 2 bereit, der verwendet wird, um die Speicherzellen 6 mit den Stapelkondensatoren 12 herzustellen. Der Halbleiterwafer 2 umfasst das Substrat 4. In einem weiteren Schritt wird eine Maskierungsschicht 40 auf der Oberfläche 8 des Substrats 4 und den Kontaktstöpseln 26 abgeschieden.
Im nächsten Schritt wird für alle Speicherzellen 6 jeweils ein Graben 48 in der Maskierungsschicht 40 gebildet. Jeder der Gräben 48 ist über dem zugehörigen Kontaktstöpsel 26 angeordnet und reicht von der Oberseite 42 der Maskierungsschicht 40 bis zu den Kontaktstöpseln 26 auf der Oberseite 8 des Halbleiterwafers 2. Jeder der Gräben 48 weist Seitenwände 49 auf, die beispielsweise senkrecht oder leicht geneigt sein können, wie in 4A gezeigt.
Wie in 4B gezeigt ist, wird in einem nächsten Prozess-Schritt die leitfähige Schicht 50 auf der Vorderseite 8 des Halbleiterwafers 2 aufgebracht.
In einem nächsten Prozess-Schritt wird eine dielektrische Schicht 52 auf der Vorderseite 8 des Halbleiterwafers 2 beispielsweise aufgebracht, wie in 4C gezeigt.
Danach werden eine zweite leitfähige Schicht 54 auf der dielektrischen Schicht 52 aufgebracht, wie in 4D gezeigt ist. Anschließend werden die nunmehr von der ersten leitfähigen Schicht 50, der dielektrischen Schicht 52 und der zweiten leitfähigen Schicht 54 bedeckten Gräben 48 mit einem Füllmaterial 60 aufgefüllt.
In einem nächsten Prozess-Schritt, der in 4E gezeigt ist, wird ein CMP-Schritt durchgeführt, um das Füllmaterial 60, die erste leitfähige Schicht 50, die dielektrische Schicht 52 und die zweite leitfähige Schicht 54 von der Oberseite 42 der Maskierungsschicht 40 zu entfernen.
Anschließend wird, wie in 4F gezeigt ist, die erste leitfähige Schicht 50 und die zweite leitfähige Schicht 54 in dem oberen dem Kontaktstapel 26 abgewandeten Bereich 63 bis zu einer Tiefe 62 von der Oberseite 42 der Maskierungsschicht 40 beispielsweise mit einem Trockenätzprozess entfernt. Die erste Elektrode 28 bleibt jedoch als leitfähige Schicht 50 erhalten, da die erste Elektrode 28 von dem Füllmaterial 60 und der Maskierungsschicht 40 geschützt wird.
Die nachfolgenden Prozess-Schritte sind ähnlich denen, die bereits in Zusammenhang mit den Ausführungsformen gemäß der 2 und 3 erläutert wurden.
Gemäß der Erfindung werden Stapelkondensatoren gebildet, die an ihrem oberen Rand eine isolierende Schicht aufweisen, so dass bei einem eventuellen Anhaften benachbarter Elektroden kein Kurzschluss entstehen kann. Damit lassen sich Ausbeute und Zuverlässigkeit von integrierten Halbleiterbausteinen steigern, was neidigere Produktionskosten zur Folge hat.

2: Halbleiterwafer
4: Substrat
6: Speicherzellen
8: Oberfläche
10: Auswahltransistor
12: Stapelkondensator
14: erster Anschluss
16: zweiter Anschluss
18: Gate-Dielektrikum
20: Gate-Anschluss
22: Bitleitungsanschluss
24: Bitleitung 24
26: Kontaktstöpsel
28: erste Elektrode
30: dielektrische Schicht
32: zweite Elektrode
34: Isolationsschicht
40: Maskierungsschicht
42: Oberseite
44: Dicke
48: Graben
49: Seitenwand
50: leitfähige Schicht
52: dielektrische Schicht
54: zweite leitfähige Schicht
60: Füllmaterial
62: Tiefe
63: oberer Bereich
66: isolierende Schicht

Claims

Verfahren zur Herstellung von Stapelkondensatoren für dynamische Speicherzellen, umfassend die folgenden Schritte: – Bereitstellen eines Halbleiterwafers (2), der ein Substrat (4) aufweist; – Bilden von mehreren Kontaktstöpseln (26) auf der Vorderseite (8) des Substrats (4); – Abscheiden einer Maskierungsschicht (40) auf der Vorderseite (8) des Substrats (4) und den Kontaktstöpseln (26); – Bilden von mehreren Gräben (48) in der Maskierungsschicht (40), wobei jeder der Gräben (48) über jeweils einem Kontaktstöpsel (26) angeordnet ist und jeder Graben (48) von der Oberseite (42) der Maskierungsschicht (40) zu den Kontaktstöpseln (26) reicht; – Aufbringen einer leitfähigen Schicht (50) auf der Vorderseite (5) des Halbleiterwafers (2), wobei die leitfähige Schicht (50) die Seitenwände (49) der Gräben (48) und die Kontaktstöpsel (26) bedeckt, um eine erste Elektrode (28) des Stapelkondensators (12) zu bilden; – Aufbringen eines Füllmaterials (60) auf der Vorderseite (8) des Halbleiterwafers (2), so dass die Gräben (48) bis zur Oberseite (42) der Maskierungsschicht (40) mit dem Füllmaterial (50) aufgefüllt sind; – Ersetzen der leitfähigen Schicht (50) der ersten Elektrode (28) in einem oberen dem Kontaktstapel (26) abgewandeten Bereich (63) durch eine isolierende Schicht; – Entfernen der Maskierungsschicht (40) und des Füllmaterials (50), um freistehende erste Elektroden (28) zu bilden; – Aufbringen einer dielektrischen Schicht, die die Seitenflächen der freistehenden ersten Elektroden (28) bedeckt; und – Abscheiden einer weiteren leitfähigen Schicht über der dielektrischen Schicht auf der Vorderseite (8) des Halbleiterwa fers (2), um zweite Elektroden (32) des Stapelkondensators (12) zu bilden.
Verfahren nach Anspruch 1, bei dem der Schritt des Aufbringens einer leitfähigen Schicht (50) durch Aufbringen einer Metallschicht durchgeführt wird.
Verfahren nach Anspruch 2, bei dem der Schritt des Ersetzens der leitfähigen Schicht (50) der ersten Elektrode (28) folgende Schritte umfasst: – Entfernen der Maskierungsschicht (40) und des Füllmaterials (60) in dem oberen dem Kontaktstapel (26) abgewandeten Bereich (63); und – Oxidieren der Metallschicht zur Bildung der isolierenden Schicht in dem oberen Bereich (63).
Verfahren nach Anspruch 3, bei dem die Metallschicht Titannitrid umfasst und der Schritt des Oxidierens der Metallschicht eine Volumenexpansion des Titanoxids um 5% bis 50% im Vergleich zum Titannitrid der Metallschicht hervorruft.
Verfahren nach Anspruch 4, bei dem der Schritt des Oxidierens der Metallschicht bei etwa 500°C bis 600°C durchgeführt wird.
Verfahren nach einem der Ansprüche 1 bis 5, bei dem der Schritt des Abscheidens einer Maskierungsschicht (40) das Abscheiden einer polykristallinen Silizium/Germanium-Schicht umfasst.
Verfahren nach einem der Ansprüche 1 bis 5, bei dem der Schritt des Abscheidens einer Maskierungsschicht (40) das Abscheiden einer polykristallinen Siliziumschicht umfasst.
Verfahren nach einem der Ansprüche 1 bis 7, bei dem der Schritt des Aufbringens eines Füllmaterials (60) das Abscheiden einer weiteren polykristallinen Siliziumschicht umfasst.
Verfahren nach Anspruch 7 und 8, bei dem der Schritt des Entfernens der Maskierungsschicht (40) und des Füllmaterials (50) in dem oberen dem Kontaktstöpsel (26) abgewandeten Bereich (63) mit einem Trockenätzprozess durchgeführt wird.
Verfahren nach einem der Ansprüche 1 bis 9, bei dem der Schritt des Aufbringens einer leitfähigen Schicht (50) folgendes umfasst: – konformes Abscheiden der leitfähigen Schicht (50); und – chemisch-mechanisches Polieren der der Vorderseite (5) des Halbleiterwafers (2), um die leitfähige Schicht (50) auf der Oberseite (42) der Maskierungsschicht (40) zu entfernen.
Verfahren nach einem der Ansprüche 1 bis 10, bei dem der Schritt des Entfernens der Maskierungsschicht (40) und des Füllmaterials (60) in einem Ätzschritt erfolgt.
Verfahren nach einem der Ansprüche 1 bis 11, bei dem der Schritt des Aufbringens des Füllmaterials (60) folgendes umfasst: – konformes Abscheiden des Füllmaterials (60); und – chemisch-mechanisches Polieren der der Vorderseite (5) des Halbleiterwafers (2), um das Füllmaterial (60) auf der Oberseite (42) der Maskierungsschicht (40) zu entfernen.
Verfahren nach Anspruch 1, bei dem der Schritt des Ersetzens der leitfähigen Schicht (50) der ersten Elektrode (60) folgende Schritte umfasst: – Entfernen der leitfähigen Schicht (50) in dem oberen dem Kontaktstapel (26) abgewandeten Bereich (63); und – Aufbringen der isolierenden Schicht (50) in dem oberen Bereich (63).
Verfahren nach Anspruch 13, bei dem der Schritt des Aufbringens einer leitfähigen Schicht (50) durch Aufbringen einer amorphen dotierten Siliziumschicht durchgeführt wird.
Verfahren nach einem der Ansprüche 13 oder 14, bei dem der Schritt des Abscheidens einer Maskierungsschicht (40) das Abscheiden einer Siliziumdioxidschicht umfasst.
Verfahren nach einem der Ansprüche 13 bis 15, bei dem der Schritt des Aufbringens eines Füllmaterials (60) das Abscheiden einer weiteren Siliziumdioxidschicht umfasst.
Verfahren nach einem der Ansprüche 13 bis 15, bei dem der Schritt des Aufbringens der isolierenden Schicht (50) in dem oberen Bereich (63) das Aufbringen von Siliziumnitrid umfasst.