KR20090106009A - 반도체 소자 제조 방법 - Google Patents

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Abstract

본 발명은 필라패턴의 휘어짐 현상 및 필라패턴의 외부 노출을 방지하는 반도체 소자 제조 방법을 제공하기 위한 것으로, 이를 위해 기판에 복수의 필라패턴을 형성하는 단계, 상기 필라패턴들 사이를 채우는 제1도전막을 매립하는 단계, 일측 방향으로 인접하는 상기 필라패턴들 상에 제1하드마스크막패턴을 형성하는 단계, 상기 제1하드마스크막패턴을 식각장벽으로 제1도전막을 식각하는 단계, 상기 일측 방향과 교차하는 타측 방향으로 인접하는 상기 필라패턴들 상에 제2하드마스크막패턴을 형성하는 단계 및 상기 제2하드마스크막패턴을 식각장벽으로 식각된 상기 제1도전막을 식각하여, 상기 필라패턴들을 감싸는 게이트 전극을 형성하는 단계를 포함함으로써, 상/하 채널을 갖는 반도체 소자의 안정성을 확보한다.
필라패턴, 식각장벽, 도전막, 하드마스크막패턴

Description

반도체 소자 제조 방법{METHOD FOR FABRICATING SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자의 제조 기술에 관한 것으로, 특히 채널이 상/하 방향으로 형성되는 반도체 소자 제조 방법에 관한 것이다.
반도체 소자의 디자인룰(design rule)이 감소함에 따라 단위 메모리셀(memory cell)이 차지하는 평면적 또한 감소하고 있다. 이와 같은 단위 메모리셀의 평면적의 감소에 대응하여, 소스 및 드레인(source and drain)을 활성영역 내에 상/하로 배치시켜서 채널이 상/하 방향, 예컨대 수직으로 형성되는 반도체 소자가 제안되었다.
도 1a 내지 도 1c는 종래기술에 따라 채널이 상/하 방향으로 형성되는 반도체 소자의 제조 방법을 나타낸 공정단면도이다.
도 1a에 도시된 바와 같이, 기판(11) 상에 복수의 게이트 하드마스크막패턴(12)을 형성하고, 이를 식각장벽으로 기판(11)을 식각하여 필라헤드(13, piliar head)를 형성한다.
이어서, 게이트 하드마스크막패턴(12)과 필라헤드(13)의 측벽에 스페이서(14)를 형성한 후, 이를 식각장벽으로 기판(11)을 식각하여 필라넥(15)을 형성한다. 필라헤드(13)와 필라넥(15)을 통칭하여 필라패턴이라 표기한다.
이이서, 필라넥(15)을 감싸는 게이트 절연막(16)과 게이트 전극(17)을 형성한다. 게이트 전극(17)의 형성은 도전막을 증착한 후, 별도의 마스크 없이 에치백(etch back) 공정을 진행하여 형성한다.
도 1b에 도시된 바와 같이, 기판(11)에 불순물을 도핑하고, 개별 필라패턴을 덮는 하드마스크막패턴(18)을 형성한다. 이때, 하드마스크막패턴(18)은 산화막으로 형성한다.
이후, 하드마스크막패턴(18)을 식각장벽으로 불순물이 도핑된 기판(11)에 트렌치(22)를 형성하고, 이를 통해 불순물영역을 분리하여 배리드 비트라인(19, buried bit line)을 형성한다.
이어서, 하드마스크막패턴(18)을 제거한다.
도 1c에 도시된 바와 같이, 인접하는 배리드 비트라인(19)간, 배리드 비트라인(19)과 후속 워드라인과의 절연을 위해 분리막(20)을 형성한다. 이후, 게이트 전극(17)간을 연결하는 워드라인(21)을 형성한다.
이로써, 채널이 상/하 방향으로 형성되는 반도체 소자가 제조 된다.
그러나, 위와 같은 공정을 통해 형성되는 반도체 소자는 다음과 같은 문제점을 갖고 있다.
첫째, 게이트 하드마스크막패턴(12)은 게이트 전극(17)을 형성하는 에치백 공정에서 과도한 손실이 발생하기 때문에 1500~2000Å만큼 두껍게 형성해야 한다. 때문에 도 1a와 같이 필라넥(15)을 형성하는 과정에서 좁은 폭을 갖는 필라넥(15)에 무게를 가중시켜 필라패턴이 휘어지는 문제점을 발생시킨다.
둘째, 필라패턴 사이의 공간이 작아질수록, 불순물영역을 분리하는 공정의 난이도는 높아진다. 즉, 도 1b와 같이 트렌치(22)를 형성하는 과정에서 측벽보호막(14)이 손실되어 필라패턴이 노출되는 문제점이 발생된다. 이는 기판(11)을 식각하는 식각가스에 대해 하드마스크막패턴(18)의 식각선택비가 우수하지 못해 발생하는 문제점으로, 기판(11)을 식각하는 과정에서 산화막으로 형성된 하드마스크막패턴(18)과 측벽보호막(14)이 과도하게 손실되어 발생되는 문제이다.
셋째, 도 1c에 대응되는 평면도인 도 2를 참조하면, 워드라인(21)이 필라패턴으로 인해 단락된 것을 확인할 수 있다. 이때, 인접하는 워드라인(21) 간은 게이트 전극(17)으로 연결되며, 이는 저항이 면적과 반비례 관계인 것을 참고할 경우, 게이트 전극(17)의 폭(W10)이 작아 워드라인(21)의 저항이 증가되는 것을 의미한다.
따라서, 위와 같은 문제점들을 해결할 수 있는 기술의 필요성이 제기되고 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 필라패턴의 휘어짐 현상 및 필라패턴의 외부 노출을 방지하는 반도체 소자 제조 방법을 제공하는데 그 목적이 있다.
상기의 목적을 달성하기 위한 본 발명의 반도체 소자 제조 방법은 기판에 복수의 필라패턴을 형성하는 단계, 상기 필라패턴들 사이를 채우는 제1도전막을 매립하는 단계, 일측 방향으로 인접하는 상기 필라패턴들 상에 제1하드마스크막패턴을 형성하는 단계, 상기 제1하드마스크막패턴을 식각장벽으로 제1도전막을 식각하는 단계, 상기 일측 방향과 교차하는 타측 방향으로 인접하는 상기 필라패턴들 상에 제2하드마스크막패턴을 형성하는 단계 및 상기 제2하드마스크막패턴을 식각장벽으로 식각된 상기 제1도전막을 식각하여, 상기 필라패턴들을 감싸는 게이트 전극을 형성하는 단계를 포함한다.
상술한 바와 같은 과제 해결 수단을 바탕으로 하는 본 발명은, 게이트 전극을 에치백 공정이 아닌, 필라패턴 상부를 덮는 마스크패턴들을 사용하여 형성한다. 때문에, 게이트 전극 형성중, 필라패턴의 손상은 방지되어 필라패턴의 휘어짐 현상 은 방지된다.
또한, 워드라인의 저항 감소를 통해 반도체 소자의 신뢰성을 향상시킨다.
결과적으로, 상/하 채널을 갖는 반도체 소자의 안정성이 확보되고, 나아가 수율을 증가시킬 수 있는 효과를 획득한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위해 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다.
도 3a 및 도 3j는 본 발명의 실시예에 따라 채널이 상/하 방향으로 형성되는 반도체 소자의 제조 방법을 나타낸 공정도이다.
도 3a에 도시된 바와 같이, 기판(31) 상에 복수의 게이트 하드마스크막패턴(32)을 형성하고, 이를 식각장벽으로 기판(31)을 식각하여 필라헤드(33)를 형성한다.
게이트 하드마스크막패턴(32)은 질화막, 특히 실리콘질화막으로 형성한다. 그리고, 게이트 하드마스크막패턴(32)은 1000~1400Å의 두께(H1)로 형성되는데, 이는 종래의 두께(H2)보다 얇은 것이다.
이어서, 게이트 하드마스크막패턴(32)과 필라헤드(33)의 측벽에 측벽보호막(34)을 형성한 후, 이를 식각장벽으로 기판(31)을 등방성 식각하여 필라넥(35)을 형성한다.
측벽보호막(34)은 필라헤드(33)가 형성된 기판의 단차를 따라 질화막을 증착한 후, 에치백(etch back) 공정을 진행하여 형성한다.
이하, 필라헤드(33)와 필라넥(35)을 통칭하여 필라패턴이라 표기한다.
이어서, 필라패턴 하부의 기판(31)에 불순물을 도핑하여 불순물영역(39)을 형성한다. 불순물영역(39)은 소스 및 드레인으로 작용하며, 더불어 배리드 비트라인으로 작용한다. 또한, 불순물영역(39)을 형성할 때, 필라헤드(33)에도 소스 및 드레인을 형성한다.
이어서, 필라넥(35)을 감싸는 게이트 절연막(36)을 형성하고, 이후 게이트 절연막(36)이 형성된 기판 전면에 제1도전막(37)을 형성한다. 이때, 필라패턴 사이는 제1도전막(37)으로 채워진다. 그리고, 제1도전막(37)은 폴리실리콘막 또는 금속막일 수 있다.
이어서, 제1도전막(37) 상에 제1마스크막패턴(38)을 형성한다.
제1마스크막패턴(38)의 폭(W1)은 필라패턴의 폭(W2)보다 넓은 폭(W1>W1)을 갖으며, 필라패턴이 측벽보호막(34)을 포함했을 경우의 폭보다도 넓다. 그리고, 제1마스크막패턴(38)은 불순물영역(39)을 양분하여 배리드 비트라인을 형성하기 위한 라인형(line type)의 마스크패턴으로 일측방향으로 연장되어 형성된다.
도 3b에 도시된 바와 같이, 제1마스크막패턴(38)을 식각장벽으로 제1도전막(37), 게이트 절연막(36) 및 기판(31)의 불순물영역(39)을 식각하여 제1트렌치(40)를 형성한다. 이때, 불순물영역(39)은 식각공정으로 인해 양분되며, 이에 따라 필라패턴간을 연결하는 복수의 베리드 비트라인(39A)이 형성된다. 이하, 식각된 제1도전막(37)을 제1도전막패턴(37A)으로 표기한다.
이어서, 제1마스크막패턴(38)을 제거한다.
도 3c에 도시된 바와 같이, 제1트렌치(40)를 매립하는 제1절연막(41)을 형성한다. 제1절연막(41)은 산화막 또는 스핀온 절연막일 수 있다.
도 3d에 도시된 바와 같이, 제1절연막(41)이 형성된 기판(31) 상에 제2마스크막패턴(42)을 형성한다. 여기서, 제2마스크막패턴(42)은 제거된 상기 제1마스크막패턴(도 3b 참조, 38)과 교차되는 방향으로 연장된 라인형의 마스크패턴이다.
도 3e에 도시된 바와 같이, 제2마스크막패턴(42)을 식각장벽으로 제1도전막패턴(37A)을 식각하여 제2트렌치(43)를 형성하며, 이에 따라 개별 필라패턴만을 감싸는 제1도전막패턴(37B)이 형성된다. 그리고, 제1도전막패턴(37A)을 식각할때, 제1도전막패턴(37A)과 제1절연막(41)의 식각선택비를 증가시켜 제1절연막(41)의 식각을 방지한다.
이어서, 제2마스크막패턴(42)을 제거한다.
도 3f에 도시된 바와 같이, 제2트렌치(43)에 제2절연막(44)을 매립한다. 이때, 제1절연막(41)과 제2절연막(44)의 표면은 동일 높이를 갖으며, 이에 따라 제2절연막(44)이 형성된 기판(31) 표면은 평평한 형상을 갖는다.
또한, 제2절연막(44)의 형성으로 개별 제1도전막패턴(37B)들은 격리(isolation)된다.
도 3g에 도시된 바와 같이, 제2절연막(44)을 덮고, 제거된 제2마스크막패턴(42, 도 3e 참조)과 평행하게 연장되는 제3마스크막패턴(45)을 형성한다.
제3마스크막패턴(45)은 후속 워드라인이 형성될 영역을 개방하는 형상을 갖는다.
도 3h에 도시된 바와 같이, 제3마스크막패턴(45)을 식각장벽으로 제1절연막(41)의 일부를 식각하여 복수의 제3트렌치(46)를 형성한다.
식각으로 인해 잔류하는 제1절연막패턴(41A)은 배리드 비트라인(39A) 사이를 절연 및 분리할 수 있는 두께를 갖는다. 또한, 제3트렌치(46)의 형성으로 인해 마주보는 측벽보호막(34)의 일측벽면이 노출된다.
도 3i에 도시된 바와 같이, 제3트렌치(46)에 제2도전막(47)을 매립한다. 이때, 제3트렌치(46)가 인접하는 제1도전막패턴(37B)간 마주보는 일측벽면을 노출시키고, 이 제3트렌치(46)에 제2도전막(47)이 매립되었기 때문에, 인접하는 제1도전막패턴(37B)들은 제2도전막(47)으로 인해 전기적으로 연결된다.
도 3j에 도시된 바와 같이, 제2도전막(47)을 패터닝하여 워드라인(47A)을 형성한다. 워드라인(47A)은 제2도전막(47)에 대한 에치백 공정으로 형성되는데, 이때, 제1도전막패턴(37B)의 일부까지 함께 식각된다. 이렇게 식각된 제1도전막패턴(37B)은 게이트 전극으로 작용하여 상/하채널을 유도한다.
도 3j의 평면도를 참조하면, 채널을 상/하 방향으로 유도하기 위한 게이트 전극(37B), 필라헤드(33)와 배리드 비트라인(39A)에 형성된 소스 및 드레인이 형성된 것을 확인할 수 있다. 또한, 각각의 게이트 전극(37B)에 구동전압을 전달하는 워드라인(47B)과 셀(cell, 상기 필라헤드(33)와 접촉하는 캐패시터를 의미함)의 데이터를 각각의 게이트 전극(37B)을 통해 공유하는 배리드 비트라인(39A)을 포함하 는 것을 확인할 수 있다.
여기서, 게이트 전극(37B)의 폭(W4)은 필라헤드(33)의 폭(W3) 보다 큰 폭을 갖고 있으며, 이에 따라 필라헤드(33)의 폭이 동일한 조건하에 종래기술에 해당하는 도 2의 게이트 전극(17)의 폭(W10)보다 넓은 폭을 갖는다. 이는 게이트 전극(37B) 폭의 증가에 따라 워드라인의 저항이 감소되는 것을 나타낸다.
전술한 바와 같은 본 발명의 실시예는, 게이트 하드마스크막패턴(32)을 덮는 절연막을 형성한 후, 제1마스크막패턴(38)을 이용하는 제1패터닝 공정과 제2마스크막패턴(42)을 이용하는 제2패터닝 공정을 진행하여 게이트 전극(37B)을 형성한다. 때문에, 게이트 전극의 에치백 공정을 생략할 수 있으며, 게이트 하드마스크막패턴(32) 상부에 제1마스크막패턴(38) 또는 제2마스크막패턴(42)이 잔류함으로써, 식각중에 게이트 하드마스크막패턴(32)의 손상을 방지한다. 따라서, 에치백 공정에 따른 게이트 하드마스크막패턴(32)의 손실을 방지할 수 있으며, 이에 따라 필라패턴의 휘어짐 현상을 방지할 수 있다.
또한, 제1도전막(37)을 금속막으로 형성할 경우, 불순물영역을 분리하는 과정에서 발생하는 필라패턴의 노출 문제를 해결할 수 있다. 즉, 기판을 식각하는 과정에서 기판과 식각선택비가 높은 금속막이 필라패턴의 측벽을 보호하고 있음으로 상술한 문제를 해결할 수 있는 것이다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식 을 가진 자에게 있어 명백할 것이다.
도 1a 내지 도 1c는 종래기술에 따라 채널이 상/하 방향으로 형성되는 반도체 소자의 제조 방법을 나타낸 공정단면도.
도 2는 도 1c의 평면도.
도 3a 및 도 3j는 본 발명의 실시예에 따라 채널이 상/하 방향으로 형성되는 반도체 소자의 제조 방법을 나타낸 공정도.
* 도면의 주요부분에 대한 부호의 설명 *
33 : 필라헤드 37A : 게이트 전극
47A : 워드라인 39A : 베리드 비트라인

Claims (6)

  1. 기판에 복수의 필라패턴을 형성하는 단계;
    상기 필라패턴들 사이를 채우는 제1도전막을 매립하는 단계;
    일측 방향으로 인접하는 상기 필라패턴들 상에 제1하드마스크막패턴을 형성하는 단계;
    상기 제1하드마스크막패턴을 식각장벽으로 제1도전막을 식각하는 단계;
    상기 일측 방향과 교차하는 타측 방향으로 인접하는 상기 필라패턴들 상에 제2하드마스크막패턴을 형성하는 단계; 및
    상기 제2하드마스크막패턴을 식각장벽으로 식각된 상기 제1도전막을 식각하여, 상기 필라패턴을 감싸는 게이트 전극을 형성하는 단계
    를 포함하는 반도체 소자 제조 방법.
  2. 제1항에 있어서,
    상기 필라패턴을 형성한 후, 상기 필라패턴 하부의 기판에 불순물영역을 형성하는 단계를 더 포함하는 반도체 소자 제조 방법.
  3. 제2항에 있어서,
    상기 제1하드마스크막패턴으로 제1도전막을 식각한 후, 상기 제1하드마스크막패턴과 상기 제1도전막을 식각장벽으로 상기 기판을 식각하여 상기 불순물영역을 분리하는 단계를 더 포함하는 반도체 소자 제조 방법.
  4. 제3항에 있어서,
    상기 기판 식각시, 상기 제1도전막이 상기 필라패턴의 측벽을 덮고 있는 것을 특징으로 하는 반도체 소자 제조 방법.
  5. 제1항에 있어서,
    상기 게이트 전극을 형성한 후, 일측 방향으로 인접하는 게이트 전극간을 연결하는 워드라인을 형성하는 단계를 더 포함하는 반도체 소자 제조 방법.
  6. 제1항에 있어서,
    상기 제1도전막은 폴리실리콘막 또는 금속막으로 형성하는 반도체 소자 제조 방법.
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