KR20100028826A - 비휘발성 메모리 소자 제조 방법 - Google Patents

비휘발성 메모리 소자 제조 방법 Download PDF

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Abstract

본 발명은 반도체 소자 제조 방법에 관한 것으로, 보다 상세히는 비휘발성 메모리 소자 제조 방법에 관한 것이다. 본 발명은 비휘발성 메모리 소자 제조 방법에 있어서, 기판 상에 제1하드마스크 층을 형성하는 단계; 상기 제1하드마스크 층 및 기판을 식각하여 제1방향으로 상호 평행하게 확장되는 소자분리 트렌치를 형성하는 단계; 상기 소자분리 트렌치 내에 절연막을 매립하여 소자분리막을 형성하는 단계; 상기 소자분리막이 형성된 결과물 상에, 상기 제1방향과 교차하는 제2방향으로 상호 평행하게 확장되는 복수의 플로팅 게이트 마스크 패턴을 형성하는 단계; 상기 플로팅 게이트 마스크 패턴을 식각 베리어로 상기 제1하드마스크 층을 식각하여, 섬 형태의 플로팅 게이트 전극 트렌치를 형성하는 단계; 및 상기 플로팅 게이팅 전극 트렌치 내에 도전막을 매립하여 섬 형태의 플로팅 게이트 전극을 형성하는 단계를 포함한다. 본 발명에 따르면, 섬 형태의 플로팅 게이트 전극을 형성함으로써, 게이트 패턴 형성시 터널절연막의 손상을 방지할 수 있다. 또한, 기판 상에 형성된 하드마스크 층을 통해 플로팅 게이트 전극의 높이를 증가시킴으로써, 리세스 구조의 플로팅 게이트 전극 형성시 커플링 비를 향상시킬 수 있다.
비휘발성 메모리 소자, 플로팅 게이트 전극

Description

비휘발성 메모리 소자 제조 방법{METHOD FOR FABRICATING NON-VOLATILE MEMORY DEVICE}
본 발명은 반도체 소자 제조 방법에 관한 것으로, 보다 상세히는 비휘발성 메모리 소자 제조 방법에 관한 것이다.
비휘발성 메모리 소자는 전원공급이 차단되더라도 저장된 데이터가 그대로 유지되는 메모리 장치로서, 기판 상에 터널 절연막, 플로팅 게이트 전극, 전하차단막 및 콘트롤 게이트 전극으로 이루어지는 게이트 패턴을 구비하며, 상기 플로팅 게이트 전극 내에 전하를 주입 및 방출하여 데이터를 저장한다.
이하, 도면을 참조하여 종래기술에 따른 비휘발성 메모리 소자의 구조 및 그 문제점을 상세히 살펴보도록 한다.
도 1은 종래기술에 따른 플로팅 게이트형 비휘발성 메모리 소자의 레이아웃도이다.
도시된 바와 같이, 필드 영역(102)에 형성된 라인 형태의 소자분리막에 의해 활성 영역(101)이 정의된다. 기판 상에는 제1방향(A-A')으로 비트 라인이 구비되 고, 상기 제1방향과 교차하는 제2방향(B-B')으로 워드 라인이 구비된다. 이때, 활성 영역(101)의 소정 영역에는 제1방향으로 터널절연막 및 플로팅 게이트 전극이 형성되며, 상기 제2방향으로 콘트롤 게이트 전극이 형성된다.
도 2a 내지 도 2f는 종래기술에 따른 플로팅 게이트형 비휘발성 메모리 소자의 제조 공정을 설명하기 위한 공정 단면도이다. 여기서, (a) 도면은 도 1의 제1방향(A-A') 단면도이고, (b) 도면은 도 1의 제2방향(B-B') 단면도이다.
도 2a에 도시된 바와 같이, 기판(200) 상에 터널절연막(210)을 형성한다. 여기서, 터널절연막(210)은 전하의 터널링에 따른 에너지 장벽막으로 제공되는 것으로서, 산화막으로 이루어진다.
이어서, 터널절연막(210) 상에 플로팅 게이트 전극용 도전막(220)을 형성한다. 여기서, 플로팅 게이트 전극은 전하가 주입되거나 방출되며, 폴리실리콘막으로 이루어진다. 이어서, 플로팅 게이트 전극용 도전막(220) 상에 하드마스크 층(230)을 형성한다. 여기서, 하드마스크 층(230)은 질화막으로 이루어진다.
이어서, 하드마스크 층(230) 상에 제1방향으로 연장되는 소자분리 마스크 패턴(240)을 형성하고, 소자분리 마스크 패턴(240)을 식각 베리어로 하드마스크 층(230), 플로팅 게이트 전극용 도전막(220), 터널절연막(210) 및 기판(200)을 소정 깊이 식각하여, 소자분리 트렌치를 형성한다.
도 2b에 도시된 바와 같이, 상기 소자분리 트렌치 내에 산화막을 매립시켜 소자분리막(250)을 형성한다. 이로써, 활성 영역과 필드 영역이 정의되며, 상기 활 성 영역 상에 라인형의 플로팅 게이트 전극용 도전막(220)이 형성된다.
이어서, 소자분리막(250)을 소정 깊이 식각하여 유효 필드 산화막 높이(Effective Field oxide Height;EFH)를 조절한다. 여기서, 유효 필드 산화막 높이는 활성 영역의 기판(200) 표면으로부터 소자분리막(240) 표면까지의 높이(W1)를 의미하며, 이를 통해 후속 공정에 의해 형성되는 전하차단막과 접하는 플로팅 게이트 전극의 면적을 증가시켜 비휘발성 메모리 소자의 커플링 비를 증가시킬 수 있다.
도 2c에 도시된 바와 같이, 하드마스크 층(230)를 제거하여 플로팅 게이트 전극용 도전막(220)의 표면을 노출시킨 후, 결과물의 전면에 전하차단막(260)을 형성한다. 여기서, 전하차단막(260)은 전하가 플로팅 게이트 전극을 통과하여 위쪽으로 이동하는 것을 방지하기 위한 것으로, 산화막, 질화막 및 산화막이 적층된 ONO막으로 이루어진다.
도 2d에 도시된 바와 같이, 전하차단막(260)이 형성된 결과물의 전체 구조 상에 콘트롤 게이트 전극용 도전막(270)을 형성한 후, 콘트롤 게이트 전극용 도전막(270) 상에 콘트롤 게이트 전극 예정 영역을 노출시키면서 제2방향으로 연장되는 콘트롤 게이트 마스크 패턴(미도시)을 형성한다.
이어서, 상기 콘트롤 게이트 마스크 패턴을 식각 베리어로 상기 콘트롤 게이트 전극용 도전막(270), 전하차단막(260) 및 플로팅 게이트 전극용 도전막(220)을 식각함으로써, 터널절연막(210), 플로팅 게이트 전극(220), 전하차단막(260) 및 콘트롤 게이트 전극(270)으로 이루어지는 게이트 패턴을 형성한다.
이때, 게이트 패턴을 형성하는 과정에서, 터널절연막(210)이 손상될 수 있으며, 이는 비휘발성 메모리 소자의 데이터 보유(data retention) 특성 및 싸이클링 특성을 저하시키게 된다. 이를 보다 상세히 살펴보면 다음과 같다.
종래의 비휘발성 메모리 소자 제조 방법에 따르면, 터널절연막(210)이 형성된 결과물의 전면에 형성된 플로팅 게이트 전극용 도전막(220)은 소자분리막(250) 형성시, 라인형으로 1차 식각된다. 이어서, 게이트 패턴 형성시 2차 식각되어 섬 형태의 플로팅 게이트 전극을 형성하게 된다. 따라서, 게이트 패턴 형성을 위해 콘트롤 게이트 전극용 도전막(270), 전하차단막(260) 및 플로팅 게이트 전극용 도전막(220)을 함께 식각하는 과정에서 터널절연막(210)이 손상될 수 있다.
한편, 메모리 장치의 집적도 향상에 따른 채널 길이 감소로 인하여 메모리 장치의 특성이 저하되는 것을 방지하기 위하여, 종래기술은 리세스 구조의 플로팅 게이트 전극을 제안한다.
그러나, 리세스 구조의 플로팅 게이트 전극을 형성하는 경우, 동일한 높이의 플로팅 게이트 전극에 대해 채널 길이만을 증가시키기 때문에, 커플링 비가 감소하게 된다. 따라서, 메모리 장치의 특성이 저하되는 문제점이 유발된다.
본 발명은 상기 문제점을 해결하기 위해 제안된 것으로, 게이트 패턴 형성시 터널절연막의 손상을 방지하기 위하여, 다마신 공법에 의해 섬 형태의 플로팅 게이트 전극을 형성하는 비휘발성 메모리 소자 제조 방법을 제공하는 것을 제1 목적으로 한다.
또한, 본 발명은 리세스 구조의 플로팅 게이트 전극을 포함하는 비휘발성 메모리 장치의 커플링 비를 증가시키기 위하여, 기판 상에 형성된 하드마스크 층을 이용하여 플로팅 게이트 전극의 높이를 증가시키는 비휘발성 메모리 소자 제조 방법을 제공하는 것을 제2 목적으로 한다.
이러한 목적을 달성하기 위해 제안된 본 발명은 비휘발성 메모리 소자 제조 방법에 있어서, 기판 상에 제1하드마스크 층을 형성하는 단계; 상기 제1하드마스크 층 및 기판을 식각하여 제1방향으로 상호 평행하게 확장되는 소자분리 트렌치를 형성하는 단계; 상기 소자분리 트렌치 내에 절연막을 매립하여 소자분리막을 형성하는 단계; 상기 소자분리막이 형성된 결과물 상에, 상기 제1방향과 교차하는 제2방향으로 상호 평행하게 확장되는 복수의 플로팅 게이트 마스크 패턴을 형성하는 단계; 상기 플로팅 게이트 마스크 패턴을 식각 베리어로 상기 제1하드마스크 층을 식각하여, 섬 형태의 플로팅 게이트 전극 트렌치를 형성하는 단계; 및 상기 플로팅 게이팅 전극 트렌치 내에 도전막을 매립하여 섬 형태의 플로팅 게이트 전극을 형성하는 단계를 포함하는 것을 일 특징으로 한다.
또한, 본 발명은 비휘발성 메모리 소자 제조 방법에 있어서, 기판 상에 제3하드마스크 층을 형성하는 단계; 상기 제3하드마스크 층 상에, 상기 제3하드마스크 층과 식각 선택비가 큰 제4하드마스크 층을 형성하는 단계; 상기 제4하드마스크 층. 제3하드마스크 층 및 기판을 식각하여 제1방향으로 상호 평행하게 확장되는 소자분리 트렌치를 형성하는 단계; 상기 소자분리 트렌치 내에 절연막을 매립하여 소자분리막을 형성하는 단계; 상기 소자분리막이 형성된 결과물 상에, 상기 제1방향과 교차하는 제2방향으로 상호 평행하게 확장되는 복수의 플로팅 게이트 마스크 패턴을 형성하는 단계; 상기 플로팅 게이트 마스크 패턴을 식각 베리어로 상기 제4하드마스크 층 및 제3하드마스크층을 식각하여, 섬 형태의 플로팅 게이트 전극 트렌치를 형성하는 단계; 및 상기 플로팅 게이팅 전극 트렌치 내에 도전막을 매립하여 섬 형태의 플로팅 게이트 전극을 형성하는 단계를 포함하는 것을 다른 특징으로 한다.
또한, 본 발명은 리세스 구조의 플로팅 게이트 전극을 갖는 비휘발성 메모리 소자 제조 방법에 있어서, 기판 상에 하드마스크 층을 형성하는 단계; 상기 하드마스크 층 상에 플로팅 게이트 마스크 패턴을 형성하는 단계; 상기 플로팅 게이트 마스크 패턴을 식각베리어로 상기 하드마스크 층을 식각하여 플로팅 게이트 전극용 트렌치를 형성하는 단계; 상기 플로팅 게이트 전극용 트렌치 저면을 소정 깊이 리세스하는 단계; 및 상기 리세스된 플로팅 게이트 전극 트렌치에 플로팅 게이트 전 극용 도전막을 매립하는 단계를 포함하는 것을 다른 특징으로 한다.
본 발명에 따르면, 다마신 공법에 의해 섬 형태의 플로팅 게이트 전극을 형성함으로써 터널절연막의 손상을 방지할 수 있다. 따라서, 비휘발성 메모리 소자의 데이터 보유(data retention) 특성 및 싸이클링 특성을 향상시키고, 비휘발성 메모리 소자 제조 공정의 수율을 증가시킬 수 있다. 특히, 질화막과 폴리실리콘막 또는 산화막과 폴리실리콘막으로 이루어지는 이중 하드마스크를 이용함으로써, 섬 형태의 플로팅 게이트 전극을 형성할 수 있다.
또한, 본 발명에 따르면, 리세스 구조의 플로팅 게이트 전극을 형성함에 있어서, 기판 상에 형성된 하드마스크 층을 이용하여 콘트롤 게이트 전극의 높이를 증가시킴으로써 커플링 비를 향상시킬 수 있다. 따라서, 비휘발성 메모리 소자의 특성을 향상시킬 수 있다.
이하에서는, 본 발명의 가장 바람직한 실시예가 설명된다. 도면에 있어서, 두께와 간격은 설명의 편의를 위하여 과장될 수 있다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
도 3은 본 발명의 일 실시예에 따른 플로팅 게이트형 비휘발성 메모리 소자의 레이아웃도이다.
도시된 바와 같이, 필드 영역(302)에 형성된 라인 형태의 소자분리막에 의해 활성 영역(301)이 정의된다. 기판 상에는 제1방향(A-A')으로 비트 라인이 구비되고, 상기 제1방향과 교차하는 제2방향(B-B')으로 워드 라인이 구비된다. 이때, 활성 영역(301)의 소정 영역에는 제1방향으로 터널절연막 및 플로팅 게이트 전극이 형성되며, 상기 제2방향으로 콘트롤 게이트 전극이 형성된다.
도 4a 내지 도 4c는 본 발명의 제1 실시예에 따른 플로팅 게이트형 비휘발성 메모리 소자 제조 방법을 설명하기 위한 공정 단면도이다. 여기서, (a) 도면은 도 3의 제1방향(A-A') 단면을 나타내고, (b) 도면은 도 3의 제2방향(B-B') 단면을 나타내며, (c) 도면은 평면도를 나타낸다.
도 4a에 도시된 바와 같이, 기판(400)을 소정 깊이 식각하여 제1방향으로 상호 평행하게 확장되는 복수의 소자분리트렌치를 형성한 후, 상기 소자분리 트렌치 내에 절연막을 매립하여 소자분리막(410)을 형성한다. 여기서, 절연막은 산화막으로 이루어지는 것이 바람직하다.
이어서, 소자분리막(410)이 형성된 기판(400) 상에 제2방향으로 상호 평행하게 확장되는 복수의 플로팅 게이트 마스크 패턴(420)을 형성한다. 이때, 플로팅 게이트 마스크 패턴(420)은 제2방향으로 배열되는 섬 형태의 플로팅 게이트 전극 예 정 영역(F)을 노출시키면서 제2방향으로 연장된다.
여기서, 플로팅 게이트 전극 예정 영역(F)은 소자분리막(410)에 의해 정의되는 활성 영역 중, 후속 공정에 의해 형성되는 콘트롤 게이트 전극과 교차되는 영역으로, 후속 공정에 의해 섬 형태의 플로팅 게이트 전극이 형성될 영역을 말한다. 따라서, 플로팅 게이트 마스크 패턴(420)은 플로팅 게이트 전극 예정 영역(F)과 소자분리막(410)을 번갈아 노출시키게 된다.
도 4b에 도시된 바와 같이, 플로팅 게이트 마스크 패턴(420)을 식각 베리어로 노출된 기판(400) 즉, 플로팅 게이트 전극 예정 영역(F)을 소정 깊이 식각하여 제1방향 및 제2방향으로 배열되는 섬 형태의 플로팅 게이트 전극 트렌치(T)를 형성한다. 이때, 노출된 기판(400)만을 선택적으로 식각하며, 소자분리막(410)은 유지되어 제2방향으로 이웃하는 플로팅 게이트 전극 트렌치(T)를 상호 분리한다. 이로써, 섬 형태의 플로팅 게이트 전극 트렌치(T)를 형성할 수 있다. 여기서, 플로팅 게이트 전극 예정 영역(F) 식각 단계는 소자분리막(410)과 기판(400) 사이의 식각 선택비가 큰 조건에서 수행되는 것이 바람직하다. 즉, 기판(400)의 식각 선택비가 큰 식각 조건을 이용하여 게이트 전극 예정 영역(F) 식각 공정을 수행하는 것이 바람직하다.
도 4c에 도시된 바와 같이, 플로팅 게이트 전극 트렌치(T)의 내벽에 터널 절연막(430)을 형성한다. 여기서, 터널절연막(430)은 전하의 터널링에 따른 에너지 장벽막으로 제공되는 것으로서, 산화막으로 이루어지는 것이 바람직하다.
이어서, 플로팅 게이트 전극 트렌치(T)에 도전막을 매립하여 제1방향 및 제2 방향으로 배열되는 섬 형태의 플로팅 게이트 전극(440)을 형성한다. 여기서, 플로팅 게이트 전극(440)은 전하가 저장되는 실질적인 데이터 저장소로서, 폴리실리콘막으로 이루어지는 것이 바람직하다.
이와 같이, 미리 패터닝된 플로팅 게이트 전극 트렌치(T)에 도전막을 매립함으로써, 다마신(damascene) 공법에 의해 섬 형태의 플로팅 게이트 전극(440)을 형성할 수 있다.
이어서, 소자분리막(410)을 소정 깊이 식각하여 유효 필드산화막 높이(Effective Field oxide Height;EFH)를 조절하는 것이 바람직하다. 여기서, 유효 필드 산화막 높이(Effective Field oxide Height;EFH)는 활성 영역의 기판(400) 표면으로부터 소자분리막(410) 표면까지의 높이(W2)를 의미하며, 이를 통해 비휘발성 메모리 소자의 커플링 비를 조절할 수 있다.
이어서, 결과물의 전면에 전하차단막(450)을 형성한다. 여기서, 전하차단막(450)은 전하가 플로팅 게이트 전극(440)을 통과하여 위쪽으로 이동하는 것을 방지하기 위한 것으로, 산화막, 질화막 및 산화막이 적층된 ONO막으로 이루어지는 것이 바람직하다.
이어서, 전하차단막(450) 상에 콘트롤 게이트 전극용 도전막을 형성한 후에, 콘트롤 게이트 예정 영역을 덮으면서 제2방향으로 연장되는 콘트롤 게이트 마스크 패턴(미도시)을 형성한다.
이어서, 상기 마스크 패턴을 식각 베리어로 콘트롤 게이트 전극용 도전막을 식각하여, 플로팅 게이트 전극(440)을 덮으면서 제2방향으로 연장되는 콘트롤 게이 트 전극(460)을 형성한다. 여기서, 콘트롤 게이트 전극(460)은 금속실리사이드막으로 이루어지는 것이 바람직하다.
이로써, 터널절연막(430), 플로팅 게이트 전극(440), 전하차단막(450) 및 콘트롤 게이트 전극(460)으로 이루어지는 게이트 패턴이 형성된다.
이때, 전술한 바와 같이, 섬 형태의 플로팅 게이트 전극(440)이 다마신 공법에 의해 미리 형성되므로, 게이트 패턴 형성 과정에서 터널절연막(430)이 노출되지 않는다. 따라서, 터널절연막(430)의 손상으로 인한 데이터 보유(data retention) 특성 저하 및 싸이클링 특성 저하를 방지할 수 있다.
도 5a 내지 도 5h는 본 발명의 제2실시예에 따른 비휘발성 메모리 소자 제조 방법을 설명하기 위한 공정 단면도이다. 여기서, (a) 도면은 도 3의 제1방향(A-A') 단면을 나타내고, (b) 도면은 도 3의 제2방향(B-B') 단면을 나타내며, (c) 도면은 평면도를 나타낸다.
도 5a에 도시된 바와 같이, 기판(500) 상에 제1하드마스크 층(510)을 형성한다. 여기서, 제1하드마스크 층(510)은 제3하드마스크층(510A), 제3하드마스크층과의 식각 선택비가 큰 제4하드마스크층(510B) 및 제4하드마스크층과의 식각 선택비가 큰 제5하드마스크층(510C)의 적층 구조로 이루어지는 것이 바람직하다. 특히, 제4하드마스크층(510B)은 제3하드마스크층(510A) 및 제5하드마스크층(510C)보다 식각 선택비가 큰 물질로 이루어지는 것이 더욱 바람직하며, 예를 들어, 제3하드마스크층(510A)은 산화막으로 이루어지고, 제4하드마스크층(510B)은 질화막으로 이루 어지고, 제5하드마스크층(510C)은 산화막으로 이루어지는 것이 더욱 바람직하다.
이때, 제3하드마스크층(510A)의 두께에 따라 플로팅 게이트 전극의 두께가 결정된다. 즉, 플로팅 게이트 전극의 두께는 제3하드마스크층(510A)의 두께와 동일한 값을 갖게 되므로, 제3하드마스크층(510A)을 통해 플로팅 게이트 전극의 높이를 증가시켜 커플링 비를 증가시킬 수 있다.
이어서, 제5하드마스크층(510C) 상에 제1방향으로 상호 평행하게 확장되는 복수의 소자분리 마스크 패턴(520)을 형성한다.
도 5b에 도시된 바와 같이, 소자분리 마스크 패턴(520)을 식각 베리어로 제1하드마스크 층(510) 및 기판(500)을 소정 깊이 식각하여 제1방향으로 상호 평행하게 확장되는 복수의 소자분리 트렌치를 형성한다. 이어서, 소자분리 트렌치가 형성된 결과물의 전체 구조상에 절연막을 형성한다. 여기서, 절연막은 산화막으로 이루어지는 것이 바람직하다. 이어서, 제4하드마스크층(510B)의 표면이 노출될 때까지 평탄화 공정을 수행함으로써, 소자분리막(530)을 형성한다.
도 5c에 도시된 바와 같이, 제4하드마스크층(510B)을 식각 베리어로 소자분리막(530)을 일부 두께 리세스한 후, 리세스된 영역에 제2하드마스크층(540)을 매립한다. 여기서, 제2하드마스크층(540)은 후속 섬 형태의 플로팅 게이트 전극 트렌치 형성시, 식각 베리어로서 사용되며, 제1하드마스크층(510)보다 식각 선택비가 큰 물질로 이루어지는 것이 바람직하다. 특히, 제2하드마스크층(540)은 폴리실리콘막으로 이루어지는 것이 더욱 바람직하다.
도 5d에 도시된 바와 같이, 제2하드마스크층(540)이 형성된 결과물 상에, 제 2방향으로 상호 평행하게 확장되는 복수의 플로팅 게이트 마스크 패턴(550)을 형성한다. 이때, 플로팅 게이트 마스크 패턴(550)은 제2방향으로 배열되는 섬 형태의 플로팅 게이트 전극 예정 영역(F)을 노출시키면서 제2방향으로 연장된다.
여기서, 플로팅 게이트 전극 예정 영역(F)은 소자분리막(530)에 의해 정의되는 활성 영역 중, 후속 공정에 의해 형성되는 콘트롤 게이트 전극과 교차되는 영역으로, 후속 공정에 의해 섬 형태의 플로팅 게이트 전극이 형성될 영역을 말한다.
여기서, 플로팅 게이트 전극 예정 영역(F) 상에는 하드마스크 층 즉, 제3하드마스크층(510A) 및 제4하드마스크층(510B)이 형성되어 있고, 소자분리막(530) 상에는 제2하드마스크층(540)이 형성되어 있으므로, 플로팅 게이트 마스크 패턴(550)은 제4하드마스크층(510B)과 제2하드마스크층(540)을 번갈아 노출시키게 된다.
도 5e에 도시된 바와 같이, 플로팅 게이트 마스크 패턴(550)을 식각 베리어로 하드마스크 층 즉, 제4하드마스크층(510B) 및 제3하드마스크층(510A)을 식각하여, 제1방향 및 제2방향으로 배열되는 섬 형태의 플로팅 게이트 전극 트렌치(T)를 형성한다.
이때, 제2하드마스크층(540)이 식각 베리어로서의 역할을 하게 되므로, 제2방향으로 배열되는 플로팅 게이트 전극 예정 영역(F) 사이의 소자분리막(530)을 손상시키지 않고, 섬 형태의 플로팅 게이트 전극 트렌치(T)를 형성할 수 있다. 여기서, 플로팅 게이트 전극 트렌치(T) 형성 과정은 제2하드마스크층(540) 보다 제3하드마스크층(510A) 및 제4하드마스크층(510B)의 식각 선택비가 큰 조건에서 수행되는 것이 바람직하다.
도 5f에 도시된 바와 같이, 플로팅 게이트 전극 트렌치(T) 저면의 기판(500)을 소정 깊이 리세스하는 것이 바람직하다. 이를 통해, 리세스 구조의 플로팅 게이트 전극을 형성하여 채널 길이를 증가시킬 수 있으며, 이때, 제3하드마스크층(510A)에 의해 플로팅 게이트 전극의 높이를 증가시킬 수 있기 때문에 충분한 커플링 비를 확보할 수 있다.
도 5g에 도시된 바와 같이, 플로팅 게이트 전극 트렌치(T)의 내벽에 터널 절연막(560)을 형성한다. 여기서, 터널절연막(560)은 산화막으로 이루어지는 것이 바람직하다.
이어서, 플로팅 게이트 전극 트렌치(T)에 도전막을 매립하여 제1방향 및 제2방향으로 배열되는 섬 형태의 플로팅 게이트 전극(570)을 형성한다. 여기서, 플로팅 게이트 전극(570)은 폴리실리콘막으로 이루어지는 것이 바람직하다. 플로팅 게이트 전극(570)의 형성 과정을 보다 상세히 살펴보면 다음과 같다.
먼저, 플로팅 게이트 전극 트렌치(T)가 형성된 결과물의 전체 구조 상에 플로팅 게이트 전극용 도전막을 형성한다. 이어서, 제4하드마스크층(510B)을 식각 정지막으로 플로팅 게이트 전극용 도전막을 평탄화한 후, 제4하드마스크층(510B)을 식각 베리어로 소자분리막(530)의 표면이 노출될 때까지 플로팅 게이트 전극용 도전막을 식각한다. 이로써, 섬 형태의 플로팅 게이트 전극(570)이 형성된다.
도 5h에 도시된 바와 같이, 소자분리막(530)을 소정 깊이 식각하여 유효 필드산화막 높이(Effective Field oxide Height;EFH)를 조절하는 것이 바람직하다. 이를 통해, 노출되는 플로팅 게이트 전극(570)의 면적을 증가시킴으로써, 플로팅 게이트 전극 비휘발성 메모리 소자의 커플링 비를 증가시킬 수 있다. 특히, 본 발명의 일 실시예에 따르면, 제1방향으로 인접한 플로팅 게이트 전극 사이의 제3하드마스크층(510A) 상에 제4하드마스크층(510B)이 존재하므로, 용이하게 유효필드산화막 높이를 조절할 수 있다.
이어서, 제4하드마스크층(510B)을 제거한 후, 제4하드마스크층(510B)이 제거된 결과물의 전면에 전하차단막(580)을 형성한다. 여기서, 전하차단막(580)은 산화막, 질화막 및 산화막이 적층된 ONO막으로 이루어지는 것이 바람직하다.
이어서, 전하차단막(580) 상에 콘트롤 게이트 전극용 도전막을 형성한 후에, 콘트롤 게이트 예정 영역을 덮으면서 제2방향으로 연장되는 콘트롤 게이트 마스크 패턴(미도시)을 형성한다.
이어서, 콘트롤 게이트 마스크 패턴을 식각 베리어로 콘트롤 게이트 전극용 도전막을 식각하여, 플로팅 게이트 전극(570)을 덮으면서 제2방향으로 평행하게 확장되는 복수의 콘트롤 게이트 전극(590)을 형성한다. 여기서, 콘트롤 게이트 전극(590)은 금속 실리사이드막으로 이루어지는 것이 바람직하다.
이로써, 터널절연막(560), 플로팅 게이트 전극(570), 전하차단막(580) 및 콘트롤 게이트 전극(590)으로 이루어지는 게이트 패턴이 형성된다.
도 6a 내지 도 6g는 본 발명의 제3 실시예에 따른 비휘발성 메모리 소자 제조 방법을 설명하기 위한 공정 단면도이다. 여기서, (a) 도면은 도 3의 제1방향(A-A') 단면을 나타내고, (b) 도면은 도 3의 제2방향(B-B') 단면을 나타내며, (c) 도 면은 평면도를 나타낸다.
도 6a에 도시된 바와 같이, 기판(600) 상에 제1하드마스크 층(610)을 형성한다. 여기서, 제1하드마스크 층(610)은 제3하드마스크층(610A) 및 제3하드마스크층(610A)과의 식각 선택비가 큰 제4하드마스크층(610B)의 적층 구조로 이루어지는 것이 바람직하다. 예를 들어, 제3하드마스크층(610A)은 산화막으로 이루어지고, 제4하드마스크층(610B)은 질화막으로 이루어지는 것이 더욱 바람직하다.
이때, 제3하드마스크층(610A)의 두께에 따라 플로팅 게이트 전극의 두께가 결정된다. 즉, 플로팅 게이트 전극의 두께는 제3하드마스크층(610A)의 두께와 동일한 값을 갖게 되므로, 제3하드마스크층(610A)을 통해 플로팅 게이트 전극의 높이를 증가시켜 커플링 비를 증가시킬 수 있다.
이어서, 제4하드마스크층(610B) 상에 제1방향으로 상호 평행하게 확장되는 소자분리 마스크 패턴(620)을 형성한다.
도 6b에 도시된 바와 같이, 소자분리 마스크 패턴(620)을 식각 베리어로 하드마스크 층(610) 및 기판(600)을 소정 깊이 식각하여 제1방향으로 상호 평행하게 확장되는 소자분리 트렌치를 형성한다. 이어서, 소자분리 트렌치가 형성된 결과물의 전체 구조상에 절연막을 형성한다. 여기서, 절연막은 산화막으로 이루어지는 것이 바람직하다. 이어서, 제4하드마스크층(610B)의 표면이 노출될 때까지 절연막에 대해 평탄화 공정을 수행함으로써, 소자분리막(630)을 형성한다.
이어서, 소자분리막(630)이 형성된 결과물 상에, 제2방향으로 상호 평행하게 확장되는 복수의 플로팅 게이트 마스크 패턴(640)을 형성한다. 이때, 플로팅 게이 트 마스크 패턴(640)은 제2방향으로 배열되는 섬 형태의 플로팅 게이트 전극 예정 영역(F)을 노출시키면서 제2방향으로 연장된다.
여기서, 플로팅 게이트 전극 예정 영역(F)은 소자분리막(630)에 의해 정의되는 활성 영역 중, 후속 공정에 의해 형성되는 콘트롤 게이트 전극과 교차되는 영역으로, 후속 공정에 의해 섬 형태의 플로팅 게이트 전극이 형성될 영역을 말한다.
여기서, 플로팅 게이트 전극 예정 영역(F) 상에는 하드마스크 층 즉, 제3하드마스크층(610A) 및 제4하드마스크층(610B)이 형성되어 있으므로, 플로팅 게이트 마스크 패턴(640)은 제4하드마스크층(610B)과 소자분리막(630)을 번갈아 노출시키게 된다.
도 6c에 도시된 바와 같이, 플로팅 게이트 마스크 패턴(640)을 식각 베리어로 플로팅 게이트 전극 예정 영역(F)에 형성된 제4하드마스크층(610B)을 식각한다. 이때, 제4하드마스크층(610B)의 식각 공정은 제4하드마스크층(610B)과 소자분리막(630) 사이의 식각 선택비가 큰 조건에서 수행되는 것이 바람직하다.
도 6d에 도시된 바와 같이, 제4하드마스크층(610B)을 식각 베리어로 제3하드마스크층(610A)을 식각하여 플로팅 게이트 전극 트렌치(T)를 형성한다. 이때, 제3하드마스크층(610A)이 산화막으로 이루어지는 경우, 제3하드마스크층(610A)을 식각하는 과정에서 소자분리막(630)이 함께 식각될 수 있으나, 이러한 경우에도 제3하드마스크층(610A)과 소자분리막(630) 간의 단차(d)가 유지되므로, 섬 형태의 플로팅 게이트 전극 트렌치(T)를 형성할 수 있다.
도 6e에 도시된 바와 같이, 플로팅 게이트 전극 트렌치(T) 저면의 기판(600) 을 소정 깊이 리세스하는 것이 바람직하다. 이를 통해, 리세스 구조의 플로팅 게이트 전극을 형성하여 채널 길이를 증가시킬 수 있으며, 이때, 하드마스크 층 특히, 제3하드마스크층(610A)에 의해 플로팅 게이트 전극의 높이를 증가시킬 수 있기 때문에 충분한 커플링 비를 확보할 수 있다.
도 6f에 도시된 바와 같이, 플로팅 게이트 전극 트렌치(T)의 내벽에 터널 절연막(650)을 형성한다. 여기서, 터널절연막(650)은 산화막으로 이루어지는 것이 바람직하다.
이어서, 플로팅 게이트 전극 트렌치(T)에 도전막을 매립하여 제1방향 및 제2방향으로 배열되는 섬 형태의 플로팅 게이트 전극(660)을 형성한다. 여기서, 플로팅 게이트 전극(660)은 폴리실리콘막으로 이루어지는 것이 바람직하다. 플로팅 게이트 전극(660)의 형성 과정을 보다 상세히 살펴보면 다음과 같다.
먼저, 플로팅 게이트 전극 트렌치(T)가 형성된 결과물의 전체 구조 상에 플로팅 게이트 전극용 도전막을 형성한다. 이어서, 제3하드마스크층(610A)을 식각 정지막으로 플로팅 게이트 전극용 도전막을 평탄화하여, 섬 형태의 플로팅 게이트 전극(660)을 형성한다.
도 6g에 도시된 바와 같이, 소자분리막(630)을 소정 깊이 식각하여 유효 필드산화막 높이(Effective Field oxide Height;EFH)를 조절하는 것이 바람직하다. 이를 통해, 후속 공정에 의해 형성되는 전하차단막(670)과 접하는 플로팅 게이트 전극(660)의 면적을 증가시킴으로써, 플로팅 게이트 전극 비휘발성 메모리 소자의 커플링 비를 증가시킬 수 있다.
이어서, 결과물의 전면에 전하차단막(670)을 형성한다. 여기서, 전하차단막(670)은 산화막, 질화막 및 산화막이 적층된 ONO막으로 이루어지는 것이 바람직하다.
이어서, 전하차단막(670) 상에 콘트롤 게이트 전극용 도전막을 형성한 후에, 콘트롤 게이트 예정 영역을 덮으면서 제2방향으로 상호 평행하게 확장되는 복수의 콘트롤 게이트 마스크 패턴(미도시)을 형성한다.
이어서, 상기 콘트롤 게이트 마스크 패턴을 식각 베리어로 콘트롤 게이트 전극용 도전막을 식각하여, 플로팅 게이트 전극(660)을 덮으면서 제2방향으로 상호 평행하게 확장되는 복수의 콘트롤 게이트 전극(680)을 형성한다. 여기서, 콘트롤 게이트 전극(680)은 금속실리사이드막으로 이루어지는 것이 바람직하다.
이로써, 터널절연막(650), 플로팅 게이트 전극(660), 전하차단막(670) 및 콘트롤 게이트 전극(680)으로 이루어지는 게이트 패턴이 형성된다.
도 7a 내지 도 7c는 본 발명의 제4 실시예에 따른 비휘발성 메모리 소자 제조 방법을 설명하기 위한 공정 단면도이다.
도 7a에 도시된 바와 같이, 기판(700) 상에 하드마스크 층(710)을 형성한다. 여기서, 하드마스크 층(710)은 플로팅게이트 전극의 높이를 증가시키기 위한 것으로, 이를 통해, 커플링 비를 향상시킬 수 있다. 이어서, 하드마스크 층(710) 상에 플로팅 게이트 마스크 패턴(720)을 형성한다.
도 7b에 도시된 바와 같이, 플로팅 게이트 마스크 패턴(720)을 식각 베리어 로 하드마스크 층(710)을 식각하여 플로팅 게이트 트렌치(T)를 형성한다. 여기서, 플로팅 게이트 트렌치(T)는 크게 두가지 형태로 형성될 수 있다. 첫째, 제1방향 및 제2방향으로 배열되는 섬 형태로 형성될 수 있으며, 둘째, 제1방향으로 확장되는 라인형으로 형성될 수 있다.
이어서, 플로팅 게이트 트렌치(T) 저면을 소정 깊이 리세스한다. 이와 같은, 리세스 구조를 통해 채널의 길이를 증가시키게 된다.
도 7c에 도시된 바와 같이, 리세스된 플로팅 게이트 트렌치(T) 내벽에 터널절연막(730)을 형성한다. 이어서, 터널절연막(730)이 형성된 결과물의 전체 구조 상에 플로팅 게이트 전극용 도전막(740)을 형성한다.
여기서, 섬 형태의 플로팅 게이트 트렌치(T)를 형성한 첫번째 경우에는, 하드마스크 층(710)이 노출될 때까지 플로팅 게이트 전극용 도전막(740)을 평탄화하여 섬 형태의 리세스 구조를 갖는 플로팅 게이트 전극(740)을 형성할 수 있다. 이어서, 본 도면에는 도시되지 않았으나, 전하차단막 및 콘트롤 게이트 전극을 형성하여, 리세스 구조의 플로팅 게이트 전극(740)을 갖는 게이트 패턴을 형성할 수 있다.
또한, 제1방향으로 확장되는 플로팅 게이트 트렌치(T)를 형성한 두번째 경우에는, 하드마스크층(710)이 노출될 때까지 플로팅 게이트 전극용 도전막(740)을 평탄화하여, 1차로 라인형의 플로팅 게이트 전극(740)을 형성하게 된다. 이어서, 본 도면에는 도시되지 않았으나, 전하차단막 및 콘트롤 게이트 전극용 도전막을 형성한 후, 콘트롤 게이트 전극용 도전막, 전하차단막 및 라인형의 플로팅 게이트 전 극(740)을 식각하여 리세스 구조의 플로팅 게이트 전극을 갖는 게이트 패턴을 형성할 수 있다.
전술한 바와 같은 리세스 구조의 플로팅 게이트 전극 형성 방법에 의하면, 하드마스크층(710)을 통해 플로팅 게이트 전극(740)의 높이를 증가시킬 수 있으며, 이를 통해 용이하게 유효 필드산화막 높이(Effective Field oxide Height;EFH)를 조절하여 커플링 비를 향상시킬 수 있다.
또한, 리세스 구조를 통해 채널의 길이를 증가시킴과 동시에, 하드마스크 층(710)을 통해 플로팅 게이트 전극의 높이를 증가시킬 수 있으므로, 비휘발성 메모리 소자의 커플링 비를 더욱 향상시킬 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1은 종래기술에 따른 플로팅 게이트형 비휘발성 메모리 소자의 레이아웃도.
도 2a 내지 도 2d는 종래기술에 따른 비휘발성 메모리 소자 제조 방법을 설명하기 위한 공정 단면도.
도 3은 본 발명의 일 실시예에 따른 플로팅 게이트형 비휘발성 메모리 소자의 레이아웃도.
도 4a 내지 도 4c는 본 발명의 제1 실시예에 따른 비휘발성 메모리 소자 제조 방법을 설명하기 위한 공정 단면도.
도 5a 내지 도 5h는 본 발명의 제2 실시예에 따른 비휘발성 메모리 소자 제조 방법을 설명하기 위한 공정 단면도.
도 6a 내지 도 6g는 본 발명의 제3 실시예에 따른 비휘발성 메모리 소자 제조 방법을 설명하기 위한 공정 단면도.
도 7a 내지 도 7c는 본 발명의 제4 실시예에 따른 비휘발성 메모리 소자 제조 방법을 설명하기 위한 공정 단면도.
[도면의 주요 부분에 대한 부호의 설명]
500: 기판, 510: 제1하드마스크 층, 520: 소자분리 마스크 패턴, 530: 소자분리막, 540: 제2하드마스크 층, 550: 콘트롤 게이트 마스크 패턴, 560: 터널절연막, 570: 플로팅 게이트 전극, 580: 전하차단막, 590: 콘트롤 게이트 전극

Claims (27)

  1. 기판 상에 제1하드마스크 층을 형성하는 단계;
    상기 제1하드마스크 층 및 기판을 식각하여 제1방향으로 상호 평행하게 확장되는 소자분리 트렌치를 형성하는 단계;
    상기 소자분리 트렌치 내에 절연막을 매립하여 소자분리막을 형성하는 단계;
    상기 소자분리막이 형성된 결과물 상에, 상기 제1방향과 교차하는 제2방향으로 상호 평행하게 확장되는 복수의 플로팅 게이트 마스크 패턴을 형성하는 단계;
    상기 플로팅 게이트 마스크 패턴을 식각 베리어로 상기 제1하드마스크 층을 식각하여, 섬 형태의 플로팅 게이트 전극 트렌치를 형성하는 단계; 및
    상기 플로팅 게이팅 전극 트렌치 내에 도전막을 매립하여 섬 형태의 플로팅 게이트 전극을 형성하는 단계
    를 포함하는 비휘발성 메모리 소자 제조 방법.
  2. 제 1 항에 있어서,
    상기 소자분리막 형성 단계 후에,
    상기 소자분리막을 일부 두께 리세스하는 단계; 및
    상기 리세스된 영역에 제2하드마스크층을 매립하는 단계
    를 더 포함하는 비휘발성 메모리 소자 제조 방법.
  3. 제 2 항에 있어서,
    상기 제2하드마스크층은,
    상기 제1하드마스크층 보다 식각 선택비가 큰 물질로 이루어지는
    비휘발성 메모리 소자 제조 방법.
  4. 제 2 항에 있어서,
    상기 제2하드마스크층은,
    폴리실리콘막으로 이루어지는
    비휘발성 메모리 소자 제조 방법.
  5. 제 2 항에 있어서,
    상기 플로팅 게이트 전극 형성 단계 후에,
    유효 필드산화막 높이를 조절하는 단계
    를 더 포함하는 비휘발성 메모리 소자 제조 방법.
  6. 제 2 항에 있어서,
    상기 플로팅 게이트 전극 형성 단계 후에,
    상기 플로팅 게이트 전극이 형성된 결과물의 전면에 전하차단막을 형성하는 단계; 및
    상기 전하차단막 상에 상기 플로팅 게이트 전극을 덮으면서 상기 제2방향으로 연장되는 콘트롤 게이트 전극을 형성하는 단계
    를 더 포함하는 비휘발성 메모리 소자 제조 방법.
  7. 제 2 항에 있어서,
    상기 플로팅 게이트 전극 트렌치 형성 단계 후에,
    상기 플로팅 게이트 전극 트렌치의 저면의 기판을 소정 깊이 리세스하는 단계를 더 포함하고,
    상기 플로팅 게이트 전극은,
    리세스 구조의 플로팅 게이트 전극인
    비휘발성 메모리 소자 제조 방법.
  8. 기판 상에 제3하드마스크 층을 형성하는 단계;
    상기 제3하드마스크 층 상에, 상기 제3하드마스크 층 보다 식각 선택비가 큰 제4하드마스크 층을 형성하는 단계;
    상기 제4하드마스크 층, 제3하드마스크 층 및 기판을 식각하여 제1방향으로 상호 평행하게 확장되는 소자분리 트렌치를 형성하는 단계;
    상기 소자분리 트렌치 내에 절연막을 매립하여 소자분리막을 형성하는 단계;
    상기 소자분리막이 형성된 결과물 상에, 상기 제1방향과 교차하는 제2방향으로 상호 평행하게 확장되는 복수의 플로팅 게이트 마스크 패턴을 형성하는 단계;
    상기 플로팅 게이트 마스크 패턴을 식각 베리어로 상기 제4하드마스크 층 및 제3하드마스크층을 식각하여, 섬 형태의 플로팅 게이트 전극 트렌치를 형성하는 단계; 및
    상기 플로팅 게이팅 전극 트렌치 내에 도전막을 매립하여 섬 형태의 플로팅 게이트 전극을 형성하는 단계
    를 포함하는 비휘발성 메모리 소자 제조 방법.
  9. 제 8 항에 있어서,
    상기 제3하드마스크층은 산화막으로 이루어지고,
    상기 제4하드마스크층은 질화막으로 이루어지는
    비휘발성 메모리 소자 제조 방법.
  10. 제 9 항에 있어서,
    상기 소자분리막 형성 단계 후에,
    상기 제4하드마스크층을 식각 베리어로 상기 소자분리막을 일부 두께 리세스하는 단계; 및
    상기 리세스된 영역에 제2하드마스크층을 매립하는 단계
    를 더 포함하는 비휘발성 메모리 소자 제조 방법.
  11. 제 10 항에 있어서,
    상기 플로팅 게이트 전극 트렌치 형성 단계는,
    상기 제2하드마스크층 보다 상기 제3하드마스크층 및 제4하드마스크층의 식각 선택비가 큰 조건에서 수행되는
    비휘발성 메모리 소자 제조 방법.
  12. 제 10 항에 있어서,
    상기 제2하드마스크층은,
    폴리실리콘막으로 이루어지는
    비휘발성 메모리 소자 제조 방법.
  13. 제 9 항에 있어서,
    상기 플로팅 게이트 전극 형성 단계는,
    상기 플로팅 게이트 전극 트렌치가 형성된 결과물의 전체 구조 상에 플로팅 게이트 전극용 도전막을 형성하는 단계;
    상기 제4하드마스크층을 식각 정지막으로 상기 소자분리막의 표면이 노출될 때까지 상기 플로팅 게이트 전극용 도전막을 평탄화하는 단계; 및
    상기 제4하드마스크층을 식각베리어로 상기 소자분리막이 노출될 때까지 상기 평탄화된 플로팅 게이트 전극용 식각하여 플로팅 게이트 전극을 형성하는 단계
    를 포함하는 비휘발성 메모리 소자 제조 방법.
  14. 제 9 항에 있어서,
    상기 플로팅 게이트 전극 형성 단계 후에,
    유효 필드산화막 높이를 조절하는 단계
    를 더 포함하는 비휘발성 메모리 소자 제조 방법.
  15. 제 9 항에 있어서,
    상기 플로팅 게이트 전극 형성 단계 후에,
    상기 제4하드마스크층을 제거하여 상기 제3하드마스크층의 표면을 노출시키는 단계;
    상기 제4하드마스크층이 제거된 결과물의 전면에 전하차단막을 형성하는 단계; 및
    상기 전하차단막 상에 상기 플로팅 게이트 전극을 덮으면서 상기 제2방향으로 연장되는 콘트롤 게이트 전극을 형성하는 단계
    를 더 포함하는 비휘발성 메모리 소자 제조 방법.
  16. 제 9 항에 있어서,
    상기 플로팅 게이트 전극 트렌치 형성 단계 후에,
    상기 플로팅 게이트 전극 트렌치의 저면의 기판을 소정 깊이 리세스하는 단계를 더 포함하고,
    상기 플로팅 게이트 전극은,
    리세스 구조의 플로팅 게이트 전극인
    비휘발성 메모리 소자 제조 방법.
  17. 제 8 항에 있어서,
    상기 제3하드마스크층은 산화막으로 이루어지고,
    상기 제4하드마스크층은 폴리실리콘막으로 이루어지는
    비휘발성 메모리 소자 제조 방법.
  18. 제 17 항에 있어서,
    상기 플로팅 게이트 전극 형성 단계는,
    상기 플로팅 게이트 전극 트렌치가 형성된 결과물의 전체 구조 상에 플로팅 게이트 전극용 도전막을 형성하는 단계; 및
    상기 제3하드마스크층을 식각 정지막으로 상기 플로팅 게이트 전극용 도전막을 평탄화하여 플로팅 게이트 전극을 형성하는 단계
    를 포함하는 비휘발성 메모리 소자 제조 방법.
  19. 제 17 항에 있어서,
    상기 플로팅 게이트 전극 형성 단계 후에,
    유효 필드산화막 높이를 조절하는 단계
    를 더 포함하는 비휘발성 메모리 소자 제조 방법.
  20. 제 17 항에 있어서,
    상기 플로팅 게이트 전극 형성 단계 후에,
    상기 플로팅 게이트 전극이 형성된 결과물의 전면에 전하차단막을 형성하는 단계; 및
    상기 전하차단막 상에 상기 플로팅 게이트 전극을 덮으면서 상기 제2방향으로 연장되는 콘트롤 게이트 전극을 형성하는 단계
    를 더 포함하는 비휘발성 메모리 소자 제조 방법.
  21. 제 17 항에 있어서,
    상기 플로팅 게이트 전극 트렌치 형성 단계 후에,
    상기 플로팅 게이트 전극 트렌치의 저면의 기판을 소정 깊이 리세스하는 단계를 더 포함하고,
    상기 플로팅 게이트 전극은,
    리세스 구조의 플로팅 게이트 전극인
    비휘발성 메모리 소자 제조 방법.
  22. 리세스 구조의 플로팅 게이트 전극을 갖는 비휘발성 메모리 소자 제조 방법에 있어서,
    기판 상에 하드마스크 층을 형성하는 단계;
    상기 하드마스크 층 상에 플로팅 게이트 마스크 패턴을 형성하는 단계;
    상기 플로팅 게이트 마스크 패턴을 식각베리어로 상기 하드마스크 층을 식각하여 플로팅 게이트 전극용 트렌치를 형성하는 단계;
    상기 플로팅 게이트 전극용 트렌치 저면을 소정 깊이 리세스하는 단계;
    상기 리세스된 플로팅 게이트 전극 트렌치가 형성된 결과물의 전체 구조 상에 플로팅 게이트 전극용 도전막을 형성하는 단계; 및
    상기 하드마스크 층이 노출될 때까지 상기 플로팅 게이트 전극용 도전막을 평탄화하는 단계
    를 포함하는 비휘발성 메모리 소자 제조 방법.
  23. 제 22 항에 있어서,
    상기 플로팅 게이트 전극용 트렌치는,
    제1방향 및 상기 제1방향과 교차하는 제2방향으로 배열되는 섬 형태인
    비휘발성 메모리 소자 제조 방법.
  24. 제 23 항에 있어서,
    상기 플로팅 게이트 전극용 도전막 평탄화 단계 후에,
    플로팅 게이트 전극이 형성된 결과물 상에 전하차단막 및 콘트롤 게이트 전 극을 형성하는 단계
    를 더 포함하는 비휘발성 메모리 소자 제조 방법.
  25. 제 23 항에 있어서,
    상기 플로팅 게이트 전극용 트렌치는,
    제1방향으로 확장되는 라인형인
    비휘발성 메모리 소자 제조 방법.
  26. 제 25 항에 있어서,
    상기 플로팅 게이트 전극용 도전막 평탄화 단계 후에,
    플로팅 게이트 전극용 도전막이 평탄화된 결과물 상에 전하차단막 및 콘트롤 게이트 전극용 도전막을 형성하는 단계; 및
    상기 콘트롤 게이트 전극용 도전막, 전하차단막 및 플로팅 게이트 전극용 도전막을 식각하여 게이트 패턴을 형성하는 단계
    를 더 포함하는 비휘발성 메모리 소자 제조 방법.
  27. 제 22 항에 있어서,
    상기 플로팅 게이트 전극용 도전막 평탄화 단계 후에,
    유효 필드 산화막 높이를 조절하는 단계
    를 더 포함하는 비휘발성 메모리 소자 제조 방법.
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