KR20080020400A - 플래시 메모리 소자의 제조 방법 - Google Patents

플래시 메모리 소자의 제조 방법 Download PDF

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Abstract

본 발명에 따른 플래쉬 메모리 소자의 제조 방법은, 반도체 기판 상에 패드 산화막, 패드 절연막 및 TEOS막을 순차적으로 형성하는 단계와, 소자 분리 공정을 통해 상부 일부가 반도체 기판 상에 돌출된 소자 분리막을 형성하는 단계와, 결과물 상에 임플란트 공정을 실시하여 플래시 메모리의 셀, NMOS 및 PMOS 지역에 웰을 형성한 후 터널 산화막을 형성하는 단계와, 소자 분리막이 충분히 매립되도록 플로팅 게이트용 폴리실리콘을 형성한 후 소자 분리막을 식각 정지점으로 하는 전면 식각 공정을 실시하여 소자 분리막의 상부가 드러나도록 플로팅 게이트용 폴리실리콘을 식각하여 플로팅 게이트를 형성하는 단계와, 플로팅 게이트 상부에 ONO막 및 컨트롤 게이트를 형성하는 단계를 포함한다.
이와 같이, 본 발명은 일부가 반도체 기판 상에 돌출된 소자 분리막을 형성한 후 이를 식각 정지점으로 한 전면 식각 공정을 통해 액티브 영역 상에 플로팅 게이트를 형성함으로서, 플래시 메모리 소자의 제조 공정을 단순화시킬 수 있을 뿐만 아니라 반도체 수율을 향상시킬 수 있다.
플로팅 게이트, 셀프얼라인, 플래시 메모리

Description

플래시 메모리 소자의 제조 방법{METHOD FOR FABRICATING A FLASH MEMORY DEVICE}
도 1은 종래에 따라 플래시 메모리 소자의 제조 과정을 도시한 흐름도이며,
도 2는 본 발명에 따른 플래시 메모리 소자의 제조 과정을 도시한 흐름도이다.
본 발명은 반도체 소자 제조 방법에 관한 것으로, 특히 플래시 메모리 소자의 제조 방법에 관한 것이다.
일반적으로 비휘발성 메모리는 전원이 중단되어도 저장된 데이터가 손실되지 않는 장점을 가지고 있어 PC Bios용, Settop Box, 프린터 및 네트워크 서버 등의 데이터 저장용으로 많이 사용되고 있으며 최근에는 디지털 카메라와 휴대폰 등에서도 많이 이용되고 있는 실정이다.
이러한 비휘발성 메모리 중에서도 전기적으로 메모리 셀의 데이터를 일괄적으로 또는 섹터 단위로 소거하는 기능을 가지고 있는 EEPROM(Electrically Erasable Programmable Read-Only Memory)형 플래시 메모리장치는 프로그램시 드레 인 측에 채널 열 전자(channel hot electron)를 형성시켜 전자를 플로팅 게이트(floating gate)에 축적함으로써 셀 트랜지스터의 문턱 전압을 증가시킨다. 반면에, 플래시 메모리장치의 소거 동작은 소오스/기판과 플로팅 게이트간에 고전압을 발생시켜 플로팅 게이트에 축적된 전자를 방출함으로써 셀 트랜지스터의 문턱 전압을 낮춘다.
플래시 메모리가 다양한 용도로 사용됨에 따라 플래시 메모리의 제조 비용과 전력 소모를 줄이는 것이 문제로 대두되고 있으며, 이에 따라 제조 공정의 단순화는 제조 시간의 단축이 큰 문제로 대두되고 있다.
또한, 비휘발성 메모리 장치인 플래시 메모리 소자에서 사용되는 게이트는 스플리트 게이트(Split gate)와 스택 게이트가 있다. 플래시 메모리 셀은 셀 게이트 산화막인 테널 산화막, 터널 산화막과 ONO(Oxide-Nitride-Oxide) 사이에 고립되어 전하를 보유하는 플로팅 게이트(floating gate), 절연체 역할을 하는 절연막인 ONO, ONO 상부에서 플로팅 게이트에 바이어스를 가하는 컨트롤 게이트, 스페이서 산화막 및 절연막으로 이루어져 있다. 플로팅 게이트는 여기(exciting) 상태에 있는 전자를 컨트롤 게이트로부터 인가된 바이어스에 의하여 핫 캐리어 주입(hot carrier injection : HCI)에 의해 일정량을 충전시킴으로써 프로그램된다.
이러한 플로팅 게이트는 높은 플로팅 게이트 전압을 컨트롤 게이트로부터 얻기 위해서 높은 충전 용량이 요구된다. 높은 충전 용량을 얻기 위한 방법으로 플로팅 게이트와 컨트롤 게이트간의 오버랩을 증가시키는 방법, 플로팅 게이트와 컨트롤 게이트 사이에 증착되는 절연층을 층간 유전율이 높은 물질을 사용하는 방법 및 절연층의 두께를 낮추는 방법 등이 있다.
절연층에 층간 유전율이 높은 물질을 사용하는 방법 및 절연층의 두께를 낮추는 방법은 플로팅 게이트의 충전 용량을 높일 수는 있지만 누설 전류가 크다는 문제점이 있다.
따라서, 플로팅 게이트의 고충전 용량을 얻기 위하여 플로팅 게이트와 컨트롤 게이트간의 오버랩을 증가시키는 방법을 주로 사용하는데, 면적을 증가시키는 방법은 셀 면적이 증가되는 문제점이 있으며, 이를 해소하기 위한 방법으로는 평면의 중첩 면적 대신에 측면의 중첩 면적을 증가시키는 방법이 있으나 이 또한 평탄화 측면에서 많은 문제점이 있다.
고용량을 갖는 플로팅 게이트의 형성을 위한 최근의 방법으로는 플래시 메모리 셀 면적 용량 확보 측면에서 증가하는 것이 아니라, 반도체 제조 공정 기술적인 문제(즉, 0.25㎛급의 디파인(define) 능력을 갖고 있을 때)로 인해 갖게 되는 025㎛ 이상의 스페이서를 이용하여 용량을 높이는 것인데 이러한 방법에 대한 설명은 아래와 같다.
도 1은 종래에 따라 플래시 메모리 소자의 제조 과정을 도시한 흐름도이다.
도 1을 참조하면, 먼저 소자 분리 공정을 통해 반도체 기판에 액티브 영역과 소자 분리 영역을 구분하는 소자 분리막을 형성한다(S100).
고전압 임플란트(Implant) 공정을 실시하여 NMOS, PMOS 및 셀 영역에 웰을 형성한 후 터널 산화막을 형성하고(S102), 플로팅 게이트용 폴리실리콘(F/G : Floating/Gate)을 반도체 기판 전면에 증착한다(S104).
그런 다음, 플로팅 게이트용 폴리실리콘의 상부에 제 1 하드마스크를 형성한 후(S106) 포토레지스트를 도포하고, 사진 및 현상 공정을 통해 F/G 포토레지스트 패턴을 형성한 후 F/G 포토레지스트 패턴에 식각 마스크로 제 1 하드마스크를 식각한 다음 세정 공정을 실시하여 F/G 포토레지스트 패턴을 제거한다(S108).
이후, 결과물 상에 제 2 하드마스크를 형성한 후(S110), 제 1 하드마스크막을 식각 마스크로 하여 폴리실리콘의 상부 일부가 노출되도록 제 2 하드마스크를 식각함으로써, 제 1 하드마스크막의 양측면에 스페이서 산화막을 형성함으로서, 제 1, 2 하드마스크막으로 이루어진 식각 패턴을 형성한다.
그런 다음, 식각 패턴을 식각 마스크로 한 식각 공정을 실시하여 F/G 폴리실리콘을 식각하여 플로팅 게이트를 형성하고, 식각 패턴을 세정 공정으로 제거한다(S112).
이후, 플로팅 게이트의 상부에 절연체로 ONO막을 형성하고, 그 상부에 컨트롤 게이트를 형성(S114)한다.
그러나, 상기와 같은 방법은 두 번의 하드마스크막의 형성 및 이에 따른 식각 공정이 진행되기 때문에 공정의 복잡하여 반도체 수율을 떨어뜨리는 문제점이 있다.
본 발명의 목적은 이와 같은 종래 기술의 문제점을 해결하기 위한 것으로, 일부가 반도체 기판 상에 돌출된 소자 분리막을 형성한 후 이를 식각 정지점으로 한 전면 식각 공정을 통해 액티브 영역 상에 플로팅 게이트를 형성함으로서, 플래 시 메모리 소자의 제조 공정을 단순화시킬 수 있는 플래시 메모리 소자의 제조 방법을 제공하는데 있다.
상기와 같은 목적을 달성하기 위하여 본 발명은, 플래쉬 메모리 소자의 제조 방법으로서, 반도체 기판 상에 패드 산화막, 패드 절연막 및 TEOS막을 순차적으로 형성하는 단계와, 상기 TEOS막의 상부에 소자분리영역을 정의하기 위한 PR 패턴을 형성하는 단계와, 상기 형성된 PR 패턴을 식각 마스크로 식각 공정을 실시하여 순차적으로 증착된 TEOS막, 패드 절연막 및 패드 산화막을 선택적 제거 및 크리닝 공정을 통해 상기 PR 패턴을 제거하며, 상기 반도체 기판에 다수의 트렌치를 형성하는 단계와, 상기 형성된 트렌치가 충분히 매립되도록 절연 물질을 증착 및 평탄화한 후 상기 패드 절연막 및 TEOS막을 제거하여 소자 분리막을 형성하는 단계와, 결과물 상에 임플란트 공정을 실시하여 상기 플래시 메모리의 셀 지역, NMOS 및 PMOS 영역에 웰을 형성한 후 터널 산화막을 형성하는 단계와, 상기 소자 분리막이 충분히 매립되도록 플로팅 게이트용 폴리실리콘을 형성한 후 상기 소자 분리막을 식각 정지점으로 하는 전면 식각 공정을 실시하여 상기 소자 분리막의 상부가 드러나도록 상기 플로팅 게이트용 폴리실리콘을 식각하여 플로팅 게이트를 형성하는 단계와, 상기 플로팅 게이트 상부에 ONO막 및 컨트롤 게이트를 형성하는 단계를 포함한다.
이때. 상기 패드 산화막은 20Å∼60Å의 두께로 상기 반도체 기판 상에 형성되는 것이 바람직하며, 상기 패드 질화막 및 TEOS막은 900Å∼1100Å의 두께로 상 기 패드 산화막의 상부에 순차적으로 형성되는 것이 바람직한다.
또한, 본 발명에서의 플로팅 게이트의 두께는 상기 패드 질화막, TEOS막 및 터널 산화막의 두께로 조절되는 것을 특징으로 한다.
이하, 첨부한 도면을 참조하여 바람직한 실시 예에 대하여 상세히 설명한다.
도 2는 본 발명의 바람직한 실시 예에 따른 플래시 메모리 소자의 제조 과정을 도시한 흐름도이다.
도 2를 참조하면, 먼저 소자 분리 공정을 통해 반도체 기판에 액티브 영역과 소자 분리 영역을 구분하는 소자 분리막을 형성한다(S200).
소자 분리막을 형성하는 단계 S200에 대해 상세하게 설명하면, 반도체 기판 상에 패드 산화막, 패드 절연막 및 TEOS막을 순차 형성한 후 TEOS막의 상부에 트렌치 형성용 포토레지스트 패턴을 형성한다. 이때, 패드 산화막은 20Å∼60Å의 두께로, 패드 질화막 및 TEOS막은 900Å∼1100Å의 두께로 형성된다.
이후, 포토레지스트 패턴을 식각 마스크로 반도체 기판의 소정 영역, 즉 소자 분리 영역이 드러나도록 패드 산화막, 절연막 및 TEOS막을 순차 식각한 후 패드 산화막, 패드 절연막 및 TEOS막에 식각 마스크로 반도체 기판을 식각하여 트렌치를 형성하고, 트렌치에 절연물질, 예컨대 HDP(High Density Plasma) USG(Undoped Silica te Glass)을 매립한 후 TEOS막을 연마 정지점으로 하는 CMP 공정을 실시하여 평탄화시킨다. 그런 다음, TEOS막 및 패드 절연막을 습식 식각으로 제거함으로서, 액티브 영역을 정의하기 위한 소자 분리막을 형성한다. 여기서, 소자 분리막은 소정 높이 만큼, 즉 패드 절연막 및 TEOS막의 두께만큼 반도체 기판에 돌출되게 된다.
이후, 고전압 임플란트(Implant) 공정을 실시하여 NMOS, PMOS 및 셀 영역에 웰을 형성하고(S202), 액티브 영역 상에 자기 정렬된 터널 산화막을 형성한 후 소자 분리막에 의해 드러난 반도체 기판 상에 터널 산화막을 형성하고, 결과물 상에 소자 분리막이 완전히 매립되도록 플로팅 게이트용 폴리실리콘(F/G : Floating/Gate)을 반도체 기판 전면에 증착한다(S204).
그런 다음, 소자 분리막을 식각 정지점으로 하는 전면 식각 공정을 실시하여 플로팅 게이트용 폴리실리콘을 식각함으로서, 액티브 영역에만 플로팅 게이트용 폴리실리콘이 남게 되어 액티브 영역 상에 플로팅 게이트를 형성할 수 있다(S206). 이때 플로팅 게이트의 두께는 패드 질화막, TEOS막 및 터널 산화막의 두께의 조절을 통해 가능하다.
이후, 전면 식각 공정에 의해 발생되는 폴리머를 제거하기 위한 폴리머 제거 공정인 세정 공정을 실시한다(S208).
그런 다음, 플로팅 게이트의 상부에 게이트간 절연체로 ONO막을 형성하고, 그 상부에 컨트롤 게이트를 형성한다(S210).
본 발명에 따르면, 일부가 반도체 기판 상에 돌출된 소자 분리막을 형성한 후 이를 식각 정지점으로 한 전면 식각 공정을 통해 액티브 영역 상에 플로팅 게이트를 형성함으로서, 플래시 메모리 소자의 제조 공정을 단순화시킬 수 있다.
본 발명은 상술한 특정의 바람직한 실시 예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 기술분야에서 통상의 지식을 가진자라면 누구든지 다양한 변형 실시가 가능한 것은 물론이고, 그와 같은 변경은 청구범위 기재의 범위내에 있게 된다.
이상 설명한 바와 같이, 본 발명은 일부가 반도체 기판 상에 돌출된 소자 분리막을 형성한 후 이를 식각 정지점으로 한 전면 식각 공정을 통해 액티브 영역 상에 플로팅 게이트를 형성함으로서, 플래시 메모리 소자의 제조 공정을 단순화시킬 수 있을 뿐만 아니라 반도체 수율을 향상시킬 수 있다.

Claims (4)

  1. 플래쉬 메모리 소자의 제조 방법으로서,
    반도체 기판 상에 패드 산화막, 패드 절연막 및 TEOS막을 순차적으로 형성하는 단계와,
    상기 TEOS막의 상부에 소자분리영역을 정의하기 위한 PR 패턴을 형성하는 단계와,
    상기 형성된 PR 패턴을 식각 마스크로 식각 공정을 실시하여 순차적으로 증착된 TEOS막, 패드 절연막 및 패드 산화막을 선택적 제거 및 크리닝 공정을 통해 상기 PR 패턴을 제거하며, 상기 반도체 기판에 다수의 트렌치를 형성하는 단계와,
    상기 형성된 트렌치가 충분히 매립되도록 절연 물질을 증착 및 평탄화한 후 상기 패드 절연막 및 TEOS막을 제거하여 소자 분리막을 형성하는 단계와,
    결과물 상에 임플란트 공정을 실시하여 상기 플래시 메모리의 셀 지역, NMOS 및 PMOS 영역에 웰을 형성한 후 터널 산화막을 형성하는 단계와,
    상기 소자 분리막이 충분히 매립되도록 플로팅 게이트용 폴리실리콘을 형성한 후 상기 소자 분리막을 식각 정지점으로 하는 전면 식각 공정을 실시하여 상기 소자 분리막의 상부가 드러나도록 상기 플로팅 게이트용 폴리실리콘을 식각하여 플로팅 게이트를 형성하는 단계와,
    상기 플로팅 게이트 상부에 ONO막 및 컨트롤 게이트를 형성하는 단계
    를 포함하는 플래시 메모리 소자의 제조 방법.
  2. 제 1 항에 있어서,
    상기 패드 산화막은 20Å∼60Å의 두께로 상기 반도체 기판 상에 형성되는 것을 특징으로 하는 플래시 메모리 소자의 제조 방법.
  3. 제 1 항에 있어서,
    상기 패드 질화막 및 TEOS막은 900Å∼1100Å의 두께로 상기 패드 산화막의 상부에 순차적으로 형성되는 것을 특징으로 하는 플래시 메모리 소자의 제조 방법.
  4. 제 1 항에 있어서,
    상기 플로팅 게이트의 두께는 상기 패드 질화막, TEOS막 및 터널 산화막의 두께로 조절되는 것을 특징으로 하는 플래시 메모리 소자의 제조 방법.
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