KR100723437B1 - 반도체 플래시 메모리 소자 및 그 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 플래시 메모리 소자를 제공한다. 이 메모리 소자는 반도체 기판에 제공되되, 상부에서 하부로 갈수록 좁아지는 경사진 양 측면을 갖는 리세스부에 배치된 부유 게이트 전극, 부유 게이트 전극과 반도체 기판 사이에 개재된 게이트 절연막, 및 부유 게이트 전극 상부에 배치되는 제어 게이트 전극을 포함할 수 있다. 부유 게이트 전극은 리세스부의 경사진 측면에 인접한 돌출부를 가질 수 있다. 이에 따라, 플래시 메모리 소자의 메모리 셀에서 오정렬이 발생하는 것을 방지하면서, 부유 게이트 전극에 돌출부를 형성함으로써, 디자인 룰에 의해 크기가 감소하는 메모리 소자에 적용 가능하면서, 메모리 셀의 동작 효율을 강화시킬 수 있는 반도체 플래시 메모리 소자를 제공할 수 있다.
플래시, 로코스, 스택 게이트, 자기 정렬, 돌출부
Description
도 1은 일반적인 스플릿 게이트형 반도체 플래시 메모리 소자를 설명하기 위한 단면도;
도 2a 내지 도 2l은 본 발명의 실시예에 따른 스택 게이트형 반도체 플래시 메모리 소자의 제조 방법을 설명하기 위한 공정 단면도들.
*도면의 주요 부분에 대한 부호의 설명*
110 : 반도체 기판 112 : 패드 산화막
112a : 패드 산화막 패턴 114 : 패드 질화막
114a : 패드 질화막 패턴 116 : 포토레지스트 패턴
117a : 마스크 패턴 118 : 희생 산화막
120 : 리세스부 122 : 게이트 절연막
124 : 폴리 실리콘막 124a : 폴리 실리콘막 패턴
124b : 부유 게이트 전극 126 : 게이트 층간 절연막
126a : 게이트 층간 절연막 패턴 128 : 제어 게이트 도전막
128a : 제어 게이트 전극 130 : 스페이서
132d/132s : 드레인/소오스 영역
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로, 더 구체적으로 반도체 플래시 메모리 소자 및 그 제조 방법에 관한 것이다.
반도체 메모리 소자(semiconductor memory device)는 휘발성(volatile) 메모리 소자와 비휘발성(non-volatile) 메모리 소자로 구분할 수 있다. 휘발성 메모리 소자란, 전원 공급이 중단되면 메모리 셀(cell)에 저장되었던 데이터(data)를 모두 상실하는 메모리 소자로 예들 들면, 디램(DRAM : Dynamic Random Access Memory) 소자 및 에스램(SRAM : Static RAM) 소자가 있다. 이와는 달리, 비휘발성 메모리 소자는 전원 공급이 중단되더라도 메모리 셀에 저장되었던 데이터를 그대로 유지하는 메모리 소자로 예를 들면, 플래시(flash) 메모리 소자가 있다.
플래시 메모리 소자는 전하를 저장하는 부유(floating) 게이트 전극 및 부유 게이트 전극의 전하를 방출 또는 입력시키는 제어 게이트 전극을 포함한다. 플래시 메모리 소자는 스플릿(split) 게이트 구조를 갖는 플래시 메모리 소자 및 적층(stack) 게이트 구조를 갖는 플래시 메모리 소자로 구분할 수 있다.
도 1은 일반적인 스플릿 게이트형 반도체 플래시 메모리 소자를 설명하기 위한 단면도이다.
도 1을 참조하면, 반도체 기판(10)의 소정 부위 내에 소오스 영역(32s)이 제공되고, 소오스 영역(32s)의 양측에 인접한 반도체 기판(10) 상에는 한 쌍의 부유 게이트 전극(24)이 제공되고, 부유 게이트 전극(24)과 반도체 기판(10) 사이에는 게이트 절연막(22)이 제공된다. 부유 게이트 전극(24) 상에 필드 산화막(18)이 제공된다. 필드 산화막(18)이 부유 게이트 전극(24) 상에 제공됨에 따라, 부유 게이트 전극(24)의 상부 가장자리는 팁(tip) 형상을 가지게 된다. 부유 게이트 전극(24)의 소오스 영역(32s) 반대편 쪽은 게이트 층간 절연막(26) 및 제어 게이트 전극(28)의 일부 영역과 중첩된다. 제어 게이트 전극(28)은 부유 게이트 전극(24)으로부터 연장되어 소오스 영역(32s) 반대편 쪽의 인접한 반도체 기판(10)의 소정 영역에 제공된다. 제어 게이트 전극(28)에 인접한 반도체 기판(10) 내에는 드레인 영역(32d)이 배치된다. 드레인 영역(32d)은 제어 게이트 전극(28)의 일부 영역에 중첩된다.
이와 같이, 스플릿 게이트형 플래시 메모리 소자에서는 부유 게이트 전극(24)과 제어 게이트 전극(28)의 일부 영역이 중첩된 구조를 갖는다. 부유 게이트 전극(24)은 외부와 전기적으로 완전히 절연된 고립된 구조를 가지는데, 이 부유 게이트 전극(24)으로 전자가 주입(쓰기) 또는 방출(지우기)됨에 따라 메모리 셀의 전류가 변하는 성질을 이용하여 데이터를 저장한다.
부유 게이트 전극(24)에 전자를 주입하는 것은 소오스 영역(32s) 및 제어 게이트 전극(28)에 각각 15V 이상의 고전압 및 적절한 전압을 인가하면, 부유 게이트 전극(24) 하부의 반도체 기판(10)에서 고온 전자(hot electron)가 게이트 절연막(22)을 통과하여 부유 게이트 전극(24) 내로 주입된다. 이때, 게이트 절연막(22)은 소오스 영역(32s)에 인가된 전압을 커플링(coupling)하여 부유 게이트 전극(24) 의 전위를 높여준다.
부유 게이트 전극(24)에서 전자를 방출하는 것은, 제어 게이트 전극(28)에 15V 이상의 전압을 인가하면 부유 게이트 전극(24)의 팁 형상의 상부 가장자리에 높은 전계가 인가되면서 부유 게이트 전극(24) 내의 전자가 제어 게이트 전극(28)으로 빠져나온다. 이때, 게이트 층간 절연막(26)은 제어 게이트 전극(28)과 부유 게이트 전극(24) 사이의 커플링 비(coupling ratio)를 감소시켜 둘 사이의 전위차를 크게 유지시킨다.
이와 같이, 부유 게이트 전극(24)에 전자를 주입하는 것은 채널 고온 전자 주입(CHEI : Channel Hot Electron Injection) 방식으로 이루어지며, 전자를 방출하는 것은 부유 게이트 전극(24)과 제어 게이트 전극(28) 사이의 게이트 층간 절연막(26)을 통한 F-N 터널링(Fowler-Nordhiem tunneling)으로 이루어진다.
상기한 것과 같은 스플릿 게이트형 플래시 메모리 소자는 부유 게이트 전극과 제어 게이트 전극의 일부가 중첩된 구조를 갖는다. 제어 게이트 전극을 형성하기 위한 사진 공정에서 오정렬이 발생하면 반도체 기판과 제어 게이트 전극이 중첩되는 채널의 유효 길이가, 한 쌍의 셀들 사이에서, 다를 수 있다. 이는 서로 거울 대칭인 한 쌍의 셀, 즉 기수(odd)/우수(even) 셀 사이의 특성 차이를 발생시키는 문제점을 유발한다.
또한, 반도체 장치의 고집적화로 인해 플래시 메모리 소자의 크기가 작아질 때, 반도체 기판과 제어 게이트 전극이 중첩되는 채널의 유효 길이도 감소하게 된다. 이에 따라, 반도체 장치의 간섭 현상(disturbance) 특성이 취약해지는 문제점 이 있다.
게다가, 부유 게이트 전극의 길이도 감소함에 따라 플래시 메모리 소자의 채널 길이가 짧아지는 단채널(short channel) 현상이 발생하게 된다. 이에 따라, 플래시 메모리 소자의 동작 효율이 떨어지는 문제점이 있다.
본 발명이 이루고자 하는 기술적 과제는 고집적화에 따라 크기가 감소하는 메모리 소자에 적용 가능한 반도체 플래시 메모리 소자를 제공하는 데 있다.
또한, 메모리 셀의 동작 효율을 강화시킬 수 있는 반도체 플래시 메모리 소자를 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 고집적화에 따라 크기가 감소하는 메모리 소자에 적용 가능한 반도체 플래시 메모리 소자의 제조 방법을 제공하는 데 있다.
또한, 메모리 셀의 동작 효율을 강화시킬 수 있는 반도체 플래시 메모리 소자의 제조 방법을 제공하는 데 있다.
상기한 기술적 과제를 달성하기 위하여, 본 발명은 반도체 플래시 메모리 소자를 제공한다. 이 메모리 소자는 반도체 기판에 제공되되, 상부에서 하부로 갈수록 좁아지는 경사진 양 측면을 갖는 리세스부에 배치된 부유 게이트 전극, 부유 게이트 전극과 반도체 기판 사이에 개재된 게이트 절연막, 및 부유 게이트 전극 상부에 배치되는 제어 게이트 전극을 포함한다. 부유 게이트 전극은 리세스부의 경사진 측면에 인접한 돌출부를 가질 수 있다.
부유 게이트 전극은 하부 부유 게이트부 및 상부 부유 게이트부를 포함하되, 하부 부유 게이트부는 그들 사이의 폭이 하부로 갈수록 좁아지는 모양의 측벽들을 갖고, 상부 부유 게이트부는 그들 사이의 폭이 상부로 갈수록 좁아지는 모양의 측벽들을 가질 수 있으며, 돌출부는 하부 부유 게이트부 및 상부 부유 게이트부의 측벽들에 의해 정의될 수 있다.
돌출부의 곡률 반경은 하부 부유 게이트부 및 상부 부유 게이트부의 두께보다 작을 수 있다.
부유 게이트 전극의 상부면은 반도체 기판보다 높을 수 있다.
제어 게이트 전극은 부유 게이트 전극의 상부면의 폭보다 좁은 폭을 갖는 하부 제어 게이트 및 부유 게이트 전극의 상부면의 폭보다 넓은 폭을 갖는 상부 제어 게이트를 포함할 수 있다.
부유 게이트 전극과 제어 게이트 전극 사이에 개재된 게이트 층간 절연막을 더 포함하되, 게이트 층간 절연막은 제어 게이트 전극의 하부 프로파일과 같은 모양을 가질 수 있다.
부유 게이트 전극 및 제어 게이트 전극의 양 측벽에 인접하여 배치된 스페이서들, 및 부유 게이트 전극의 양측에 인접하는 반도체 기판 내에 각각 배치된 한 쌍의 불순물 확산 영역을 더 포함하되, 한 쌍의 불순물 확산 영역은 부유 게이트 전극의 하부와 중첩되는 부분을 가질 수 있다.
또한, 본 발명은 반도체 플래시 메모리 소자의 제조 방법을 제공한다. 이 방 법에 따르면, 반도체 기판의 소정 부위를 노출하는 마스크 패턴을 형성하는 것, 노출된 소정 부위에 반도체 기판의 표면에서 하부로 갈수록 좁아지는 경사진 측면을 갖는 리세스부를 형성하는 것, 리세스부에 게이트 절연막을 형성하는 것, 게이트 절연막 상에, 폴리 실리콘 패턴을 형성하는 것, 폴리 실리콘막 패턴 상에 제어 게이트 전극을 형성하는 것, 마스크 패턴을 제거하는 것, 그리고 폴리 실리콘막 패턴으로부터 부유 게이트 전극을 형성하는 것을 포함한다. 부유 게이트 전극은 리세스부의 경사진 측면에 인접한 돌출부를 가질 수 있다.
부유 게이트 전극은 하부 부유 게이트부 및 상부 부유 게이트부를 포함하되, 하부 부유 게이트부는 그들 사이의 폭이 하부로 갈수록 좁아지는 모양의 측벽들을 갖고, 상부 부유 게이트부는 그들 사이의 폭이 상부로 갈수록 좁아지는 모양의 측벽들을 가질 수 있다.
리세스부를 형성하는 것은 마스크 패턴에 의해 노출된 반도체 기판의 소정 부위를 선택적으로 산화하여 희생 산화막을 형성하는 것 그리고 희생 산화막을 제거하는 것을 포함할 수 있다.
희생 산화막은 열 산화 방식으로 형성될 수 있다.
희생 산화막을 제거하는 것은 마스크 패턴에 대해 식각 선택성을 갖는 식각 방법을 사용할 수 있다.
폴리 실리콘막을 형성하는 것은 게이트 절연막을 상에 마스크 패턴을 덮는 폴리 실리콘막을 형성하는 것, 폴리 실리콘막을 리세스하여 폴리 실리콘막 패턴을 형성하는 것을 포함하되, 폴리 실리콘막 패턴의 상부면은 마스크 패턴의 상부면보 다 낮게, 반도체 기판의 표면보다 높게 형성될 수 있다.
폴리 실리콘막을 리세스하는 것은 전면 식각 방식 또는 화학적 기계적 연마 방식을 사용할 수 있다.
폴리 실리콘막은 도핑된 폴리 실리콘막으로 형성될 수 있다.
제어 게이트 전극을 형성하는 것은 폴리 실리콘막 패턴 상에 게이트 층간 절연막을 형성하는 것, 게이트 층간 절연막 상에 반도체 기판을 덮는 제어 게이트 도전막을 형성하는 것, 그리고 제어 게이트 도전막 및 게이트 층간 절연막을 패터닝하여 제어 게이트 전극 및 게이트 층간 절연막 패턴을 형성하는 것을 포함할 수 있다.
제어 게이트 전극은 부유 게이트 전극의 상부면의 폭보다 좁은 하부 제어 게이트부 및 부유 게이트 전극의 상부면의 폭보다 넓은 상부 제어 게이트부를 가지게 형성되되, 상부 제어 게이트부와 하부 제어 게이트부의 폭 차이를 2로 나눈 값은 제조 공정의 공정 마진보다 큰 값을 가질 수 있다.
부유 게이트 전극을 형성하는 것은 폴리 실리콘막 패턴을 열 산화시켜 폴리 실리콘 산화막을 형성하는 것 그리고 폴리 실리콘 산화막을 식각하는 것을 포함하되, 부유 게이트 전극은 리세스부의 프로파일에 의한 하부 측벽 및 폴리 실리콘 산화막의 식각에 의한 상부 측벽으로 이루어진 팁 형상의 돌출부를 가질 수 있다.
폴리 실리콘 산화막을 식각하는 것은 습식 식각 방식을 사용할 수 있다.
부유 게이트 전극 및 제어 게이트 전극의 양 측벽에 인접하는 스페이서들을 형성하는 것, 그리고 부유 게이트 전극의 양측에 인접하는 반도체 기판 내에 한 쌍 의 불순물 확산 영역을 형성하는 것을 더 포함하되, 한 쌍의 불순물 확산 영역은 부유 게이트 전극의 하부와 중첩되는 부위를 가지게 형성될 수 있다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나 본 발명은 여기서 설명되는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다. 도면들에 있어서, 막 및 영역들의 두께는 명확성을 기하기 위하여 과장된 것이다. 또한, 막이 다른 막 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막이 개재될 수도 있다.
도 2a 내지 도 2l은 본 발명의 실시예에 따른 스택 게이트형 반도체 플래시 메모리 소자를 설명하기 위한 공정 단면도들이다.
도 2a를 참조하면, 반도체 기판(110)의 활성 영역을 한정하는 소자 분리막(미도시)을 형성하고, 활성 영역 상에 패드 산화막(pad oxide, 112) 및 패드 질화막(pad nitride, 114)을 순차적으로 형성한다. 패드 산화막(112)은, 예를 들면, 열 산화 방식으로 형성된 실리콘 산화막(SiO2)일 수 있으며, 패드 질화막(114)은, 예를 들면, 화학적 기상 증착(CVD : Chemical Mechanical Deposition) 방식으로 형성된 실리콘 질화막(SixNy)일 수 있다.
순차적으로 형성된 패드 산화막(112) 및 패드 질화막(114) 상에 포토레지스 트 패턴(116)을 형성한다. 포토레지스트 패턴(116)은 추후 공정에서 희생 산화막을 형성하기 위한 마스크 패턴을 정의하기 위해 사용될 수 있다.
도 2b를 참조하면, 포토레지스트 패턴(116)을 마스크로 패드 질화막(114) 및 패드 산화막(112)을 식각하여 반도체 기판(110)의 소정 부위를 노출하는 개구부를 갖는 마스크 패턴(mask pattern, 117a)을 형성한다. 마스크 패턴(117a)은 패드 산화막 패턴(112a) 및 패드 질화막 패턴(114a)으로 구성될 수 있다. 마스크 패턴(117a)을 형성한 후, 포토레지스트 패턴(116)을 제거한다.
도 2c를 참조하면, 마스크 패턴(117a)을 마스크로 노출된 반도체 기판(110)의 소정 부위를 선택적으로 산화시켜 희생 산화막(118)을 형성한다. 희생 산화막(118)은 열 산화 방식으로 형성된 실리콘 산화막일 수 있다.
이와 같이, 반도체 기판(110)의 소정 표면을 마스크 패턴(117a)을 마스크로 노출한 후, 선택적으로 산화시키는 방식은 로코스(LOCOS : LOCal Oxidation of Silicon) 공정이라 불린다. 이러한 로코스 공정으로 형성되는 희생 산화막(118)은 잘 알려진 버즈 빅(bird's beak) 현상 때문에, 마스크 패턴(117a)의 패드 질화막 패턴(114a)의 하부로 연장될 수 있다. 이에 따라, 희생 산화막(118)은 마스크 패턴(117a) 사이에 배치되는 상부 희생 산화막 및 상부 희생 산화막 아래에 배치되면서 패드 질화막 패턴(114a)의 하부로 연장된 하부 희생 산화막으로 이루어진 모양을 가질 수 있다.
도 2d를 참조하면, 마스크 패턴(117a)의 패드 질화막 패턴(114a)을 마스크로 하는 식각 공정으로 희생 산화막(118)을 선택적으로 제거한다. 이에 따라, 반도체 기판(110)의 소정 부위에 경사진 양 측면을 갖는 리세스부(120)를 형성할 수 있다. 식각 방식은 습식 식각일 수 있으며, 습식 식각에 사용되는 용액은 불화 암모늄(NH4F)과 불산(HF)의 혼합 용액일 수 있다.
도 2e를 참조하면, 리세스부(120) 상에 게이트 절연막(122)을 형성한다. 게이트 절연막(120)은 열 산화 방식으로 형성된 실리콘 산화막일 수 있다. 게이트 절연막(120)이 형성된 리세스부(120)를 채우면서, 마스크 패턴(117a)을 덮는 폴리 실리콘막(polysilicon, 124)을 형성한다. 폴리 실리콘막(124)은 도핑(doping)된 폴리 실리콘막일 수 있다.
도 2f를 참조하면, 폴리 실리콘막(124)을 리세스하여 반도체 기판(110)의 표면보다 높은 상부면을 갖는 폴리 실리콘막 패턴(124a)을 형성한다. 폴리 실리콘막(124)을 리세스하는 것은 전면 식각(etch back) 방식 또는 화학적 기계적 연마(CMP : Chemical Mechanical Polishing) 방식을 사용할 수 있다.
도시한 것과 같이, 폴리 실리콘막 패턴(124a)을 반도체 기판(110)의 표면보다 높으면서, 마스크 패턴(117a)의 상부면보다 낮게 형성하는 것은 추후 공정에서 제어 게이트 전극을 자기 정렬(self-align)되게 형성하여 오정렬되는 것을 방지하기 위한 것일 수 있다.
도 2g를 참조하면, 폴리 실리콘막 패턴(124a) 상에 반도체 기판(110)을 덮는 게이트 층간 절연막(126)을 형성한다. 게이트 층간 절연막(126)은 실리콘 산화막 및 실리콘 질화막 중에서 선택된 적어도 하나 이상의 막으로 형성될 수 있다. 본 발명의 일 실시예에 따르면, 게이트 층간 절연막(126)은 산화막-질화막-산화막(ONO : Oxide-Nitride-Oxide)이 순차적으로 적층된 삼중막 또는 열 산화와 중온 산화 방식으로 적층되어 형성된 실리콘 산화막으로 형성될 수 있다. 게이트 층간 절연막(126)은 폴리 실리콘막 패턴(124a) 및 마스크 패턴(117a)으로 이루어진 하부의 프로파일(profile)과 유사한 프로파일을 가질 수 있다.
게이트 층간 절연막(126) 상에 반도체 기판(110)을 덮는 제어 게이트 도전막(128)을 형성한다. 제어 게이트 도전막(128)은 폴리 실리콘막 및 금속막과 같은 도전성 물질막 중에서 선택된 적어도 하나 이상의 막으로 형성될 수 있다. 본 발명의 일 실시예에 따르면, 제어 게이트 도전막(128)은 도핑된 폴리 실리콘막, 또는 폴리 실리콘막 및 금속 실리사이드막(silicide)이 차례로 적층된 폴리사이드막(polycide)으로 형성될 수 있다.
도 2h를 참조하면, 제어 게이트 도전막(128) 상에 포토레지스트 패턴(미도시)을 형성한다. 포토레지스트 패턴을 마스크로 사용하여 제어 게이트 도전막(128) 및 게이트 층간 절연막(126)을 연속적으로 패터닝(patterning)하여 제어 게이트 전극(128a) 및 게이트 층간 절연막 패턴(126a)을 형성할 수 있다. 앞서 도 2f에서 설명한 것과 같이, 제어 게이트 전극(128a)은 폴리 실리콘막 패턴(124a)에 자기 정렬되어 형성될 수 있다.
제어 게이트 전극(128a)은 마스크 패턴(117a)에 의한 개구부의 폭보다 좁은 폭을 갖는 하부 제어 게이트부 및 마스크 패턴(117a)에 의한 개구부의 폭보다 넓은 폭을 갖는 상부 제어 게이트부로 구성될 수 있다. 여기서, 상부 제어 게이트부의 폭에서 하부 제어 게이트부의 폭을 뺀 값을 2로 나눈 값은 반도체 소자를 제조하는 공정의 공정 마진보다 큰 값을 가질 수 있다.
게이트 층간 절연막 패턴(126a)은 제어 게이트 전극(128a)의 하부 프로파일과 같은 모양을 갖게 형성될 수 있다.
도 2i를 참조하면, 제어 게이트 전극(128a)을 형성한 후, 마스크 패턴(117 a)을 제거함으로써, 폴리 실리콘막 패턴(124a) 및 제어 게이트 전극(128a)의 측부가 완전히 노출된다. 마스크 패턴(117a)의 패드 질화막 패턴(114a)은 인산(H3PO4)을 포함하는 식각 용액을 사용하는 습식 식각 방식으로 제거할 수 있다. 이러한 습식 식각 공정 중에 패드 질화막 패턴(114a)에 인접하는 패드 산화막 패턴(112a), 게이트 절연막(122) 및 게이트 층간 절연막 패턴(126a)도 일부분 제거될 수 있다. 이에 따라, 게이트 층간 절연막 패턴(126a)이 산화막-질화막-산화막의 삼중막으로 형성될 경우, 상부 제어 게이트의 하부 및 하부 제어 게이트의 측부에서, 게이트 층간 절연막 패턴(128a)은 질화막-산화막의 이중막 구조로 바뀔 수 있다.
도 2j를 참조하면, 폴리 실리콘막 패턴(124a)을 열 산화시켜 폴리 실리콘 산화막(미도시)을 형성한다. 폴리 실리콘 산화막은 급속 열 산화(RTO : Rapid Thermal Oxidation) 방식으로 형성될 수 있다. 본 발명의 일 실시예에 따르면, 열 산화 공정의 온도는 700~950℃의 온도 범위일 수 있으며, 형성되는 폴리 실리콘 산화막의 두께는 20~100Å 정도의 범위를 가질 수 있다. 제어 게이트 전극(128a)이 폴리 실리콘으로 형성될 경우, 외부로 노출된 제어 게이트 전극(128a)의 표면에도 폴리 실리콘 산화막이 형성될 수 있다. 급속 열 산화 방식으로 형성되는 폴리 실리콘 산화막은 앞서 도 2c에서 설명한 로코스 공정과 동일하게 외부로 노출된 폴리 실리콘막 패턴(124a)의 표면을 기준으로 상부 및 하부 양 방향으로 성장한다.
폴리 실리콘 산화막을 식각하여 부유 게이트 전극(124b)을 형성한다. 폴리 실리콘 산화막을 식각하는 것은 습식 식각 방식을 사용할 수 있다. 부유 게이트 전극(124b)은 하부 부유 게이트부와 상부 부유 게이트부로 이루어질 수 있다. 하부 부유 게이트부는 리세스부(120)의 프로파일에 의해 그들 사이의 폭이 하부로 갈수록 점차로 좁아지는 모양의 측벽을 가질 수 있다. 또한, 상부 부유 게이트부는 폴리 실리콘 산화막의 식각에 의해 그들 사이의 폭이 상부로 갈수록 점차로 좁아지는 모양의 측벽을 가질 수 있다.
이러한 하부 부유 게이트부 및 상부 부유 게이트부의 측벽들에 의해 부유 게이트 전극(124b)의 양 측부에 리세스부의 경사진 측면을 향하는 돌출부가 정의될 수 있다. 돌출부는 하부 부유 게이트부 및 상부 부유 게이트부의 측벽들에 비해 작은 곡률 반경을 가지기 때문에, 부유 게이트 전극(124b)은 뾰족한 팁 형상을 갖게 될 수 있다. 이러한 뾰족한 팁 형상에 의해, 본 발명의 일 실시예에 따른 플래시 메모리 소자의 소거 동작 특성은 강회될 수 있다.
도 2k 및 도 2j를 참조하면, 양 측부에 팁 형상의 돌출부를 갖는 부유 게이트 전극(124b) 및 제어 게이트 전극(128a)의 양 측부를 채우면서 반도체 기판(110)을 덮는 스페이서 절연막(미도시)을 형성한 후, 스페이서 절연막을 식각하여 부유 게이트 전극(124b) 및 제어 게이트 전극(128a)의 양 측부에 인접하는 스페이 서(130)를 형성한다. 스페이서 절연막은 실리콘 산화막일 수 있다.
스페이서(130)를 마스크로 불순물 이온 주입 공정을 수행하여 부유 게이트 전극(124b)의 양측에 인접하는 반도체 기판(110) 내에 한 쌍의 불순물 확산 영역(132s/132d)을 형성한다. 한 쌍의 불순물 확산 영역(132s/132d)는 각각 메모리 셀의 소오스 영역(132s) 및 드레인 영역(132d)의 역할을 수행할 수 있다. 한 쌍의 불순물 확산 영역(132s/132d)은 부유 게이트 전극(124b)의 하부와 중첩되는 부분을 가지게 형성될 수 있다. 한 쌍의 불순물 확산 영역(132s/132d)과 부유 게이트 전극(124b)의 하부와의 중첩 정도는 부유 게이트 전극(124b)의 양 측부에 형성된 돌출부를 감쌀 수 있는 정도일 수 있다.
메모리 셀의 쓰기 동작에 의하면, 소오스 영역(132s) 및 드레인 영역(132d)에 각각 고전압 및 적절한 전압을 인가함에 따라, 발생된 고온 전자가 제어 게이트 전극(128a)에 인접한 부유 게이트 전극(124b) 하부의 반도체 기판(110)에서 게이트 절연막(122)을 통과하여 부유 게이트 전극(124b) 내로 주입된다. 이때, 게이트 층간 절연막 패턴(126a)은 제어 게이트 전극(128a)에 인가된 전압을 커플링하여 부유 게이트 전극(124b)의 전위를 높여주는 역할을 한다.
한편, 메모리 셀의 지우기 동작에 의하면, 소오스 영역(132s)에 15V 이상의 전압을 인가함에 따라, 부유 게이트 전극(124b)의 가장자리 팁(tip)에 높은 전계가 인가되면서 부유 게이트 전극(124b) 내의 전자가 소오스 영역(132s)으로 방출된다.
이와 같이, 부유 게이트 전극(124b)에 전자를 주입하는 것은 채널 고온 전자 주입(CHEI : Channel Hot Electron Injection) 방식으로 이루어지며, 전자를 방출 하는 것은 부유 게이트 전극(124b)과 소오스 영역(132s) 사이의 게이트 절연막(122)을 통한 F-N 터널링으로 이루어질 수 있다.
상기한 본 발명의 실시예에 따른 방법으로 반도체 플래시 메모리 소자를 제조함으로써, 플래시 메모리 소자의 메모리 셀을 제조하는 공정에서 발생할 수 있는 오정렬을 방지할 수 있다. 또한, 메모리 셀의 부유 게이트 전극의 양 측부에 소오스/드레인 영역을 향하는 돌출부를 형성할 수 있다. 이에 따라, 디자인 룰에 의해 크기가 감소하는 메모리 소자를 제조하는 공정에 적용 가능한 공정 마진을 확보할 수 있는 반도체 플래시 메모리 소자 및 그 제조 방법을 제공할 수 있다. 또한, 메모리 셀의 동작 효율을 강화시킬 수 있는 반도체 플래시 메모리 소자 및 그 제조 방법을 제공할 수 있다.
상술한 바와 같이, 본 발명에 따르면 플래시 메모리 소자의 메모리 셀에서 오정렬이 발생하는 것을 방지함으로써, 고집적화에 의해 크기가 감소하는 메모리 소자에 적용할 수 있는 반도체 플래시 메모리 소자 및 그 제조 방법을 제공할 수 있다.
또한, 메모리 셀의 부유 게이트 전극에 돌출부를 형성함으로써, 메모리 셀의 동작 효율을 강화시킬 수 있는 반도체 플래시 메모리 소자 및 그 제조 방법을 제공할 수 있다.
Claims (20)
- 반도체 기판에 제공되되, 경사진 양 측면을 갖는 리세스부에 배치된 부유 게이트 전극;상기 부유 게이트 전극과 상기 반도체 기판 사이에 개재된 게이트 절연막; 및상기 부유 게이트 전극 상부에 배치되는 제어 게이트 전극을 포함하되,상기 리세스부의 양 측면 사이의 폭은 상부에서 하부로 갈수록 좁아지고,상기 부유 게이트 전극은 상기 리세스부의 경사진 측면에 인접한 돌출부를 갖는 것을 특징으로 하는 반도체 플래시 메모리 소자.
- 제 1항에 있어서,상기 부유 게이트 전극은 하부 부유 게이트부 및 상부 부유 게이트부를 포함하되,상기 하부 부유 게이트부는 그들 사이의 폭이 하부로 갈수록 좁아지는 모양의 측벽들을 갖고,상기 상부 부유 게이트부는 그들 사이의 폭이 상부로 갈수록 좁아지는 모양의 측벽들을 갖고,상기 돌출부는 상기 하부 부유 게이트부 및 상기 상부 부유 게이트부의 측벽들에 의해 정의되는 것을 특징으로 하는 반도체 플래시 메모리 소자.
- 제 2항에 있어서,상기 돌출부의 곡률 반경은 상기 하부 부유 게이트부 및 상기 상부 부유 게이트부의 두께보다 작은 것을 특징으로 하는 반도체 플래시 메모리 소자.
- 제 1항에 있어서,상기 부유 게이트 전극의 상부면은 상기 반도체 기판보다 높은 것을 특징으로 하는 반도체 플래시 메모리 소자.
- 제 1항에 있어서,상기 제어 게이트 전극은,상기 부유 게이트 전극의 상부면의 폭보다 좁은 폭을 갖는 하부 제어 게이트; 및상기 부유 게이트 전극의 상부면의 폭보다 넓은 폭을 갖는 상부 제어 게이트를 포함하는 것을 특징으로 하는 반도체 플래시 메모리 소자.
- 제 1항에 있어서,상기 부유 게이트 전극과 상기 제어 게이트 전극 사이에 개재된 게이트 층간 절연막을 더 포함하되,상기 게이트 층간 절연막은 상기 제어 게이트 전극의 하부 프로파일과 같은 모양을 갖는 것을 특징으로 하는 반도체 플래시 메모리 소자.
- 제 1항에 있어서,상기 부유 게이트 전극 및 상기 제어 게이트 전극의 양 측벽에 인접하여 배치된 스페이서들; 및상기 부유 게이트 전극의 양측에 인접하는 상기 반도체 기판 내에 각각 배치된 한 쌍의 불순물 확산 영역을 더 포함하되,상기 한 쌍의 불순물 확산 영역은 상기 부유 게이트 전극의 하부와 중첩되는 부분을 갖는 것을 특징으로 하는 반도체 플래시 메모리 소자.
- 반도체 기판의 소정 부위를 노출하는 마스크 패턴을 형성하고;상기 노출된 소정 부위에, 상기 반도체 기판의 표면에서 하부로 갈수록 좁아지는 경사진 측면을 갖는 리세스부를 형성하고;상기 리세스부에 게이트 절연막을 형성하고;상기 게이트 절연막 상에 폴리 실리콘막 패턴을 형성하고;상기 폴리 실리콘막 패턴 상에 제어 게이트 전극을 형성하고;상기 마스크 패턴을 제거하여, 상기 폴리 실리콘막 패턴의 상부 측면을 노출하고; 그리고상기 폴리 실리콘막 패턴으로부터 부유 게이트 전극을 형성하는 것을 포함하되,상기 부유 게이트 전극은 상기 리세스부의 경사진 측면에 인접한 돌출부를 갖는 것을 특징으로 하는 반도체 플래시 메모리 소자의 제조 방법.
- 제 8항에 있어서,상기 부유 게이트 전극은 하부 부유 게이트부 및 상부 부유 게이트부를 포함하되,상기 하부 부유 게이트부는 그들 사이의 폭이 하부로 갈수록 좁아지는 모양의 측벽들을 갖고,상기 상부 부유 게이트부는 그들 사이의 폭이 상부로 갈수록 좁아지는 모양의 측벽들을 갖는 것을 특징으로 하는 반도체 플래시 메모리 소자의 제조 방법.
- 제 8항에 있어서,상기 리세스부를 형성하는 것은,상기 마스크 패턴에 의해 노출된 상기 반도체 기판의 소정 부위를 선택적으로 산화하여 희생 산화막을 형성하고; 그리고상기 희생 산화막을 제거하는 것을 포함하는 것을 특징으로 하는 반도체 플래시 메모리 소자의 제조 방법.
- 제 10항에 있어서,상기 희생 산화막은 열 산화 방식으로 형성되는 것을 특징으로 하는 반도체 플래시 메모리 소자의 제조 방법.
- 제 10항에 있어서,상기 희생 산화막을 제거하는 것은 상기 마스크 패턴에 대해 식각 선택성을 갖는 식각 방법을 사용하는 것을 특징으로 하는 반도체 플래시 메모리 소자의 제조 방법.
- 제 8항에 있어서,상기 폴리 실리콘막 패턴을 형성하는 것은,상기 게이트 절연막을 상에, 상기 마스크 패턴을 덮는 폴리 실리콘막을 형성하고;상기 폴리 실리콘막을 리세스하여, 폴리 실리콘막 패턴을 형성하는 것을 포함하되,상기 폴리 실리콘막 패턴의 상부면은 상기 마스크 패턴의 상부면보다 낮게, 상기 반도체 기판의 표면보다 높게 형성되는 것을 특징으로 하는 반도체 플래시 메모리 소자의 제조 방법.
- 제 13항에 있어서,상기 폴리 실리콘막을 리세스하는 것은 전면 식각 방식 또는 화학적 기계적 연마 방식을 사용하는 것을 특징으로 하는 반도체 플래시 메모리 소자의 제조 방 법.
- 제 13항에 있어서,상기 폴리 실리콘막은 도핑된 폴리 실리콘막으로 형성되는 것을 특징으로 하는 반도체 플래시 메모리 소자의 제조 방법.
- 제 8항에 있어서,상기 제어 게이트 전극을 형성하는 것은,상기 폴리 실리콘막 패턴 상에 게이트 층간 절연막을 형성하고;상기 게이트 층간 절연막 상에, 상기 반도체 기판을 덮는 제어 게이트 도전막을 형성하고; 그리고상기 제어 게이트 도전막 및 상기 게이트 층간 절연막을 패터닝하여 제어 게이트 전극 및 게이트 층간 절연막 패턴을 형성하는 것을 포함하는 것을 특징으로 하는 반도체 플래시 메모리 소자의 제조 방법.
- 제 16항에 있어서,상기 제어 게이트 전극은,상기 부유 게이트 전극의 상부면의 폭보다 좁은 하부 제어 게이트부; 및상기 부유 게이트 전극의 상부면의 폭보다 넓은 상부 제어 게이트부를 가지게 형성되되,상기 상부 제어 게이트부와 상기 하부 제어 게이트부의 폭 차이를 2로 나눈 값은 제조 공정의 공정 마진보다 큰 값을 갖는 것을 특징으로 하는 반도체 플래시 메모리 소자의 제조 방법.
- 제 8항에 있어서,상기 부유 게이트 전극을 형성하는 것은,노출된 상기 폴리 실리콘막 패턴의 상부 측면을 열 산화시켜, 폴리 실리콘 산화막을 형성하고; 그리고상기 폴리 실리콘 산화막을 식각하는 것을 포함하되,상기 부유 게이트 전극은 상기 리세스부의 프로파일에 의한 하부 측벽 및 상기 폴리 실리콘 산화막의 식각에 의한 상부 측벽으로 이루어진 팁 형상의 상기 돌출부를 갖는 것을 특징으로 하는 반도체 플래시 메모리 소자의 제조 방법.
- 제 18항에 있어서,상기 폴리 실리콘 산화막을 식각하는 것은 습식 식각 방식을 사용하는 것을 특징으로 하는 반도체 플래시 메모리 소자의 제조 방법.
- 제 8항에 있어서,상기 부유 게이트 전극 및 상기 제어 게이트 전극의 양 측벽에 인접하는 스페이서들을 형성하고; 그리고상기 부유 게이트 전극의 양측에 인접하는 상기 반도체 기판 내에 한 쌍의 불순물 확산 영역을 형성하는 것을 더 포함하되,상기 한 쌍의 불순물 확산 영역은 상기 부유 게이트 전극의 하부와 중첩되는 부위를 가지게 형성되는 것을 특징으로 하는 반도체 플래시 메모리 소자의 제조 방법.
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