CN110071109B - 分离式栅极闪存元件的形成方法 - Google Patents
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Abstract
本发明提出一种分离式栅极闪存元件及其形成方法，上述分离式栅极闪存元件包括具有源极区与漏极区的半导体基板。上述源极区与漏极区被通道区分隔。上述分离式栅极闪存元件亦包括上述半导体基板中的凹槽、衬于上述凹槽的浮栅介电层。上述分离式栅极闪存元件亦包括坐落于上述浮栅介电层上的凹槽中的浮栅，且上述浮栅具有凸状底表面。上述分离式栅极闪存元件亦包括位于上述浮栅上的栅极间介电层以及位于上述栅极间介电层上的控制栅极。
Description
技术领域
本揭露实施例关于一种闪存元件，且特别有关于一种分离式栅极闪存元件(split-gateflashmemorycell)。
背景技术
非挥发性(non-volatile)存储器装置被广泛地应用于电子产业中。即使系统的电源消失，储存于非挥发性存储器中的数据仍可被保留。非挥发性存储器可为单次可程序装置(one-time programmable devices，例如：电子式可程序只读存储器(electricallyprogrammable read-only memory，EPROM))或者可为复写装置(re-programmabledevices，例如：电子式擦除式可复写只读存储器(electrically-erasableprogrammableread-only memory，EEPROM))。
非挥发性存储器的一个例子是闪存。闪存因为具有如尺寸小以及低功率消耗量的优点而越来越受欢迎。
然而，现有的闪存并未在各方面皆令人满意(例如：需改善其写入时间(programming time))。
发明内容
本发明实施例提供一种分离式栅极闪存元件。上述分离式栅极闪存元件包括半导体基板。上述半导体基板具有源极区与漏极区，且上述源极区与漏极区被通道区隔开。上述分离式栅极闪存元件亦包括位于上述半导体基板中的凹槽、衬于上述凹槽的浮栅介电层。上述分离式栅极闪存元件亦包括坐落于上述浮栅介电层上的凹槽中的浮栅。上述浮栅具有凸状底表面。上述分离式栅极闪存元件亦包括位于上述浮栅上的栅极间介电层以及位于上述栅极间介电层上的控制栅极。
本发明实施例亦提供一种分离式栅极闪存元件的形成方法。上述方法包括提供半导体基板、形成凹槽于上述半导体基板中、形成第一介电层于上述半导体基板上。上述第一介电层衬于上述凹槽。上述方法亦包括形成浮栅层于上述第一介电层上、形成罩幕层于上述浮栅层上。上述罩幕层具有位于上述凹槽上的开口。上述方法亦包括形成介电材料以填充上述开口、移除上述罩幕层以及上述罩幕层下方的浮栅层的第一部分但保留上述介电材料下方的浮栅层的第二部分以充当浮栅。上述浮栅坐落于上述第一介电层上的上述凹槽中。上述方法亦包括形成第二介电层于上述浮栅的侧壁上，使得上述浮栅被上述第一介电层、上述介电材料以及上述第二介电层包围。上述方法亦包括形成控制栅极于上述第一介电层、上述第二介电层与上述介电材料上以及形成源极区与漏极区于上述控制栅极两侧的上述半导体基板中。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
图1至图11为一系列的剖面图，其根据本揭露的实施例绘示出形成分离式栅极闪存元件的方法。
图12根据本揭露一些实施例绘示出分离式栅极闪存元件。
附图标号：
10、20～分离式栅极闪存元件；
100～半导体基板；
100b～通道区；
104～源极/漏极区；
202、702～罩幕层；
204、704～开口；
102～凹槽；
102L～凹槽下部；
102U～凹槽上部；
102t～尖端；
102a、102c～凹槽的侧壁；
102b～凹槽的底表面；
502～第一介电层；
502a～浮栅介电层；
504～凹槽；
602～浮栅层；
604～凹槽；
802～介电材料；
902～浮栅；
902e～顶端；
902t～浮栅顶表面；
902b～浮栅底表面；
902s～浮栅侧壁；
1002～第二介电层；
1102～控制栅极；
D～深度；
W1、W2、W3～宽度；
θ～夹角。
具体实施方式
以下的揭露内容提供许多不同的实施例或范例以实施本案的不同特征。以下的揭露内容叙述各个构件及其排列方式的特定范例，以简化说明。当然，这些特定的范例并非用以限定。例如，若是本发明实施例叙述了一第一特征形成于一第二特征之上或上方，即表示其可能包含上述第一特征与上述第二特征是直接接触的实施例，亦可能包含了有附加特征形成于上述第一特征与上述第二特征之间，而使上述第一特征与第二特征可能未直接接触的实施例。另外，以下所揭露的不同范例可能重复使用相同的参考符号及/或标记。这些重复为了简化与清晰的目的，并非用以限定所讨论的不同实施例及/或结构之间有特定的关系。
后文将说明本揭露的各种实施例。类似的标号可被用来表示类似的元件。应可理解的是，额外的操作步骤可实施于所述方法之前、之间或之后，且在所述方法的其他实施例中，部分的操作步骤可被取代或省略。
本揭露实施例的分离式栅极闪存元件具有位于半导体基板中的凹槽。上述凹槽具有尖端(tips)，其可提高分离式栅极闪存元件的浮栅(floating gate)与半导体基板之间的电流而改善分离式栅极闪存元件的效能(例如：缩短写入时间(writing time))。
图1根据本揭露的实施例绘示出形成分离式栅极闪存元件的方法的起始步骤。如图1所示，提供半导体基板100。举例而言，半导体基板100可包括硅。在一些实施例中，半导体基板100可包括其他元素半导体(例如：锗)、化合物半导体(例如：碳化硅(SiC)、砷化镓(GaAs)、砷化铟(InAs)或磷化铟(InP))以及合金半导体(例如：SiGe、SiGeC、GaAsP或GaInP)。在其他的实施例中，半导体基板100可包括绝缘层上半导体基板(semiconductor-on-insulator(SOI)substrate)。上述绝缘层上半导体基板可包括底板、设置于上述底板上的埋藏氧化层以及设置于上述埋藏氧化层上的半导体层。
在一些实施例中，半导体基板100为p型硅基板。举例而言，p型硅基板100的掺质可包括硼、铝、镓、铟、其他适当的掺质或上述的组合，且p型硅基板100的掺质浓度可为5x1014至5x1016 cm-3。在其他的实施例中，半导体基板100可为n型硅基板。举例而言，n型硅基板100的掺质可包括砷、磷、锑、其他适当的掺质或上述的组合，且n型硅基板100的掺质浓度可为5x1014至5x1016 cm-3。后文的实施例将以使用p型硅基板100为例进行说明，但本揭露并不以此为限。
接下来，如图2所示，形成罩幕层202于半导体基板100上。在一些实施例中，罩幕层202可包括氮化硅、氮氧化硅、其他适当的材料或上述的组合。在一些实施例中，可以低压化学气相沉积工艺(low-pressure chemical vapor deposition process，LPCVD)、电浆辅助化学气相沉积工艺(plasma-enhanced chemical vapor deposition process，PECVD)、其他适当的工艺或上述的组合形成罩幕层202。举例而言，罩幕层202的厚度可为0.1至0.5μm，但不以此为限。
接下来，如图3所示，以图案化工艺形成开口204于罩幕层202中。举例而言，上述图案化工艺可包括光刻工艺(例如：光刻胶涂布、软烘烤、光罩对准、曝光、曝光后烘烤、光刻胶显影等)、刻蚀工艺(例如：湿式刻蚀工艺、干式刻蚀工艺等)、其他适当的工艺或上述的组合。在一些实施例中，可以光刻工艺形成具有对应于开口204的开口的图案化光刻胶层(未绘示于图中)于罩幕层202上，然后可进行刻蚀工艺移除上述图案化光刻胶层的开口所露出的罩幕层202的部分以于罩幕层202中形成开口204。
接下来，如图4所示，形成凹槽(concave trench)102于开口204下的半导体基板100中。在一些实施例中，凹槽102可增加分离式栅极闪存元件的效能，于后文将详细说明。
在一些实施例中，以使用罩幕层202作为刻蚀罩幕的刻蚀工艺(例如：湿式刻蚀工艺、干式刻蚀工艺、其他适当的工艺或上述的组合)形成凹槽102。举例而言，可进行湿式刻蚀工艺以形成凹槽102。
如图4所示，凹槽102可具有底表面102b、侧壁102a以及相对于侧壁102a的侧壁102c。在一些实施例中，凹槽102的底表面102b与侧壁102a(或侧壁102c)之间的夹角θ可大于或等于90°且小于或等于115°(亦即，90°≤θ≤115°)。在所绘示的实施例中，凹槽102为对称的(亦即，底表面102b与侧壁102a之间的夹角大抵上等于底表面102b与侧壁102c之间的夹角)。然而，在一些其他的实施例中，底表面102b与侧壁102a之间的夹角亦可不同于底表面102b与侧壁102c之间的夹角。
在一些实施例中，如图4所示，凹槽102的底表面102b可大抵上平行于半导体基板100的顶表面。凹槽102可具有深度D(亦即，凹槽102的底表面102b与半导体基板100的顶表面之间的距离)。在一些深度D大于
的实施例中，其对于临界电压具有不利的影响。因此，在一些其他的实施例中，凹槽102的深度D为
至
(亦即，
)以达到较佳的临界电压。
如图4所示，凹槽102具有顶部宽度W1以及底部宽度W2。在一些实施例中，顶部宽度W1与底部宽度W2的比值(亦即，W1/W2)为1至1.3。顶部宽度W1与底部宽度W2的比值可取决于夹角θ。
接下来，如图5所示，以刻蚀工艺或其他适当的工艺移除罩幕层202。接下来，形成衬于凹槽102的第一介电层502于半导体基板100上。在一些实施例中，如图5所示，第一介电层502共形地形成于半导体基板100上，因此第一介电层502亦具有对应于半导体基板100的凹槽102且位于半导体基板100的凹槽102上的凹槽504。举例而言，第一介电层502可包括氧化物或其他适当的介电材料。在一些实施例中，可以热氧化工艺、化学气相沉积工艺、其他适当的工艺或上述的组合形成第一介电层502。在所绘示的实施例中，第一介电层502包括热氧化半导体基板100而形成的氧化硅。举例而言，上述热氧化工艺可包括干式氧化工艺(例如：Si+O2→SiO2)、湿式氧化工艺(例如：Si+2H2O→SiO2+2H2)或上述的组合。
接下来，如图6所示，形成浮栅层602于第一介电层502上。在一些实施例中，如图6所示，浮栅层602共形地形成于半导体基板100与第一介电层502之上，因此浮栅层602亦具有对应于半导体基板100的凹槽102且位于半导体基板100的凹槽102上的凹槽604。在所绘示的实施例中，浮栅层602包括多晶硅。然而，在一些其他的实施例中，浮栅层602亦可包括其他导电材料(例如：金属、金属合金、复晶硅化物(polycide，亦即多晶硅与硅化物的组合)、其他适当的导电材料或上述的组合)。举例而言，可以化学气相沉积工艺、低压化学气相沉积工艺、有机金属化学气相沉积工艺(metal-organic chemical vapor depositionprocess，MOCVD)、其他适当的工艺或上述的组合形成浮栅层602。
接下来，如图7所示，形成罩幕层702于浮栅层602上并形成开口704于罩幕层702中。开口704可对应于凹槽102并位于凹槽102之上。举例而言，罩幕层702可包括氮化硅、氮氧化硅、其他适当的材料或上述的组合。在一些实施例中，可以低压化学气相沉积工艺、电浆辅助化学气相沉积工艺、其他适当的工艺或上述的组合形成罩幕层702。举例而言，罩幕层702的厚度可为0.1至0.6μm，但并不以此为限。在一些实施例中，可以图案化工艺于罩幕层702中形成开口704。举例而言，上述图案化工艺可包括光刻工艺(例如：光刻胶涂布、软烘烤、光罩对准、曝光、曝光后烘烤、光刻胶显影等)、刻蚀工艺(例如：湿式刻蚀工艺、干式刻蚀工艺等)、其他适当的工艺或上述的组合。在一些实施例中，可以光刻工艺形成具有对应于开口704的开口的图案化光刻胶层(未绘示于图中)于罩幕层702上，然后可进行刻蚀工艺移除上述图案化光刻胶层的开口所露出的罩幕层702的部分以于罩幕层702中形成开口704。
在一些实施例中，于形成凹槽102(或开口204)的光刻工艺中所使用的光罩可被使用于形成开口704的光刻工艺中，因此可降低制造成本。
如图7所示，开口704可在凹槽102之上并具有宽度W3。在所绘示的实施例中，因为使用相同的光罩，凹槽102的顶部宽度W1大抵上等于开口704的宽度W3(例如：宽度W1与宽度W3的比值约为1.0)。
接下来，如图8所示，形成介电材料802以填充开口704。介电材料802将于后续形成浮栅的工艺中充当刻蚀罩幕，于后文将详细说明。举例而言，介电材料802可包括氧化物或其他适当的介电材料。在一些实施例中，可以热氧化工艺、化学气相沉积工艺、其他适当的工艺或上述的组合形成介电材料802。在所绘示的实施例中，介电材料802包括以热氧化工艺形成的氧化硅。举例而言，上述热氧化工艺可包括干式氧化工艺、湿式氧化工艺或上述的组合。
接下来，如图9所示，以刻蚀工艺(例如：干式刻蚀工艺、湿式刻蚀工艺等)或其他适当的工艺移除罩幕层702、以及浮栅层602的一部分，而介电材料802下方的浮栅层602的残留部分则可充当浮栅902。在一些实施例中，介电材料802的材料(例如：氧化硅)不同于罩幕层702的材料(例如：氮化硅)以及浮栅层602的材料(例如：多晶硅)，因此介电材料802可于形成浮栅902的刻蚀工艺中被用来作为刻蚀罩幕。如图9所示，浮栅902可共形地形成于凹槽102上，且浮栅902可具有凹状顶表面902t以及对应于凹槽102的凸状底表面902b。在一些实施例中，浮栅902于顶端(top edges)902e具有尖状轮廓(tip profile)，其可提升分离式栅极闪存元件的效能(例如：缩短擦除时间(erasing time))。
接下来，如图10所示，形成第二介电层1002于浮栅902的侧壁902s、介电材料802以及第一介电层502上。举例而言，第二介电层1002的厚度可为
至
举例而言，第二介电层1002可包括氧化物或其他适当的介电材料。在一些实施例中，可以热氧化工艺、化学气相沉积工艺、旋转涂布工艺、原子层沉积工艺(atomic layer deposition process，ALD)、其他适当的工艺或上述的组合形成第二介电层1002。在所绘示的实施例中，第二介电层1002包括以热氧化工艺(例如：干式氧化工艺、湿式氧化工艺或上述的组合)所形成的氧化硅。在一些实施例中，第一介电层502、介电材料802以及第二介电层1002皆包括热成长(thermally grown)的氧化硅，因此上述三者的任两者之间不具有显著或可观察到的接口。
接下来，如图11所示，形成控制栅极1102于第一介电层502、介电材料802以及第二介电层1002上。在所绘示的实施例中，控制栅极1102包括多晶硅。然而，在一些其他的实施例中，控制栅极1102亦可包括其他导电材料(例如：金属、金属合金、复晶硅化物等)。举例而言，可以沉积工艺(例如：化学气相沉积工艺、低压化学气相沉积工艺、有机金属化学气相沉积工艺等)、图案化工艺(例如：光刻工艺、刻蚀工艺等)、其他适当的工艺或上述的组合形成控制栅极1102。
接下来，如图11所示，可形成源极/漏极区104于半导体基板100中。源极/漏极区104可被控制栅极1102下方的半导体基板100中的通道区100b分隔开。在所绘示的实施例中，源极/漏极区104掺杂有n型掺质。举例而言，控制栅极1102可于注入工艺中被用来作为罩幕以将磷离子或砷离子注入至控制栅极1102两侧的半导体基板100中以形成掺质浓度为5x1017 cm-3至5x1020 cm-3的源极/漏极区104。在一些其他的实施例中，半导体基板100为n型硅基板，因此源极/漏极区104掺杂有p型掺质(例如：硼、铝、镓、铟、其他适当的掺质或上述的组合)，且源极/漏极区104的掺质浓度可为5x1017 cm-3至5x1020 cm-3。
如图11所示，分离式栅极闪存元件10被形成。分离式栅极闪存元件10包括凹槽102。在一些实施例中，浮栅902下方的衬于凹槽102的第一介电层502的部分可充当浮栅介电层502a(如图11所示)。换句话说，浮栅902可坐落于浮栅介电层502a上的凹槽102中。在一些实施例中，于浮栅902与控制栅极1102之间的第二介电层1002的部分以及介电材料802可充当栅极间介电层，而控制栅极1102可形成于上述栅极间介电层上。
如图11所示，凹槽102具有尖端(或角部)102t。在一些实施例中，尖端102t可增加半导体基板100与浮栅902之间的电流，因此可增进分离式栅极闪存元件10之效能(例如：缩短写入时间)。
图12根据本揭露一些实施例绘示出分离式栅极闪存元件20。分离式栅极闪存元件20与分离式栅极闪存元件10的其中一个差异在于分离式栅极闪存元件20的凹槽102具有上部102U与下部102L，且上部102U的侧壁的斜率不同于下部102L的侧壁的斜率，因此分离式栅极闪存元件20的凹槽102具有较多的尖端102t而可更进一步提升装置效能(例如：缩短写入时间)。
举例而言，形成分离式栅极闪存元件20的凹槽102的步骤可包括使用具有对应于凹槽102的上部102U的开口的第一刻蚀罩幕进行第一刻蚀工艺，接着使用具有对应于凹槽102的下部102L的开口的第二刻蚀罩幕进行第二刻蚀工艺。在一些实施例中，第一刻蚀工艺的刻蚀剂可不同于第二刻蚀工艺的刻蚀剂，因此上部102U的侧壁的斜率可不同于下部102L的侧壁的斜率。
综合上述，本揭露的分离式栅极闪存元件包括设置于浮栅下方以及半导体基板中的凹槽。上述凹槽具有尖端而可增进分离式栅极闪存元件的效能。
前述内文概述了许多实施例的特征，使本技术领域中相关技术人员可以从各个方面更佳地了解本发明实施例。本技术领域中相关技术人员应可理解，且可轻易地以本发明实施例为基础来设计或修饰其他工艺及结构，并以此达到相同的目的及/或达到与在此介绍的实施例等相同的优点。本技术领域中相关技术人员也应了解这些相等的结构并未背离本发明实施例的发明精神与范围。在不背离本发明实施例的发明精神与范围的前提下，可对本发明实施例进行各种改变、置换或修改。
此外，本揭露的每一权利要求可为个别的实施例，且本揭露的范围包括本揭露的每一权利要求及每一实施例彼此的结合。
此外，虽然前文揭露了一些本揭露的实施例，此些实施例并非用来限定本揭露的范围。另外，并未说明本揭露实施例的所有优点。再者，在不背离本揭露实施例的发明精神与范围的前提下，所属领域具通常知识者可对本揭露实施例进行各种改变、置换或修改。因此，所保护的发明范围应取决于申请专利范围。
以上所述的具体实施方式，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施方式而已，并不用于限定本发明的保护范围，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
Claims (11)
1.一种分离式栅极闪存元件的形成方法，其特征在于，包括：
提供一半导体基板；
形成一凹槽于该半导体基板中；
形成一第一介电层于该半导体基板上，其中该第一介电层衬于该凹槽；
形成一浮栅层于该第一介电层上；
形成一罩幕层于该浮栅层上，其中该罩幕层具有位于该凹槽上的一开口；
形成一介电材料以填充该开口，以使该介电材料具有凸狀底表面；
移除该罩幕层以及该罩幕层下方的该浮栅层的一第一部分，但保留该介电材料下方的该浮栅层的一第二部分以充当一浮栅，其中该浮栅坐落于该第一介电层上的该凹槽中，且靠近一源极区与一漏极区的该浮栅的两侧之顶端具有尖状轮廓，且该尖状轮廓的顶表面高于该介电材料的底表面；
形成一第二介电层于该浮栅的一侧壁上，使得该浮栅被该第一介电层、该介电材料以及该第二介电层包围；
形成一控制栅极于该第一介电层、该第二介电层与该介电材料上；以及
形成该源极区与该漏极区于该控制栅极两侧的该半导体基板中。
2.如权利要求1所述的分离式栅极闪存元件的形成方法，其特征在于，该介电材料由一热氧化工艺所形成。
3.如权利要求1所述的分离式栅极闪存元件的形成方法，其特征在于，该第一介电层、该介电材料与该第二介电层皆包括氧化硅。
4.如权利要求1所述的分离式栅极闪存元件的形成方法，其特征在于，使用一刻蚀剂刻蚀该半导体基板以形成该凹槽。
5.如权利要求1所述的分离式栅极闪存元件的形成方法，其特征在于，移除该罩幕层以及该罩幕层下方的该浮栅层的该第一部分的步骤包括：
使用该介电材料作为一刻蚀罩幕进行一刻蚀工艺。
6.如权利要求1所述的分离式栅极闪存元件的形成方法，其特征在于，该浮栅具有一凸状底表面。
7.如权利要求1所述的分离式栅极闪存元件的形成方法，其特征在于，该凹槽的一深度为500Å至2000Å。
8.如权利要求1所述的分离式栅极闪存元件的形成方法，其特征在于，该凹槽的一侧壁与该凹槽的一底表面之间的夹角为90°至115°。
9.如权利要求1所述的分离式栅极闪存元件的形成方法，其特征在于，该浮栅包括多晶硅。
10.如权利要求1所述的分离式栅极闪存元件的形成方法，其特征在于，形成该源极区与该漏极区于该半导体基板中的步骤包括：
使用该控制栅极作为一罩幕以进行一注入工艺。
11.如权利要求1所述的分离式栅极闪存元件的形成方法，其特征在于，该凹槽的一顶部宽度等于该开口的一宽度。
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