KR100827441B1 - 비휘발성 메모리 소자 및 이의 제조 방법 - Google Patents
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Abstract
소자 신뢰성이 개선되고, 컨트롤 게이트 전극과 플로팅 게이트 전극 간의 대향 면적이 확보된 메모리 소자가 제공된다. 메모리 소자는 반도체 기판, 반도체 기판 상에 제1 및 제2 플로팅 게이트 전극, 및 제1 및 제2 플로팅 게이트 전극 상에 형성되며, 라인 바디, 및 라인 바디로부터 하부로 연장된 제1, 제2 및 제3 레그를 포함하는 컨트롤 게이트 전극으로서, 제1 레그는 제1 플로팅 게이트 전극의 외측면의 일부를 감싸고, 제2 레그는 제2 플로팅 게이트 전극의 외측면의 일부를 감싸며, 제3 레그는 제1 및 제2 플로팅 게이트 전극의 내측면을 감싸는 컨트롤 게이트 전극을 포함한다.
스페이서, 플로팅 게이트 전극, 컨트롤 게이트 전극, 자기 정렬
Description
도 1은 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 단면도이다.
도 2 내지 도 11은 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 12 내지 도 15는 본 발명의 다른 실시예에 따른 비휘발성 메모리 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 16 내지 도 25는 본 발명의 또 다른 실시예에 따른 비휘발성 메모리 소자의 제조 방법을 설명하기 위한 단면도들이다.
<도면의 주요부분에 대한 부호의 설명>
100: 반도체 기판 102: 소스/드레인 영역
118: 층간 절연막 122: 제1 게이트 절연막
131: 제1 플로팅 게이트 전극 132: 제2 플로팅 게이트 전극
140: 제2 게이트 절연막 152: 컨트롤 게이트 전극
본 발명은 비휘발성 메모리 소자 및 이의 제조 방법에 관한 것으로서, 보다 상세하게는 소자 신뢰성이 개선되고, 컨트롤 게이트 전극과 플로팅 게이트 전극 간의 대향 면적이 확보된 비휘발성 플래쉬 메모리 소자 및 그 제조 방법에 관한 것이다.
메모리 소자는 마이크로 컨트롤러, 크레디트 카드 등의 장치에서 다양하게 적용되고 있다. 메모리 소자는 DRAM, SRAM 등과 같이 데이터의 입출력이 빠른 반면, 시간이 경과됨에 따라 데이터가 소실되는 휘발성 메모리 소자와 ROM과 같이 데이터의 입출력이 상대적으로 느리지만 데이터를 영구적으로 저장할 수 있는 비휘발성 메모리 소자로 구분될 수 있다. 최근에는 상기 비휘발성 메모리 소자로서 전기적으로 데이터의 입출력이 가능한 EEPROM, 플래쉬 메모리 소자 등이 개발되어 있다.
나아가, 최근 들어 메모리 소자의 고집적화가 요구됨에 따라 하나의 셀 내에서 멀티 비트의 프로그래밍을 수행할 수 있는 구조가 개발되고 있다.
그런데, 디자인 룰이 감소하면서 소자의 크기가 작아짐에 따라, 플로팅 게이트 전극이나, 컨트롤 게이트 전극이 미세하게 미스얼라인되더라도 소자 특성을 현저하게 열화시켜, 소자 신뢰성을 저하시킨다. 또한, 소자의 크기가 작아지면, 컨트롤 게이트 전극과 플로팅 게이트 전극 간의 대향 면적이 감소되어, 이들간에 충분한 크기의 커패시턴스가 확보되기 어렵다. 따라서, 구동 전압이 상대적으로 증가하게 된다.
본 발명이 이루고자 하는 기술적 과제는 소자 신뢰성이 개선되고, 컨트롤 게이트 전극과 플로팅 게이트 전극 간의 대향 면적이 확보된 비휘발성 메모리 소자를 제공하고자 하는 것이다.
본 발명이 이루고자 하는 다른 기술적 과제는 소자 신뢰성이 개선되고, 컨트롤 게이트 전극과 플로팅 게이트 전극 간의 대향 면적이 확보된 비휘발성 메모리 소자의 제조 방법을 제공하고자 하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 비휘발성 메모리 소자는 반도체 기판, 상기 반도체 기판 상에 제1 및 제2 플로팅 게이트 전극, 및 상기 제1 및 제2 플로팅 게이트 전극 상에 형성되며, 라인 바디, 및 상기 라인 바디로부터 하부로 연장된 제1, 제2 및 제3 레그를 포함하는 컨트롤 게이트 전극으로서, 상기 제1 레그는 상기 제1 플로팅 게이트 전극의 외측면의 일부를 감싸고, 상기 제2 레그는 상기 제2 플로팅 게이트 전극의 외측면의 일부를 감싸며, 상기 제3 레그는 상기 제1 및 제2 플로팅 게이트 전극의 내측면을 감싸는 컨트롤 게이트 전극을 포함한다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 제조 방법은 반도체 기판 상에 개구부를 갖는 제1 절연막을 형성 하고, 상기 제1 절연막의 상기 개구부 측 측벽에 제1 및 제2 플로팅 게이트 전극을 형성하고, 상기 제1 절연막을 부분 식각하여, 상기 제1 및 제2 플로팅 게이트 전극의 외측면을 일부 노출하고, 상기 제1 및 제2 플로팅 게이트 전극 상에 라인 바디, 및 상기 라인 바디로부터 하부로 연장된 제1, 제2 및 제3 레그를 포함하는 컨트롤 게이트 전극으로서, 상기 제1 레그는 상기 제1 플로팅 게이트 전극의 외측면의 일부를 감싸고, 상기 제2 레그는 상기 제2 플로팅 게이트 전극의 외측면의 일부를 감싸며, 상기 제3 레그는 상기 제1 및 제2 플로팅 게이트 전극의 내측면을 감싸는 컨트롤 게이트 전극을 형성하는 것을 포함한다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
따라서, 몇몇 실시예에서, 잘 알려진 공정 단계들, 잘 알려진 구조 및 잘 알려진 기술들은 본 발명이 모호하게 해석되는 것을 피하기 위하여 구체적으로 설명되지 않는다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는한 복수형도 포함한다. 명세서에서 사용되는 포함한다(comprises) 및/또는 포함하는(comprising)은 언급된 구성요소, 단계, 동작 및/또는 소자 이외의 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는 의미로 사용한다. 그리고, ″및/또는″은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다. 또, 이하 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
또한, 본 명세서의 사용되는 용어인 "내측"은 비휘발성 메모리 소자의 셀의 중심축을 기준으로 상기 셀의 중앙과 가까운 방향을, "외측"은 비휘발성 메모리 소자의 셀의 중심축을 기준으로 상기 셀의 중앙으로부터 먼 방향을 지칭할 수 있다.
명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
이하, 첨부된 도면을 참고로 하여 본 발명의 실시예들에 따른 비휘발성 메모리 소자에 대해 설명한다. 비휘발성 메모리 소자의 구체적인 일예로서 NOR형 플래쉬 메모리 소자가 예시될 것이다. 그러나, 이에 제한되지 않으며, NAND형의 플래쉬 메모리 소자나, EEPROM 등에도 적용될 수 있다.
도 1은 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 단면도이다. 도 1을 참조하면, 본 발명의 일 실시예에 따른 비휘발성 메모리 소자는 반도체 기판(100) 상에 형성된 제1 및 제2 플로팅 게이트 전극(131, 132)과 제1 및 제2 플로팅 게이트 전극(131, 132)을 감싸는 컨트롤 게이트 전극(152)을 포함한다.
반도체 기판(100)은 예를 들어 Si, Ge, SiGe, GaP, GaAs, SiC, SiGeC, InAs 및 InP로 이루어지는 군에서 선택되는 적어도 하나의 물질로 이루어진 것일 수 있 다. 반도체 기판(100)은 P형 기판 또는 N형 기판이 적용될 수 있다. 또, 도면으로 도시하지는 않았지만, 반도체 기판(100)은 p형 또는 n형 불순물이 도핑되어 있는 P형 웰 또는 N형 웰을 포함할 수 있다.
반도체 기판(100) 내에는 서로 이격된 소스/드레인 영역(102)이 형성되어 있다. 소스/드레인 영역(102)에는 p형 또는 n형 불순물이 도핑되어 있으며, 마주하는 한쌍의 소스/드레인 영역(100) 사이에는 채널 영역이 형성되어 있다.
한쌍의 소스/드레인 영역(100) 사이의 채널 영역 위에는 제1 플로팅 게이트 전극(131) 및 제2 플로팅 게이트 전극(132)이 형성되어 있다. 제1 및 제2 플로팅 게이트 전극(131, 132)은 서로 전기적으로 분리되어 있으며, 채널 영역의 중앙부를 중심으로 대칭적인 형상을 갖는다. 이와 같이 제1 및 제2 플로팅 게이트 전극(131, 132)이 전기적으로 분리된 구조로부터 제1 플로팅 게이트 전극(131)과 제2 플로팅 게이트 전극(132)에 각각 서로 다른 데이터 값을 저장하는 것이 가능해진다. 따라서, 도 1에 도시된 단위셀에서 멀티 비트의 데이터 프로그래밍을 할 수 있다. 그러나, 이에 제한되는 것은 아니며, 본 실시예의 변형예는 제1 플로팅 게이트 전극(131)과 제2 플로팅 전극(132)이 전기적으로 연결되거나, 일체형으로 형성된 구조를 가질 수도 있다.
제1 및 제2 플로팅 게이트 전극(131, 132)은 예를 들어, 반도체 소자에서 널리 적용되는 스페이서와 유사한 형상으로 이루어질 수 있다. 즉, 도 1에 예시된 것처럼 제1 및 제2 플로팅 게이트 전극(131, 132)의 외측면은 각각 반도체 기판(100)의 상면와 수직을 이루며, 내측면은 상부로부터 하부로 갈수록 폭이 커지도록 경사 진 형상, 예컨대 완만한 곡선 형상으로 이루어질 수 있다. 이 경우, 제1 및 제2 플로팅 게이트 전극(131, 132)의 상단은 뾰족한 예각으로 이루어진 팁(tip) 형상을 가짐으로써, 전계가 집중되는 효과가 있다. 따라서, 소거 동작시 동작 속도가 빨라지고, 구동 전압을 낮출 수 있게 된다.
제1 플로팅 게이트 전극(131) 및 제2 플로팅 게이트 전극(132)은 예컨대, n형 불순물 또는 p형 불순물이 도핑된 폴리실리콘이나 금속 등과 같은 도전성 물질로 이루어질 수 있다.
제1 플로팅 게이트 전극(131) 및 제2 플로팅 게이트 전극(132) 위에는 컨트롤 게이트 전극(152)이 형성되어 있다. 컨트롤 게이트 전극(152)은 하나 또는 2 이상의 도전막으로 이루어질 수 있다. 적용가능한 도전막으로는 n형 불순물 또는 p형 불순물이 도핑된 폴리실리콘막, 금속막, 금속 실리사이드막 등이 예시될 수 있다.
이러한 컨트롤 게이트 전극(152)은 제1 및 제2 플로팅 게이트 전극(131, 132)의 외측면의 일부와, 상단의 팁과, 내측면을 감싸도록 형성되어 있다.
더욱 구체적으로 설명하면, 컨트롤 게이트 전극(152)은 라인 바디(152a)와 라인 바디(152a)로부터 아래쪽으로 연장된 3개의 레그(leg)를 포함하며, 대략 'E'자를 90°만큼 회전한 형상으로 이루어져 있다. 라인 바디(152a)의 일 측단으로부터 연장된 제1 레그(152b)는 제1 플로팅 게이트 전극(131)의 외측면의 일부를 감싸며, 라인 바디(152a)의 타 측단으로부터 연장된 제2 레그(152c)는 제2 플로팅 게이트 전극(132)의 외측면의 일부를 감싼다. 그리고, 라인 바디(152a)의 중앙으로부터 연장된 제3 레그(152d)는 제1 플로팅 게이트 전극(131)과 제2 플로팅 게이트 전 극(132)의 내측면을 감싸며, 제3 레그(152d)의 하단은 반도체 기판(100)의 채널 영역의 중앙부에 대향한다. 제1 플로팅 게이트 전극(131)과 제2 플로팅 게이트 전극(132)의 상단의 팁은 제1 레그(152b)와 제3 레그(152d), 및 제2 레그(152c)와 제3 레그(152d)에 의해 각각 둘러싸여 있다.
제1 레그(152b)와 제2 레그(152c)는 길이가 실질적으로 동일하지만, 제3 레그(152d)는 제1 레그(152b) 및 제2 레그(152c)보다 길이가 더 길다. 또, 제1 레그(152b) 및 제2 레그(152c)는 반도체 기판(100)에 수직한 형상을 가지며 연장되어 있지만, 제3 레그(152d)는 제1 및 제2 플로팅 게이트 전극(131, 132)의 내측면의 형상을 따라 완만한 곡선형을 이루며 연장되어 있다.
이와 같은 구조는 컨트롤 게이트 전극(152)과 제1 및 제2 플로팅 게이트 전극(131, 132)간 대향 면적을 충분히 확보하는 데에 기여한다. 즉, 컨트롤 게이트 전극(152)이 제1 및 제2 플로팅 게이트 전극(131, 132)의 상면에만 대향하는 경우보다 내측 대향 면적 및 외측 대향 면적만큼 대향 면적이 증가된다. 따라서, 컨트롤 게이트 전극(152)과 제1 및 제2 플로팅 게이트 전극(131, 132)간의 커패시턴스가 증가할 것임을 이해할 수 있을 것이다. 상기 커패시턴스의 증가는 소자의 동작 특성을 개선한다. 예를 들어, 제1 및 제2 플로팅 게이트 전극(131, 132)이 유도되는 전압 커플링 효과를 증가시키기 때문에, 컨트롤 게이트 전극(152)에 인가되는 구동 전압을 감소시킬 수 있다.
상기 커패시턴스의 증가량은 제1 및 제2 레그(152b, 152c)의 길이에 의해 제어될 수 있다. 즉, 제3 레그(152d)의 경우 제1 및 제2 플로팅 게이트 전극(131, 132)의 내측면과 전부 대향하기 때문에 대향 면적 조절의 여지가 크지 않지만, 제1 및 제2 레그(152b, 152c)의 경우에는 제1 및 제2 플로팅 게이트 전극(131, 132)의 외측면의 일부와 대향하기 때문에, 이들의 대향 면적을 조절할 마진이 크다. 따라서, 제1 및 제2 레그(152b, 152c)의 길이는 설계되는 상기 커패시턴스의 값에 따라 다양하게 변형될 수 있을 것이다.
한편, 이상에서 설명한 반도체 기판(100), 제1 및 제2 플로팅 게이트 전극(131, 132) 및 컨트롤 게이트 전극(152)들 사이에는 각각 적어도 하나의 절연막이 개재될 수 있다.
예를 들어, 반도체 기판(100)의 채널 영역과 제1 및 제2 플로팅 게이트 전극(131, 132) 사이에는 제1 게이트 절연막(122)이 개재된다. 제1 게이트 절연막(122)은 예를 들어 실리콘 산화막으로 이루어질 수 있다.
또, 제1 및 제2 플로팅 게이트 전극(131, 132)과 컨트롤 게이트 전극(152) 사이, 및 컨트롤 게이트 전극(152)의 제3 레그(152d)의 하단과 그에 대향하는 반도체 기판(100)의 채널 영역 사이에는 제2 게이트 절연막(140)이 개재된다. 제2 게이트 절연막(140)은 예를 들어 실리콘 산화막으로 이루어질 수 있다. 제1 게이트 절연막(122)과 제2 게이트 절연막(140)은 각각 약 50Å 내지 150Å의 두께를 가질 수 있으며, 이들은 서로 동일한 두께를 가질 수 있다.
그리고, 반도체 기판(100)과 컨트롤 게이트 전극(152)의 사이에는 층간 절연막(118)이 개재될 수 있다.
더욱 상세히 설명하면, 층간 절연막(118)은 반도체 기판(100)의 소스/드레인 영역(102)과 컨트롤 게이트 전극(152)의 제1 및 제2 레그(152b, 152c)의 하단 사이에 각각 개재된다. 따라서, 층간 절연막(118)의 상면의 높이는 제1 및 제2 플로팅 게이트 전극(131, 132)의 상단의 높이보다 낮으며, 두께는 반도체 기판(100)으로부터 컨트롤 게이트 전극(152)의 제1 및 제2 레그(152b, 152c)의 하단까지의 거리와 동일할 것이다. 층간 절연막(118)은 예를 들면, 실리콘 산화막으로 이루어진다.
한편, 도 1에서는 층간 절연막(118)의 외측면이 컨트롤 게이트 전극(152)의 외측면과 정렬된 예가 도시되어 있지만, 이에 한정되지 않는다. 즉, 층간 절연막(118)은 컨트롤 게이트 전극(152)보다 돌출되어 양측으로 연장되어 있을 수도 있고, 컨트롤 게이트 전극(152)보다 내측으로 리세스되어 있을 수도 있다. 또, 도 1의 비휘발성 메모리 소자에 상술한 층간 절연막(152)과는 별도의 층간 절연막을 더 포함할 수도 있다. 추가되는 층간 절연막은 도 1의 비휘발성 메모리 소자를 덮는 형상일 수 있다. 나아가, 본 발명은 층간 절연막(118)에, 또는 추가되는 층간 절연막에 더 형성되는 콘택홀, 콘택 플러그 및 기타 다른 배선을 포함하는 경우를 배제하지 않는다. 상기 구조들은 본 기술 분야에서 널리 공지된 것이으로서, 본 발명이 모호하게 해석되는 것을 회피하기 위하여 구체적인 설명은 생략하기로 한다.
이하, 상기한 바와 같은 구조를 갖는 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 동작에 대해 간략하게 설명한다.
먼저, 데이터 프로그램(program) 동작을 수행하는 경우, 컨트롤 게이트 전극(152)에 고전압을 인가한다. 그러면, 제1 및 제2 플로팅 게이트 전극(131, 132)도 커플링되어 전압이 인가된다. 상술한 바와 같이 컨트롤 게이트 전극(152)과 제1 및 제2 플로팅 게이트 전극(131, 132)간 대향 면적이 큰 경우, 커패시턴스가 크기 때문에, 전압 커플링 효과가 증가할 것이다. 다시 말해, 제1 및 제2 플로팅 게이트 전극(131, 132)에도 충분한 크기의 커플링 전압이 유도될 것이다.
컨트롤 게이트 전극(152), 제1 및 제2 플로팅 게이트 전극(131, 132)에 인가된 전압이 문턱 전압(threshold voltage)보다 높으면 하부의 반도체 기판(100) 상에 채널이 형성된다. 즉, 채널 영역이 턴온된다.
이때, 채널 영역 양쪽의 소스/드레인 영역(102)에 각각 다른 전압을 인가하게 되면, 턴온된 채널 영역을 따라 전계가 형성된다. 그러면, 턴온된 채널 영역을 따라 전계의 반대 방향으로 전자가 흐르게 되는데, 이동하는 전자가 가속, 다른 원자와의 충돌, 기타 다른 원인 등에 의해 에너지를 얻게 되면, CHEI(Channel Hot Electron Injection) 방식에 의해 인접하는 플로팅 게이트 전극(131, 또는 132)으로 주입된다. 즉, 데이터 프로그램이 이루어진다. 여기서, 소스/드레인 영역(102) 사이에 형성되는 전계의 방향을 바꾸어주면 전자가 주입되는 플로팅 게이트 전극이 바뀌게 되므로, 멀티 비트의 프로그램이 가능해진다.
다음으로, 데이터 소거(erase) 동작을 수행하는 경우, 소스/드레인 영역(102)에 모두 접지 전압을 인가하고, 컨트롤 게이트 전극(152)에 고전압을 인가한다. 그러면, 컨트롤 게이트 전극(152)으로부터 제1 및 제2 플로팅 게이트 전극(131, 132) 방향으로 전계가 형성되는데, 컨트롤 게이트 전극(152)에 인가되는 전압이 충분히 높으면, 제1 플로팅 게이트 전극(131) 및/또는 제2 플로팅 게이트 전극(132) 내에 주입되어 있던 전자들이 F-N(Fowler-Nordheim) 터널링 방식으로 제 2 게이트 절연막(140)을 통과하여 컨트롤 게이트 전극(152) 측으로 이동할 수 있다. 즉, 데이터가 소거가 이루어질 수 있다. 이때, 상술한 바와 같이 제1 및 제2 플로팅 게이트 전극(131, 132)은 상단에 뾰족한 팁을 구비하며, 여기에서 전계 집중 효과가 나타나기 때문에, F-N 터널링에 필요한 전압의 크기가 감소할 수 있다. 따라서, 소거를 위한 구동 전압이 감소할 수 있을 것이다.
이하, 상기한 바와 같은 비휘발성 메모리 소자를 제조하는 방법들에 대해 설명한다.
도 2 내지 도 11은 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 제조 방법을 설명하기 위한 단면도들로서, 각 공정 단계별 중간 구조물들의 단면도들을 도시한다.
도 2를 참조하면, 반도체 기판(100) 상에 층간 절연막용 제1 절연막(110)을 형성한다.
반도체 기판(100)은 Si, Ge, SiGe, GaP, GaAs, SiC, SiGeC, InAs 및 InP로 이루어지는 군에서 선택되는 적어도 하나의 물질로 이루어진 것일 수 있다.
제1 절연막(110)은 산화막 계열의 물질, 예를 들어 실리콘 산화막으로 이루어질 수 있다. 제1 절연막(110)은 예를 들어 화학 기상 증착(Chemical Vapor Deposition; CVD), 저압 화학 기상 증착(Low Pressure Chemical Vapor Deposition; LPCVD), 또는 플라즈마 강화 화학 기상 증착(Plasma Enhanced Chemical Vapor Deposition; PECVD) 등의 방법으로 형성된다.
도 3을 참조하면, 제1 절연막(110)을 패터닝하여 플로팅 게이트 전극이 형성 되는 영역을 정의하는 개구부(OA)를 형성하고, 하부의 반도체 기판(100) 표면을 노출한다. 제1 절연막(110)의 패터닝은 예를 들어 사진 식각 공정으로 진행될 수 있다. 예를 들어 포토레지스트와 같은 식각 마스크용 물질을 도포하고, 노광 및 현상하여 포토레지스트 패턴을 형성한 다음 이를 식각 마스크로 이용하여 건식 식각함으로써, 개구부(OA)를 구비하는 제1 절연막(112)을 형성할 수 있다.
도 4를 참조하면, 개구부(OA)에 노출된 반도체 기판(100)의 표면에 예컨대 실리콘 산화막으로 이루어진 제2 절연막(120)을 형성한다. 제2 절연막(120)은 제1 절연막(110)과 동일한 방법으로 형성한 다음 패터닝하여 이루어지거나, 열 산화 공정에 의해 노출된 반도체 기판(100)의 표면을 선택적으로 산화시킴으로써 형성될 수 있다.
도 5를 참조하면, 도 4의 결과물의 전면에 플로팅 게이트 전극용 도전막(130)을 형성한다. 플로팅 게이트 전극용 도전막(130)은 예를 들어 n형 불순물 또는 p형 불순물이 도핑된 폴리실리콘이나 금속으로 이루어질 수 있으며, LPCVD, 원자층 증착(Atomic Layer Deposition; ALD), 물리 기상 증착(Physical Vapor Deposition; PVD), 금속 유기 화학 기상 증착(Metal Organic CVD; MOCVD) 등의 방법으로 형성될 수 있다.
도 6을 참조하면, 플로팅 게이트 전극용 도전막(130)을 에치백하여 제1 절연막(112)의 측벽에 제1 및 제2 플로팅 게이트 전극(131, 132)을 형성한다. 상기 에치백 공정으로 형성되는 제1 및 제2 플로팅 게이트 전극(131, 132)은 도 1을 참조하여 이미 설명한 바와 같은 반도체 소자에서 널리 적용되는 스페이서와 유사한 형 상을 가지게 된다.
본 단계에서, 제1 절연막(112) 상의 플로팅 게이트 전극용 도전막(130)이 모두 제거되어 제1 절연막(112)의 표면이 노출된다. 또, 본 단계에서 제1 및 제2 플로팅 게이트 전극(131, 132) 사이의 제2 절연막(120)을 제거하여 반도체 기판(100)의 표면이 노출되도록 한다. 그 결과, 제2 절연막(120)이 분리되어 각각 제1 플로팅 게이트 전극(131)과 반도체 기판(100) 사이 및 제2 플로팅 게이트 전극(132)과 반도체 기판(100) 사이에 개재된 제1 게이트 절연막(122)이 완성된다.
제1 및 제2 플로팅 게이트 전극(131, 132)과 제1 게이트 절연막(122)의 형성은 하나의 식각 가스를 이용한 에치백 공정으로 이루어질 수도 있지만, 제2 절연막(122)의 노출 후에 제2 절연막(122)에 대한 선택비가 높은 식각 가스로 교체하여 진행될 수도 있다.
도 7을 참조하면, 제1 절연막(112)을 에치백하여 제1 절연막(112)을 부분 제거함으로써, 제1 절연막(114)의 상면을 제1 및 제2 플로팅 게이트 전극(131, 132)의 상단보다 낮게 한다. 상술한 도 6의 단계에서, 제1 및 제2 플로팅 게이트 전극(131, 132)의 내측면은 노출되어 있지만, 외측면은 여전히 제1 절연막(112)에 의해 둘러싸여 있다. 따라서, 본 단계에서 제1 절연막(112)을 부분 제거함으로써, 제1 및 제2 플로팅 게이트 전극(131, 132)의 외측면을 부분적으로 노출한다. 제1 및 제2 플로팅 게이트 전극(131, 132)의 외측면의 노출 정도는 설계되는 제1 및 제2 플로팅 게이트 전극(131, 132)과 컨트롤 게이트 전극간의 커패시턴스에 따라 조절될 수 있을 것이다. 만약, 도 6의 단계에서 이미 제1 절연막(112)이 충분히 리세스 되어 제1 및 제2 플로팅 게이트 전극(131, 132)의 외측면이 노출되어 있는 경우, 본 단계는 생략될 수도 있다.
한편, 본 실시예의 변형예는 제2 절연막(120)이 도 6의 단계에서 분리되지 않고, 도 7의 단계에서 분리되는 것을 포함할 수 있다. 또, 본 실시예의 다른 변형예는 제2 절연막(120)이 도 6 및 도 7의 단계에도 불구하고 분리되지 않는 경우를 포함할 수 있다. 이 경우, 분리되지 않은 제2 절연막(120)의 영역은 후속 공정으로 형성되는 제2 게이트 절연막과 통합되어 기능하게 될 것이다.
도 8을 참조하면, 제1 및 제2 플로팅 게이트 전극(131, 132)의 표면과, 노출된 반도체 기판(100)의 표면 상에 제2 게이트 절연막(140)을 형성한다. 제1 및 제2 플로팅 게이트 전극(131, 132)이 폴리실리콘 계열의 물질로 이루어진 경우, 열 산화 공정만으로 제1 및 제2 플로팅 게이트 전극(131, 132)의 표면과, 노출된 반도체 기판(100)의 표면 상에 실리콘 산화막으로 이루어진 제2 게이트 절연막(140)이 선택적으로 형성될 수 있다.
도 9를 참조하면, 도 8의 결과물의 전면에 컨트롤 게이트 전극용 도전막(150)을 형성한다. 컨트롤 게이트 전극용 도전막(150)은 적어도, 제1 및 제2 플로팅 게이트 전극(131, 132) 사이를 매립하고, 제1 및 제2 플로팅 게이트 전극(131, 132)의 외측면을 덮도록 형성된다. 컨트롤 게이트 전극용 도전막(150)은 예를 들어 n형 불순물 또는 p형 불순물이 도핑된 폴리실리콘이나 금속으로 이루어질 수 있으며, LPCVD, ALD, PVD, MOCVD 등의 방법으로 형성될 수 있다.
도 10을 참조하면, 컨트롤 게이트 전극용 도전막(150)을 패터닝하여 라인 바 디(152a)와 라인 바디(152a)로부터 아래쪽으로 각각 연장된 제1, 제2 및 제3 레그(152b, 152c, 152d)를 포함하는 컨트롤 게이트 전극(152)을 형성한다. 컨트롤 게이트 전극용 도전막(150)의 패터닝은 예를 들어 사진 식각 공정으로 진행될 수 있다. 더욱 구체적인 방법은 본 기술 분야에 널리 공지되어 있으므로, 그 설명은 생략한다. 컨트롤 게이트 전극용 도전막(150)의 패터닝 결과 하부의 제1 절연막(114)이 노출된다.
도 11을 참조하면, 컨트롤 게이트 전극(152)을 식각 마스크로 이용하여 노출된 제1 절연막(114)을 식각한다. 그 결과, 컨트롤 게이트 전극의 제1 레그(152b) 및 제2 레그(152c)의 하단과 반도체 기판(100) 사이에 개재된 층간 절연막(118)이 완성된다.
본 단계는 컨트롤 게이트 전극(152)을 식각 마스크로 이용하기 때문에, 이방성 식각으로 진행되는 경우 층간 절연막(118)의 외측면은 컨트롤 게이트 전극(152)의 외측면과 정렬되게 된다. 만약, 본 단계를 등방성 식각으로 진행하게 되면, 도 11의 도시예와는 달리, 층간 절연막(118)의 외측면이 컨트롤 게이트 전극(152)의 외측면의 안쪽으로 리세스될 수도 있다. 나아가, 본 단계는 생략될 수도 있는데, 이 경우, 층간 절연막(114)은 컨트롤 게이트 전극(152)으로부터 외측으로 돌출되어 연장된 형상을 가지게 될 것이다.
이어서, 제1 및 제2 플로팅 게이트 전극(131, 132)의 외측의 반도체 기판(100)에 n형 불순물 또는 p형 불순물을 도핑함으로써, 도 2에 도시된 바와 같은 소스/드레인 영역(102)을 형성한다.
도 12 내지 도 15는 본 발명의 다른 실시예에 따른 비휘발성 메모리 소자의 제조 방법을 설명하기 위한 단면도들로서, 각 단계별 중간 구조물들을 도시한다. 본 실시예에서 도 2 내지 도 11을 참조하여 설명한 것과 동일한 단계, 구성 요소 등에 대해서는 중복 설명을 생략하거나 간략화하기로 한다.
도 12를 참조하면, 반도체 기판(100) 상에 희생 절연막용 제3 절연막(160)을 형성한다. 제3 절연막(160)은 후속 공정으로 형성되는 층간 절연막과 식각 선택비가 큰 물질로 이루어질 수 있다. 예를 들면, 제3 절연막(160)은 실리콘 질화막으로 이루어질 수 있다. 제3 절연막(160)의 형성은 예를 들어, CVD, LPCVD, 또는 PECVD 등의 방법으로 이루어질 수 있다.
도 13을 참조하면, 제3 절연막(160)을 패터닝하여 희생 절연막(162)을 형성한다. 제3 절연막(160)의 패터닝은 예를 들어 사진 식각 공정으로 진행될 수 있다. 희생 절연막(162)은 후속 공정으로 형성되는 층간 절연막의 개구부에 대응되도록 패터닝된다.
도 14를 참조하면, 도 13의 결과물의 전면에 층간 절연막용 제1 절연막(110a)을 형성한다. 제1 절연막(110a)은 도 2를 참조하여 설명한 제1 절연막과 실질적으로 동일한 물질 및 동일한 형성 방법으로 이루어질 수 있다.
도 15를 참조하면, 제1 절연막(110a)을 평탄화하여, 희생 절연막(162)의 표면을 노출한다. 제1 절연막(110a)의 평탄화는 화학 기계적 연마(Chemical Mechanical Polishing; CMP) 또는 에치백 등의 방법으로 이루어질 수 있다. CMP 공정이 적용되는 경우, 희생 절연막(162)이 연마 스토퍼로 이용될 수 있다.
이어서, 노출된 희생 절연막(162)을 제거한다. 희생 절연막(162)의 제거는 예를 들어, 습식 식각의 방법으로 진행될 수 있다. 습식 식각은 등방성 식각으로서, 통상의 패터닝 공정에서 패턴 프로파일을 원하지 않는 형상으로, 예를 들어 테이퍼지도록 형성할 수 있다. 그러나, 본 실시예에서는 이미 제1 절연막(112)의 패턴이 수직으로 형성되어 있기 때문에, 습식 식각을 적용하더라도 식각에 따른 제1 절연막(112) 패턴의 프로파일에 거의 영향을 주지 않는다.
희생 절연막(162)의 제거 결과, 도 3에 도시된 바와 같이 제1 절연막(112) 사이에 개구부(OA)가 형성된다. 습식 식각은 건식 식각에 비해 하부 구조물에 가하는 어택이 일반적으로 작다. 따라서, 습식 식각에 의한 개구부(OA)의 형성은 하부의 반도체 기판(100)(후속 공정에 의해 반도체 기판의 채널 영역을 이룸)의 어택을 방지하는 효과를 가져올 수 있을 것이다. 그 이후의 공정은 도 3 내지 도 11을 참조하여 설명한 방법과 동일하게 진행된다.
도 16 내지 도 25는 본 발명의 또 다른 실시예에 따른 비휘발성 메모리 소자의 제조 방법을 설명하기 위한 단면도들로서, 각 단계별 중간 구조물들을 도시한다. 본 실시예에서 도 2 내지 도 11을 참조하여 설명한 것과 동일한 단계, 구성 요소 등에 대해서는 중복 설명을 생략하거나 간략화하기로 한다.
도 16을 참조하면, 반도체 기판(100) 상에 층간 절연막용 제1 절연막(111) 및 하드 마스크용 제4 절연막(170)을 순차적으로 형성한다.
제1 절연막(111)은 도 2를 참조하여 설명한 제1 절연막(110)과 실질적으로 동일하지만, 두께는 더 두꺼울 수 있다.
그리고, 하드 마스크용 제4 절연막(170)은 제1 절연막(111)과 식각 선택비가 높은 물질로 이루어질 수 있다. 예를 들어 제1 절연막(111)이 실리콘 산화막으로 이루어진 경우, 하드 마스크용 제4 절연막(170)은 실리콘 질화막으로 이루어질 수 있다.
제1 절연막(111)과 하드 마스크용 제4 절연막(170)의 형성은 도 2를 참조하여 설명한 제1 절연막(111)의 형성 방법과 동일한 방법으로 진행될 수 있다.
이어서, 하드 마스크용 제4 절연막(170) 및 제1 절연막(111)을 패터닝하여 개구부(OA)를 형성한다. 하드 마스크용 제4 절연막(170)과 제1 절연막(111)의 패터닝은 사진 식각 공정으로 이루어질 수 있다.
도 17을 참조하면, 하드 마스크용 제4 절연막(170)을 개구부(OA)의 중심을 기준으로 외측 방향으로 리세스되도록 일부 제거하여 하드 마스크(172)를 형성한다. 하드 마스크용 제4 절연막(170)의 일부 제거는 등방성 식각, 예컨대 습식 식각을 이용하는 풀백(pull-back) 공정으로 진행될 수 있다. 하드 마스크(172)가 리세스되는 정도에 따라 후속 공정으로 형성되는 컨트롤 게이트 전극의 제1 및 제2 레그의 폭이 결정된다. 본 단계에서 하드 마스크(172)의 두께도 함께 작아질 수 있음은 물론이다.
도 18을 참조하면, 도 4를 참조하여 설명한 것과 동일한 방법으로 개구부(OA)의 노출된 반도체 기판(100)의 표면에 제2 절연막(120)을 형성한다.
도 19를 참조하면, 도 18의 전면에 플로팅 게이트 전극용 도전막(130)을 형성한다. 플로팅 게이트 전극용 도전막(130)의 형성은 도 5를 참조하여 설명한 것과 동일한 물질 및 방법으로 진행된다.
도 20을 참조하면, 플로팅 게이트 전극용 도전막(130)을 에치백하여 제1 절연막(111)의 측벽에 제1 및 제2 플로팅 게이트 전극(131, 132)과, 제1 게이트 절연막(122)을 형성한다. 본 단계는 도 6의 단계와 실질적으로 동일하지만, 제1 및 제2 플로팅 게이트 전극(131, 132)의 외측벽이 제1 절연막(111)의 개구부(OA)측 내측벽보다 아래쪽으로 더 리세스되어 잔류하는 점이 상이하다. 다시 말하면, 제1 및 제2 플로팅 게이트 전극(131, 132)의 상단의 높이는 제1 절연막(111)의 상면의 높이보다 낮다.
도 21을 참조하면, 하드 마스크(172)가 가리지 않는 제1 절연막(111) 영역을 부분 제거한다. 본 단계는 예를 들어 건식 식각으로 진행될 수 있다. 식각되는 제1 절연막(116)의 깊이는 적어도 제1 및 제2 플로팅 전극(131, 132)의 외측면의 일부가 드러날 수 있을 때까지로 조절된다. 여기서, 제1 절연막(116)의 식각 깊이에 따라 제1 및 제2 플로팅 게이트 전극(131, 132)과 컨트롤 게이트 전극(152)간의 커패시턴스가 달라질 수 있음은 상술한 바와 같다.
도 22를 참조하면, 도 8을 참조하여 설명한 것과 동일한 방법으로 제1 및 제2 플로팅 게이트 전극(131, 132)의 표면과, 노출된 반도체 기판(100)의 표면 상에 제2 게이트 절연막(140)을 형성한다.
도 23을 참조하면, 도 9의 단계와 동일한 방법으로 도 22의 결과물 상에 컨트롤 게이트 전극용 도전막(150)을 형성한다. 이때, 제1 절연막(116)으로 둘러싸인 개구부를 완전히 매립하도록 한다. 공정 마진을 위해서는 컨트롤 게이트 전극용 도 전막(150)이 하드 마스크(172)의 위쪽까지 형성되도록 한다.
도 24를 참조하면, 컨트롤 게이트 전극용 도전막(150)을 예컨대 CMP 또는 에치백 등의 방법으로 평탄화한다. CMP 공정이 적용되는 경우, 하드 마스크(172)가 연마 스토퍼로 이용될 수 있다. 상기 평탄화의 결과, 제1 절연막(116) 및 하드 마스크(172) 내에 매립된 컨트롤 게이트 전극(152)이 완성된다.
본 단계에서는 컨트롤 게이트 전극(152)이 사진 식각 공정을 이용하지 않고 자기 정렬되어(self-aligned) 형성되기 때문에, 미스얼라인될 확률이 없거나 최소화된다. 따라서, 공정 마진 확보에 유리하다.
도 25를 참조하면, 컨트롤 게이트 전극(152)을 식각 마스크로 이용하여 하드 마스크(172) 및 하부의 제1 절연막(116)을 순차적으로 식각한다. 상기 식각은 이방성 식각, 예를 들어 건식 식각으로 진행될 수 있다. 또는 하드 마스크(172)는 습식 식각 방식으로, 제1 절연막(116)은 건식 식각 방식으로 진행될 수도 있다. 그 결과, 도 25에 도시된 바와 같이 컨트롤 게이트 전극(152)의 외측벽에 정렬된 층간 절연막(118)이 완성된다. 그러나, 도 11을 참조하여 설명하였듯이 층간 절연막(118)의 형성은 다양한 변형이 가능함은 물론이다.
이어서, 제1 및 제2 플로팅 게이트 전극(131, 132)의 외측의 반도체 기판(100)에 n형 불순물 또는 p형 불순물을 도핑함으로써, 도 2에 도시된 바와 같은 소스/드레인 영역(102)을 형성한다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들을 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
본 발명의 실시예들에 따른 비휘발성 메모리 소자 및 그 제조 방법에 의하면 제1 및 제2 플로팅 게이트 전극이 자기 정렬되어 형성되기 때문에, 미스얼라인될 확률이 최소화된다. 또, 본 발명의 몇몇 실시예들에서는 컨트롤 게이트 전극의 경우에도 자기 정렬되어 형성되기 때문에, 미스얼라인될 확률이 최소화된다. 따라서, 소자 신뢰성이 개선될 수 있다.
또, 본 발명의 실시예들에 따른 비휘발성 메모리 소자 및 그 제조 방법에 의하면 컨트롤 게이트 전극이 제1 및 제2 플로팅 전극의 상단 및 내측면 뿐만 아니라, 외측면까지도 감싸기 때문에, 이들간의 대향 면적이 증가할 수 있다. 따라서, 이들간의 커패시턴스가 증가하여 전압 커플링이 효과적으로 일어날 수 있다.
Claims (20)
- 반도체 기판;상기 반도체 기판 상에 제1 및 제2 플로팅 게이트 전극;상기 제1 및 제2 플로팅 게이트 전극 상에 형성되며, 라인 바디, 및 상기 라인 바디로부터 하부로 연장된 제1, 제2 및 제3 레그를 포함하는 컨트롤 게이트 전극으로서, 상기 제1 레그는 상기 제1 플로팅 게이트 전극의 외측면의 일부를 감싸고, 상기 제2 레그는 상기 제2 플로팅 게이트 전극의 외측면의 일부를 감싸며, 상기 제3 레그는 상기 제1 및 제2 플로팅 게이트 전극의 내측면을 감싸는 컨트롤 게이트 전극;상기 제1 및 제2 플로팅 게이트 전극과 상기 반도체 기판 사이에 개재된 제1 게이트 절연막; 및상기 제1 및 제2 플로팅 게이트 전극과 상기 컨트롤 게이트 전극 사이에 개재된 제2 게이트 절연막을 포함하는 비휘발성 메모리 소자.
- 제1 항에 있어서,상기 제3 레그는 상기 제1 및 상기 제2 레그보다 길이가 긴 비휘발성 메모리 소자.
- 제1 항에 있어서,상기 컨트롤 게이트 전극은 E자를 90°만큼 회전한 형상을 갖는 비휘발성 메모리 소자.
- 제1 항에 있어서,상기 제2 게이트 절연막은 상기 반도체 기판과 상기 제3 레그 사이에 더 개재되어 있는 비휘발성 메모리 소자.
- 제1 항에 있어서,상기 제1 및 제2 플로팅 게이트 전극은 각각 상단에 예각의 팁을 가지며, 외측면은 상기 반도체 기판에 수직하고, 내측면은 하부로 갈수록 폭이 커지도록 경사져 있는 비휘발성 메모리 소자.
- 제1 항에 있어서,상기 제1 및 제2 플로팅 게이트 전극은 스페이서 형상을 갖는 비휘발성 메모리 소자.
- 제1 항에 있어서,상기 반도체 기판과 상기 제1 레그의 하단 사이, 및 상기 반도체 기판과 상기 제2 레그의 하단 사이에 개재된 층간 절연막을 더 포함하는 비휘발성 메모리 소자.
- 반도체 기판 상에 개구부를 갖는 제1 절연막을 형성하고,상기 제1 절연막의 상기 개구부 측 측벽에 제1 및 제2 플로팅 게이트 전극을 형성하고,상기 제1 절연막을 부분 식각하여, 상기 제1 및 제2 플로팅 게이트 전극의 외측면을 일부 노출하고,상기 제1 및 제2 플로팅 게이트 전극 상에 라인 바디, 및 상기 라인 바디로부터 하부로 연장된 제1, 제2 및 제3 레그를 포함하는 컨트롤 게이트 전극으로서, 상기 제1 레그는 상기 제1 플로팅 게이트 전극의 외측면의 일부를 감싸고, 상기 제2 레그는 상기 제2 플로팅 게이트 전극의 외측면의 일부를 감싸며, 상기 제3 레그는 상기 제1 및 제2 플로팅 게이트 전극의 내측면을 감싸는 컨트롤 게이트 전극을 형성하는 것을 포함하는 비휘발성 메모리 소자의 제조 방법.
- 제8 항에 있어서,상기 제3 레그는 상기 제1 및 상기 제2 레그보다 길이가 긴 비휘발성 메모리 소자의 제조 방법.
- 제8 항에 있어서,상기 컨트롤 게이트 전극은 E자를 90°만큼 회전한 형상을 갖는 비휘발성 메모리 소자의 제조 방법.
- 제8 항에 있어서,상기 개구부를 갖는 제1 절연막을 형성하는 것은,상기 반도체 기판의 전면에 제1 절연막을 형성하고,상기 제1 절연막을 패터닝하여 상기 개구부를 형성하는 것을 포함하는 비휘발성 메모리 소자의 제조 방법.
- 제8 항에 있어서,상기 개구부를 갖는 제1 절연막을 형성하는 것은,상기 반도체 기판의 전면에 희생 절연막용 절연막을 형성하고 패터닝하여 희생 절연막을 형성하고,상기 희생 절연막이 형성된 상기 반도체 기판의 전면에 제1 절연막을 형성하고,상기 제1 절연막을 평탄화하여 상기 희생 절연막을 노출하고,상기 희생 절연막을 제거하는 것을 포함하는 비휘발성 메모리 소자의 제조 방법.
- 제8 항에 있어서,상기 제1 및 제2 플로팅 게이트 전극을 형성하는 것은,상기 개구부를 갖는 제1 절연막이 형성된 반도체 기판의 전면에 플로팅 게이트 전극용 도전막을 형성하고,상기 플로팅 게이트 전극용 도전막을 에치백하는 것을 포함하는 비휘발성 메모리 소자의 제조 방법.
- 제13 항에 있어서,상기 제1 및 제2 플로팅 게이트 전극은 각각 상단에 예각의 팁을 가지며, 외측면은 상기 반도체 기판에 수직하고, 내측면은 하부로 갈수록 폭이 커지도록 경사져 있는 형상으로 형성되는 비휘발성 메모리 소자의 제조 방법.
- 제13 항에 있어서,상기 제1 및 제2 플로팅 게이트 전극은 스페이서 형상으로 형성되는 비휘발성 메모리 소자의 제조 방법.
- 제8 항에 있어서,상기 컨트롤 게이트 전극을 형성하는 것은,상기 제1 및 제2 플로팅 게이트 전극이 형성되어 있는 반도체 기판의 전면에 상기 제1 및 제2 플로팅 게이트 전극 사이를 매립하고, 상기 제1 및 제2 플로팅 게이트 전극의 외측면을 덮도록 컨트롤 게이트 전극용 도전막을 형성하고,상기 컨트롤 게이트 전극용 도전막을 패터닝하는 것을 포함하는 비휘발성 메모리 소자의 제조 방법.
- 제8 항에 있어서,상기 제1 및 제2 플로팅 게이트 전극의 형성 전에, 상기 개구부 내에 제2 절연막을 형성하고,상기 제1 및 제2 플로팅 게이트 전극의 형성 후에, 상기 제2 절연막을 패터닝하여 상기 반도체 기판과 상기 제1 및 제2 플로팅 게이트 전극 사이에 개재된 제1 게이트 절연막을 형성하고,상기 제1 및 제2 플로팅 게이트 전극의 표면 및 상기 제1 및 제2 플로팅 게이트 전극 사이에 노출된 상기 반도체 기판의 표면에 제2 게이트 절연막을 형성하는 것을 더 포함하는 비휘발성 메모리 소자의 제조 방법.
- 제8 항에 있어서,상기 개구부를 갖는 제1 절연막의 형성시에 상기 제1 절연막 상에 상기 제1 절연막과 함께 상기 개구부를 공유하는 하드 마스크용 절연막을 형성하는 것을 더 포함하며,상기 개구부를 갖는 제1 절연막의 형성 후에, 상기 하드 마스크용 절연막을 상기 개구부를 중심으로 외측 방향으로 리세스되도록 일부 제거하여 제1 절연막의 개구부 측 상면을 노출하는 하드 마스크를 형성하는 것을 더 포함하고,상기 제1 및 제2 플로팅 게이트 전극을 형성하는 것은 상기 제1 및 제2 플로팅 게이트 전극의 상단이 상기 제1 절연막의 상면보다 낮게 형성하는 것이고,상기 제1 절연막을 부분 식각하는 것은 상기 하드 마스크를 식각 마스크로 이용하여 상기 노출된 제1 절연막을 부분 식각하는 것이고,상기 컨트롤 게이트 전극을 형성하는 것은, 상기 부분 식각된 제1 절연막 내의 상기 개구부를 완전히 매립하도록 컨트롤 게이트 전극용 도전막을 형성하고, 평탄화하는 것을 포함하는 비휘발성 메모리 소자의 제조 방법.
- 제18 항에 있어서,상기 컨트롤 게이트 전극을 형성한 후에,상기 컨트롤 게이트 전극을 식각 마스크로 이용하여 상기 하드 마스크 및 하부의 제1 절연막을 식각하는 것을 더 포함하는 비휘발성 메모리 소자의 제조 방법.
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