CN109378314B - 一种闪存器件的制造方法 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 42
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 16
- 239000010410 layer Substances 0.000 claims abstract description 205
- 239000011241 protective layer Substances 0.000 claims abstract description 44
- 238000005530 etching Methods 0.000 claims abstract description 42
- 230000008569 process Effects 0.000 claims abstract description 19
- 125000006850 spacer group Chemical group 0.000 claims description 27
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical group O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 24
- 239000000758 substrate Substances 0.000 claims description 23
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 22
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 20
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical group N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 20
- 230000005641 tunneling Effects 0.000 claims description 16
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 claims description 12
- 239000000463 material Substances 0.000 claims description 12
- 238000002161 passivation Methods 0.000 claims description 12
- 239000004065 semiconductor Substances 0.000 claims description 10
- 238000000151 deposition Methods 0.000 claims description 8
- 238000002955 isolation Methods 0.000 claims description 7
- 238000001039 wet etching Methods 0.000 claims description 7
- 239000002904 solvent Substances 0.000 claims description 4
- 230000015654 memory Effects 0.000 description 9
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 6
- 229920002120 photoresistant polymer Polymers 0.000 description 6
- 238000001020 plasma etching Methods 0.000 description 6
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 4
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 3
- 239000003989 dielectric material Substances 0.000 description 3
- 239000012212 insulator Substances 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 239000011248 coating agent Substances 0.000 description 2
- 238000000576 coating method Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 2
- 150000004767 nitrides Chemical class 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 239000002356 single layer Substances 0.000 description 2
- 238000003860 storage Methods 0.000 description 2
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 230000007797 corrosion Effects 0.000 description 1
- 238000005260 corrosion Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 238000012876 topography Methods 0.000 description 1
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42324—Gate electrodes for transistors with a floating gate
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- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
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Abstract
本发明提供一种闪存器件的制造方法,在形成栅堆叠层的侧墙时,在侧墙的侧壁上形成第一保护层,该保护层与侧墙在去除字线区侧墙的工艺中是具有刻蚀选择性的,这样,在去除字线区侧墙时,该保护层可以保护擦除栅区的侧墙不被去除,该擦除栅区的侧墙为形成浮栅时的掩膜,通过该保护层减少或避免形成浮栅的掩膜的损伤,从而,提高形成的浮栅的均匀性,进而提高闪存器件的擦除效率,提高闪存器件的性能。
Description
技术领域
本发明涉及半导体器件及其制造领域,特别涉及一种闪存器件的制造方法。
背景技术
随着半导体技术的不断发展,存储器得到了广泛的应用。浮栅型闪存是一种非易失性存储器,具有集成度高、存储速度快、易于擦除和重写等优点。
而随着闪存的应用越来越广泛,将闪存嵌入其他的应用系统芯片中成为闪存发展的另一个主要方向,在嵌入式的闪存中,通常采用分立栅的闪存器件,其具有低编程电压、编程效率高的优点,分立栅的闪存器件中的浮栅为非对称结构,一侧的浮栅伸出侧墙一部分,该侧浮栅的侧面将形成擦除栅,而在形成该侧浮栅的工艺中,也会腐蚀去除该侧的部分浮栅,导致浮栅均匀性变差,进而影响闪存器件的擦除效率,降低器件的性能。
发明内容
有鉴于此,本发明的目的在于提供一种闪存器件的制造方法,提高浮栅均匀性,进而提高闪存器件的擦除效率。
为实现上述目的,本发明有如下技术方案:
一种闪存器件的制造方法,包括:
提供半导体衬底,所述衬底上形成有浮栅层,所述浮栅层上形成有图案化的栅堆叠层,所述栅堆叠层包括依次层叠的隔离层和控制栅,所述栅堆叠层一侧为擦除栅区、另一侧为字线区;
在所述栅堆叠层的侧壁上形成侧墙,以及在所述侧墙的侧壁上形成第一保护层;
去除所述字线区的第一保护层及侧墙,所述第一保护层与所述侧墙在去除所述字线区侧墙的工艺中具有刻蚀选择性;
以所述擦除栅区的侧墙为掩蔽,进行所述浮栅层的刻蚀,以形成浮栅;
去除所述擦除栅区的侧墙及第一保护层。
可选地,在所述栅堆叠层的侧壁上形成侧墙,以及在所述侧墙的侧壁上形成第一保护层,包括:
依次沉积侧墙材料层和第一保护层;
进行所述侧墙材料层和第一保护层的各向异性刻蚀,以在所述栅堆叠层的侧壁形成侧墙以及在所述侧墙的侧壁形成第一保护层。
可选地,在所述侧墙与所述栅堆叠层之间还形成有侧墙垫层。
可选地,所述侧墙为氧化硅,所述保护层为氮化硅。
可选地,采用湿法腐蚀去除所述字线区的侧墙,腐蚀溶剂包括氢氟酸。
可选地,所述浮栅层与衬底之间还形成有栅介质层,在去除所述擦除栅区的侧墙及第一保护层的步骤中,还包括:
去除浮栅之外的栅介质层。
可选地,在去除所述擦除栅区的侧墙及第一保护层之后,还包括:
形成遂穿氧化层,所述遂穿氧化物层覆盖所述擦除栅区一侧浮栅暴露的表面;
在所述擦除栅区上形成与所述遂穿氧化物层相接的擦除栅,以及在所述字线区形成字线。
可选地,形成覆盖浮栅的遂穿氧化层,包括:
依次沉积遂穿氧化层和第二保护层;
去除所述字线区的第二保护层和遂穿氧化层,所述第二保护层与所述遂穿氧化层在去除遂穿氧化层的工艺中具有刻蚀选择性;
去除第二保护层。
可选地,所述遂穿氧化层为氧化硅,所述第二保护层为氮化硅。
可选地,采用湿法腐蚀去除所述遂穿氧化层,腐蚀溶剂包括氢氟酸。
本发明实施例提供的闪存器件的制造方法,在形成栅堆叠层的侧墙时,在侧墙的侧壁上形成第一保护层,该保护层与侧墙在去除字线区侧墙的工艺中是具有刻蚀选择性的,这样,在去除字线区侧墙时,该保护层可以保护擦除栅区的侧墙的侧壁形貌,确保浮栅尺寸的均匀性。该擦除栅区的侧墙为形成浮栅时的掩膜,通过该保护层减少或避免形成浮栅的掩膜的侧向损伤,保证了掩膜的侧向宽度,从而,提高形成的浮栅尺寸的均匀性,进而提高闪存器件的擦除效率,提高闪存器件的性能。
进一步地,在形成遂穿氧化层时,在遂穿氧化层上形成第二保护层,该第二保护层与遂穿氧化层在去除字线区遂穿氧化层的工艺中具有刻蚀选择性,这样,在去除字线区遂穿氧化层时,该保护层可以起到保护擦除栅区的遂穿氧化层的作用,避免了擦除栅区的遂穿氧化层的损耗,从而,提高了擦除栅区的遂穿氧化层的均匀性及质量,进而提高闪存器件的擦除性能。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案,下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍,显而易见地,下面描述中的附图是本发明的一些实施例,对于本领域普通技术人员来讲,在不付出创造性劳动的前提下,还可以根据这些附图获得其他的附图。
图1示出了根据本发明实施例的闪存器件的制造方法的流程示意图;
图2-13示出了根据本发明实施例的制造方法形成闪存器件的过程中器件剖面示意图。
具体实施方式
为使本发明的上述目的、特征和优点能够更加明显易懂,下面结合附图对本发明的具体实施方式做详细的说明。
在下面的描述中阐述了很多具体细节以便于充分理解本发明,但是本发明还可以采用其他不同于在此描述的其它方式来实施,本领域技术人员可以在不违背本发明内涵的情况下做类似推广,因此本发明不受下面公开的具体实施例的限制。
其次,本发明结合示意图进行详细描述,在详述本发明实施例时,为便于说明,表示器件结构的剖面图会不依一般比例作局部放大,而且所述示意图只是示例,其在此不应限制本发明保护的范围。此外,在实际制作中应包含长度、宽度及深度的三维空间尺寸。
此外,本发明可以在不同例子中重复参考数字和/或字母。这种重复是为了简化和清楚的目的,其本身不指示所讨论各种实施例和/或设置之间的关系。此外,本发明提供了的各种特定的工艺和材料的例子,但是本领域普通技术人员可以意识到其他工艺的可应用于性和/或其他材料的使用。另外,以下描述的第一特征在第二特征之“上”的结构可以包括第一和第二特征形成为直接接触的实施例,也可以包括另外的特征形成在第一和第二特征之间的实施例,这样第一和第二特征可能不是直接接触。
正如背景技术的描述,分立栅的闪存器件中的浮栅为非对称结构,一侧的浮栅伸出侧墙一部分,该侧浮栅的侧面将形成擦除栅,而在形成该侧浮栅的工艺中,也会腐蚀去除该侧的部分浮栅,导致浮栅均匀性变差,进而影响闪存器件的擦除效率,降低器件的性能。
为此,本申请提出了一种闪存的制造方法,该制造方法可以用于形成仅具有存储功能的存储器芯片,也可以用于形成集成于其他应用芯片中的存储器,在形成栅堆叠层的侧墙时,在侧墙的侧壁上形成第一保护层,该保护层与侧墙在去除字线区侧墙的工艺中是具有刻蚀选择性的,这样,在去除字线区侧墙时,该保护层可以保护擦除栅区的侧墙的侧壁形貌,该擦除栅区的侧墙为形成浮栅时的掩膜,通过该保护层减少或避免形成浮栅的掩膜的侧向损伤,保证了掩膜的侧向宽度,从而,提高形成的浮栅尺寸的均匀性,进而提高闪存器件的擦除效率,提高闪存器件的性能。
为了更好地理解本申请的技术方案和技术效果,以下将结合流程图1和附图2-13对具体的实施例进行详细的描述。
参考图1,在步骤S01,提供半导体衬底100,所述衬底100上形成有浮栅层103,所述浮栅层103上形成有图案化的栅堆叠层110,所述栅堆叠层110包括依次层叠的隔离层104和控制栅106,所述栅堆叠层110一侧为擦除栅区1102、另一侧为字线区1101,参考图2所示。
在本申请优选实施例中,半导体衬底100可以为Si衬底、Ge衬底、SiGe衬底、SOI(绝缘体上硅,Silicon On Insulator)或GOI(绝缘体上锗,GermaniumOn Insulator)等。在其他实施例中,半导体衬底还可以为包括其他元素半导体或化合物半导体的衬底,例如GaAs、InP或SiC等,还可以为叠层结构,例如Si/SiGe等,还可以其他外延结构,例如SGOI(绝缘体上锗硅)等。所述半导体衬底100可以已经形成有隔离区(图未示出),隔离区可以包括二氧化硅或其他可以分开器件的有源区的材料。在本实施例中,所述衬底100为体硅衬底。
在本申请实施例中,衬底100上已经形成有浮栅层103以及浮栅层103上图案化的栅堆叠层110,可以理解的是,浮栅层103与衬底100之间通常还形成有栅介质层102,进一步的,栅堆叠层110还可以包括控制栅106上的控制栅保护层108,该保护层108用于保护控制栅在后续工艺中不会受到损伤;进一步的,栅堆叠层110的侧壁上可以形成有第一侧墙衬垫112、第二侧墙衬垫114,侧墙衬垫可以包括叠层结构,例如可以是依次层叠的氧化硅层(即第一侧墙衬垫112)和氮化硅层(即第二侧墙衬垫114)。
在具体的应用中,首先,可以在衬底100上依次覆盖栅介质层102、浮栅层103、隔离层104、控制栅106和控制栅保护层108,栅介质层102例如可以为氧化硅,可以通过热氧化工艺形成,浮栅层103和控制栅106例如可以为多晶硅,隔离层104将浮栅层103和控制栅106隔离开,为绝缘介质材料,例如可以为ONO(oxide nitride oxide)的叠层,即氧化物、氮化物和氧化物的叠层,所述控制栅保护层108可以为介质材料的单层或叠层结构,例如可以为氧化硅与氮化硅的叠层。
而后,进行图案化,在控制栅保护层108上形成掩膜层之后,例如可以采用应离子刻蚀(RIE)的方法,依次进行控制栅保护层108、控制栅106和隔离层104的刻蚀,从而,形成图案化的栅堆叠层110。
而后,可以在栅堆叠层110的侧壁上形成第一侧墙衬垫112、第二侧墙衬垫114,可以通过依次沉积氧化硅层和氮化硅层,而后,采用各向异性刻蚀,进行氧化硅层和氮化硅层的刻蚀,从而,在在栅堆叠层110的侧壁上形成氧化硅层(即第一侧墙衬垫112)和氮化硅层(即第二侧墙衬垫114)层叠的侧墙垫层,如图2所示。
在本申请实施例中,在栅堆叠层110的一侧为字线区1101,另一相对侧则为擦除栅区1102,字线区1101和擦除栅区1102的浮栅为非对称结构,在擦除栅区1102一侧的浮栅将突出栅堆叠层110,而字线区1101一侧的浮栅并不突出栅堆叠层110。
在步骤S02,在所述栅堆叠层110的侧壁上形成侧墙116,以及在所述侧墙116的侧壁上形成第一保护层118,参考图4所示。
在步骤S03,去除所述字线区1101的第一保护层118及侧墙116,所述第一保护层118与所述侧墙116在去除所述字线区侧墙116的工艺中具有刻蚀选择性,参考图6所示。
在本申请实施例中,形成栅堆叠层的侧墙,而后去除字线区一侧的侧墙,保留擦除栅区一侧的侧墙,通过以该侧墙为掩蔽,进行浮栅层的刻蚀,从而,形成在擦除栅区一侧有突出的浮栅,为了避免在去除字线区一侧的侧墙时,尤其是采用湿法腐蚀的方式去除时,腐蚀溶液会将擦除栅区的侧墙也受到损伤,将在侧墙的侧壁上形成第一保护层,该保护层与侧墙在去除字线区侧墙的工艺中是具有刻蚀选择性的,通过该保护层起到保护擦除栅区的侧墙不被损耗的作用。
在具体的实施例中,可以通过一次各向异性刻蚀工艺,形成侧墙116及第一保护层118可以包括:首先,如图3所示,依次沉积侧墙材料层116和第一保护层118,侧墙材料层可以为介质材料的单层或叠层结构,该具体的实施例中,侧墙材料层116为氧化硅,第一保护层118可以为氮化硅,氮化硅与氧化硅具有较高的刻蚀选择性,尤其是在采用HF的溶液腐蚀去除氧化硅的侧墙时,具有高的刻蚀选择性。而后,进行所述侧墙材料层116和第一保护层118的各向异性刻蚀,例如RIE的方法,如图4所示,以在所述栅堆叠层110的侧壁形成侧墙116以及在所述侧墙116的侧壁形成第一保护层118。
在其他的实施例中(图未示出),可以通过两次各向异性刻蚀工艺,形成侧墙116及第一保护层118可以包括:首先,沉积侧墙材料层,并进行侧墙材料层的各向异性刻蚀,例如RIE的方法,在栅堆叠层的侧壁上形成侧墙;而后,沉积第一保护层,并进行第一保护层的各向异性刻蚀,在侧墙的侧壁上形成第一保护层。
在去除字线区1101的第一保护层118及侧墙116时,具体的,如图5所示,先在栅擦除区1102的侧墙116及第一保护层118上覆盖第一掩膜层120,该第一掩膜层120可以为光刻胶,通过涂覆光刻胶,而后进行光刻来形成覆盖栅擦除区1102的第一掩膜层120。而后,以该第一掩膜层120为掩蔽,去除字线区1101的第一保护层118及侧墙116,在具体的实施例中,侧墙为氧化硅,保护层为氮化硅,可以采用湿法腐蚀的方法进行去除,氧化硅与氮化硅具有高的刻蚀选择性,首先,可以采用磷酸腐蚀去除字线区1101氮化硅的第一保护层118,而后,采用氢氟酸腐蚀去除字线区1101氧化硅的侧墙116,在擦除栅区1102的侧墙116被第一保护层118覆盖,可以避免腐蚀溶液透过光刻胶的掩膜层120进入擦除栅区1102的侧墙,而造成擦除栅区1102的侧墙的侧壁损耗,确保形成浮栅的掩膜的侧向宽度,进而,提高形成的浮栅尺寸的均匀性。而后,将第一掩膜层120去除,如图6所示。
在步骤S04,以所述擦除栅区1102的侧墙116为掩蔽,进行所述浮栅层的刻蚀,以形成浮栅103,参考图7所示。
在步骤S05,去除所述擦除栅区1102的侧墙116及第一保护层118,参考图8所示。
由于擦除栅区1102的侧墙116侧向形貌保持完好,如图7所示,在以该侧墙116为掩膜进行浮栅层的刻蚀,利于形成尺寸均匀性好的浮栅103。在具体的实施例中,可以采用RIE的刻蚀方法,进行浮栅层的刻蚀,来形成浮栅103。之后,可以通过湿法腐蚀去除擦除栅区1102的侧墙116及第一保护层118,至此,便形成了非对称结构的浮栅103,如图8所示。
进一步的,可以在浮栅层刻蚀的步骤中将浮栅之外的栅介质层102进行部分或全部的刻蚀,也可以在后续的步骤中,例如去除侧墙的步骤中将浮栅之外的栅介质层102去除。
之后,可以进行器件的其他加工工艺。
在本申请的实施例中,还包括如下步骤。
可以先在浮栅103两侧的衬底中形成源漏区(图未示出)。具体的,可以根据具体的需要,注入p型或n型掺杂物或杂质到衬底中,而后,通过热退火进行激活,从而形成源漏区。
而后,S06,形成遂穿氧化层130,所述遂穿氧化物层130覆盖所述擦除栅区1102一侧浮栅103暴露的表面,参考图12所示。
S07,在所述擦除栅区1102形成与所述遂穿氧化物层130相接的擦除栅142,以及在所述字线区1101形成字线140,参考图13所示。
这样,就形成了本申请实施例的闪存器件,在该闪存器件进行擦除时,擦除栅142上将偏置高压,控制栅106及字线140将保持低压,这样,高偏置使得载流子从浮栅103朝着擦除栅142遂穿,浮栅103中的电子从浮栅中去除,从而,改变该闪存器件的电压阈值以对应于擦除数据状态的电压阈值。而遂穿氧化物层130的均匀性对擦除性能有直接的影响。
在具体形成遂穿氧化物层130的工艺中,需要去除字线区遂穿氧化层,尤其是采用湿法腐蚀去除时,会对擦除栅区的遂穿氧化层造成损耗,导致擦除栅区的遂穿氧化层的不均匀性,这会影响闪存器件的擦除性能。
为此,在本申请优选的实施例中,在形成遂穿氧化物层时,在遂穿氧化层上形成第二保护层,该第二保护层与遂穿氧化层在去除字线区遂穿氧化层的工艺中具有刻蚀选择性,这样,在去除字线区遂穿氧化层时,该保护层可以起到保护擦除栅区的遂穿氧化层的作用,避免了擦除栅区的遂穿氧化层的损耗。
具体的,在S061,依次沉积遂穿氧化层130和第二保护层132,参考图9所示。
在S062,去除所述字线区1101的第二保护层132和遂穿氧化层130,所述第二保护层132与所述遂穿氧化层130在去除字线区1101遂穿氧化层130的工艺中具有刻蚀选择性,参考图11所示。
在S063,去除第二保护层132,参考图12所示。
遂穿氧化物层为擦除操作时的遂穿层,对其质量有较高要求,可以采用等离子体增强化学的气相沉积法(PECVD)或低压力化学气相沉积法(LPCVD)等成膜质量较高的沉积方法,如图9所示,进行遂穿氧化层130,而后,沉积第二保护层132,遂穿氧化物层130可以氧化硅,第二保护层132可以为氮化硅。氮化硅与氧化硅具有较高的刻蚀选择性,尤其是在采用HF的溶液腐蚀去除氧化硅的侧墙时,具有高的刻蚀选择性。
在去除字线区1101的第二保护层132与遂穿氧化层130时,具体的,如图10所示,先在栅擦除区1102的第二保护层132上覆盖第二掩膜层122,该第二掩膜层122可以为光刻胶,通过涂覆光刻胶,而后进行光刻来形成覆盖栅擦除区1102的第二掩膜层122。而后,以该第二掩膜层122为掩蔽,去除字线区1101的第二保护层132与遂穿氧化层130,如图11所示,在具体的实施例中,遂穿氧化层130为氧化硅,第二保护层132为氮化硅,可以采用湿法腐蚀的方法进行去除,氧化硅与氮化硅具有高的刻蚀选择性,首先,可以采用磷酸腐蚀去除字线区1101氮化硅的第二保护层132,而后,采用氢氟酸腐蚀去除字线区1101氧化硅的遂穿氧化层130,擦除栅区1102的遂穿氧化层130被第二保护层132覆盖,可以避免腐蚀溶液透过光刻胶的掩膜层122进入擦除栅区1102的遂穿氧化层130,而造成擦除栅区1102的遂穿氧化层130的损耗。而后,可以采用湿法腐蚀,例如磷酸溶液去除剩余的氮化硅的第二保护层132,如图12所示。
如图11所示,通过该方法形成的遂穿氧化物层130,覆盖擦除栅区1102一侧浮栅103暴露的表面,即浮栅103突出栅堆叠层的部分的上表面及侧壁,以及擦除栅区1102的衬底100,还覆盖字线区1101一侧的栅堆叠层110的侧壁及浮栅103的侧壁。
而后,形成在擦除栅区1102形成擦除栅142,以及在所述字线区1101形成字线140。可以通过沉积多晶硅,而后进行平坦化及回刻,来同时形成擦除栅区1102的擦除栅142,以及字线区1101字线140,如图13所示。
至此,形成了本申请实施例的闪存器件,之后,还可以进行其他的加工工艺,例如接触及电连线等。
以上所述仅是本发明的优选实施方式,虽然本发明已以较佳实施例披露如上,然而并非用以限定本发明。任何熟悉本领域的技术人员,在不脱离本发明技术方案范围情况下,都可利用上述揭示的方法和技术内容对本发明技术方案做出许多可能的变动和修饰,或修改为等同变化的等效实施例。因此,凡是未脱离本发明技术方案的内容,依据本发明的技术实质对以上实施例所做的任何的简单修改、等同变化及修饰,均仍属于本发明技术方案保护的范围内。
Claims (9)
1.一种闪存器件的制造方法,其特征在于,包括:
提供半导体衬底,所述衬底上形成有浮栅层,所述浮栅层上形成有图案化的栅堆叠层,所述栅堆叠层包括依次层叠的隔离层和控制栅,所述栅堆叠层一侧为擦除栅区、另一侧为字线区;
在所述栅堆叠层的侧壁上形成侧墙,以及在所述侧墙的侧壁上形成第一保护层;
去除所述字线区的第一保护层及侧墙,所述第一保护层与所述侧墙在去除所述字线区侧墙的工艺中具有刻蚀选择性;
以所述擦除栅区的侧墙为掩蔽,进行所述浮栅层的刻蚀,以形成浮栅;
去除所述擦除栅区的侧墙及第一保护层;
在去除所述擦除栅区的侧墙及第一保护层之后,还包括:
形成遂穿氧化层,所述遂穿氧化物层覆盖所述擦除栅区一侧浮栅暴露的表面;
在所述擦除栅区上形成与所述遂穿氧化物层相接的擦除栅,以及在所述字线区形成字线。
2.根据权利要求1所述的制造方法,其特征在于,在所述栅堆叠层的侧壁上形成侧墙,以及在所述侧墙的侧壁上形成第一保护层,包括:
依次沉积侧墙材料层和第一保护层;
进行所述侧墙材料层和第一保护层的各向异性刻蚀,以在所述栅堆叠层的侧壁形成侧墙以及在所述侧墙的侧壁形成第一保护层。
3.根据权利要求1所述的制造方法,其特征在于,在所述侧墙与所述栅堆叠层之间还形成有侧墙垫层。
4.根据权利要求1所述的制造方法,其特征在于,所述侧墙为氧化硅,所述第一保护层为氮化硅。
5.根据权利要求4所述的制造方法,其特征在于,采用湿法腐蚀去除所述字线区的侧墙,腐蚀溶剂包括氢氟酸。
6.根据权利要求1所述的制造方法,其特征在于,所述浮栅层与衬底之间还形成有栅介质层,在去除所述擦除栅区的侧墙及第一保护层的步骤中,还包括:
去除浮栅之外的栅介质层。
7.根据权利要求1所述的制造方法,其特征在于,形成覆盖浮栅的遂穿氧化层,包括:
依次沉积遂穿氧化层和第二保护层;
去除所述字线区的第二保护层和遂穿氧化层,所述第二保护层与所述遂穿氧化层在去除遂穿氧化层的工艺中具有刻蚀选择性;
去除第二保护层。
8.根据权利要求7所述的制造方法,其特征在于,所述遂穿氧化层为氧化硅,所述第二保护层为氮化硅。
9.根据权利要求8所述的制造方法,其特征在于,采用湿法腐蚀去除所述遂穿氧化层,腐蚀溶剂包括氢氟酸。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201811174137.3A CN109378314B (zh) | 2018-10-09 | 2018-10-09 | 一种闪存器件的制造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201811174137.3A CN109378314B (zh) | 2018-10-09 | 2018-10-09 | 一种闪存器件的制造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
CN109378314A CN109378314A (zh) | 2019-02-22 |
CN109378314B true CN109378314B (zh) | 2020-07-07 |
Family
ID=65403889
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN201811174137.3A Active CN109378314B (zh) | 2018-10-09 | 2018-10-09 | 一种闪存器件的制造方法 |
Country Status (1)
Country | Link |
---|---|
CN (1) | CN109378314B (zh) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN109728099A (zh) * | 2019-02-26 | 2019-05-07 | 武汉新芯集成电路制造有限公司 | 一种闪存器件及其制造方法 |
CN110047943B (zh) * | 2019-05-13 | 2022-12-20 | 武汉新芯集成电路制造有限公司 | 一种闪存器件及其制造方法 |
CN110211875B (zh) * | 2019-06-06 | 2021-11-02 | 武汉新芯集成电路制造有限公司 | 一种半导体器件的制造方法 |
CN110797344B (zh) * | 2019-11-08 | 2022-10-21 | 武汉新芯集成电路制造有限公司 | 一种半导体器件的制造方法 |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN103715144B (zh) * | 2012-09-29 | 2016-02-17 | 中芯国际集成电路制造(上海)有限公司 | 分立栅存储器件及其形成方法 |
US10062705B1 (en) * | 2017-04-13 | 2018-08-28 | United Microelectronics Corp. | Method of manufacturing a flash memory |
-
2018
- 2018-10-09 CN CN201811174137.3A patent/CN109378314B/zh active Active
Also Published As
Publication number | Publication date |
---|---|
CN109378314A (zh) | 2019-02-22 |
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PB01 | Publication | ||
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