CN110211875B - 一种半导体器件的制造方法 - Google Patents
一种半导体器件的制造方法 Download PDFInfo
- Publication number
- CN110211875B CN110211875B CN201910493122.1A CN201910493122A CN110211875B CN 110211875 B CN110211875 B CN 110211875B CN 201910493122 A CN201910493122 A CN 201910493122A CN 110211875 B CN110211875 B CN 110211875B
- Authority
- CN
- China
- Prior art keywords
- layer
- nitride
- protective layer
- manufacturing
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 238000000034 method Methods 0.000 title claims abstract description 54
- 239000004065 semiconductor Substances 0.000 title claims abstract description 24
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 17
- 239000010410 layer Substances 0.000 claims abstract description 67
- 150000004767 nitrides Chemical class 0.000 claims abstract description 40
- 230000008569 process Effects 0.000 claims abstract description 39
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims abstract description 24
- 239000001301 oxygen Substances 0.000 claims abstract description 24
- 229910052760 oxygen Inorganic materials 0.000 claims abstract description 24
- 238000010438 heat treatment Methods 0.000 claims abstract description 19
- 239000011241 protective layer Substances 0.000 claims abstract description 19
- 239000000758 substrate Substances 0.000 claims abstract description 12
- 239000000463 material Substances 0.000 claims abstract description 8
- 230000003647 oxidation Effects 0.000 claims abstract description 6
- 238000007254 oxidation reaction Methods 0.000 claims abstract description 6
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 14
- 238000005229 chemical vapour deposition Methods 0.000 claims description 9
- 239000011229 interlayer Substances 0.000 claims description 9
- 235000012239 silicon dioxide Nutrition 0.000 claims description 7
- 239000000377 silicon dioxide Substances 0.000 claims description 7
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 claims description 6
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 3
- 229910052786 argon Inorganic materials 0.000 claims description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 3
- 238000007669 thermal treatment Methods 0.000 claims description 2
- 239000007789 gas Substances 0.000 claims 1
- 238000002161 passivation Methods 0.000 claims 1
- 125000006850 spacer group Chemical group 0.000 claims 1
- 230000015556 catabolic process Effects 0.000 abstract description 13
- 238000005516 engineering process Methods 0.000 abstract description 3
- 238000002955 isolation Methods 0.000 description 9
- 239000010409 thin film Substances 0.000 description 5
- 238000005429 filling process Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 230000005641 tunneling Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000001590 oxidative effect Effects 0.000 description 2
- 239000002131 composite material Substances 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 1
- 238000013386 optimize process Methods 0.000 description 1
- 238000011056 performance test Methods 0.000 description 1
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 238000005389 semiconductor device fabrication Methods 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42324—Gate electrodes for transistors with a floating gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42356—Disposition, e.g. buried gate electrode
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
- Formation Of Insulating Films (AREA)
- Non-Volatile Memory (AREA)
Abstract
本发明涉及半导体制造技术领域,尤其涉及一种半导体器件的制造方法,其特征在于,包括以下步骤:提供一半导体衬底,所述半导体衬底形成有栅极结构;于所述栅极结构两侧形成侧墙;于所述栅极结构及侧墙外表面形成一氮化物保护层;对所述保护层执行一于包含氧气的混合气氛下进行的热处理工艺,通过调整所述氧气在所述混合气氛中的体积占比小于等于20%,以降低所述保护层材质的氧化程度。本发明通过对ILD HDP CVD工艺技术的优化,调整HDP热处理过程中氧气的体积占比,用以减少对氮化物保护层的损伤,并可降低栅氧化层的损伤,降低了生产成本,同时有效提升了器件沟道与浮栅之间的击穿电压。
Description
技术领域
本发明涉及半导体制造技术领域,尤其涉及一种半导体器件的制造方法,以提高器件沟道与浮栅间击穿电压。
背景技术
在NorFlash(非易失闪存)存储器的使用过程中,若存储器件沟道与浮栅之间的绝缘介质(隧穿氧化层和栅极氧化层)被击穿,将会严重影响到存储器的读写功能,甚至不能使用,因此提高半导体存储器件的击穿电压十分重要。
现代半导体技术按照摩尔定律的发展,器件特征尺寸显著减小,相应地也对半导体器件制造工艺提出了更高的要求,其中一个具有挑战性的难题就是绝缘介质在各个薄膜层之间均匀无孔的填充,以提供充分有效的隔离保护。用ILD oxide(Inter LayerDielectric oxide,层间介质氧化物)的生长工艺进行填孔便是其中的一个难题,为了便于ILD oxide填孔,需要缩小器件结构的深宽比,从而导致器件侧墙外表面的隔绝保护层的厚度比必须降低,而且后续的HDP(High Density Plasma,高密度等离子体)制程对该隔绝保护层也会产生损耗,使得该隔绝保护层的隔绝保护作用变弱,导致晶片在电性能测试过程中,各薄膜层的击穿电压不能达到相应的要求,相应地,就会降低晶片的合格率。
发明内容
本发明的目的在于,提供一种半导体器件的制造方法,解决以上技术问题。
本发明所解决的技术问题可以采用以下技术方案来实现:
一种半导体器件的制造方法,其中,包括以下步骤:
提供一半导体衬底,所述半导体衬底形成有栅极结构;
于所述栅极结构两侧形成侧墙;
于所述栅极结构及侧墙外表面形成一氮化物保护层;
对所述保护层执行一于包含氧气的混合气氛下进行的热处理工艺,通过调整所述氧气在所述混合气氛中的体积占比小于等于20%,以降低所述保护层材质的氧化程度。
优选地,所述衬底包括沟道,位于所述沟道两侧的源漏区,栅极结构包括浮动栅,位于所述浮动栅与所述沟道之间的隧穿氧化层,还包括控制栅以及位于控制栅与所述浮动栅之间的栅极氧化层。
优选地,所述氮化物保护层的材质为氮化硅。
优选地,于形成所述氮化物保护层之前,先于所述栅极结构及侧墙外表面形成一绝缘抗反射层,于所述绝缘抗反射层外表面形成所述氮化物保护层。
优选地,所述混合气氛还包括氩气。
优选地,所述混和气氛中所述氧气的用量为0-50SCCM。
优选地,所述热处理工艺的温度为300℃-500℃。
优选地,所述侧墙材质为二氧化硅。
优选地,所述热处理工艺被包含在一高密度等离子体化学气相沉积工艺中。
优选地,所述高密度等离子体化学气相沉积工艺用以于所述氮化物保护层外表面形成一层间介质层。
有益效果:由于采用以上技术方案,通过对ILD HDP CVD(Chemical VaporDeposition,化学气相沉积)工艺技术的优化,调整HDP热处理过程中氧气的体积占比,用以减少对隔绝保护层的损伤,并可降低gate oxide(栅氧化层)的损伤,降低了生产成本,同时有效提升了器件沟道与浮栅之间的击穿电压。
附图说明
图1为本发明的一种具体实施方式的方法流程图;
图2为本发明的工艺制程前器件上各薄膜层结构图;
图3为一种工艺制程后的各薄膜层结构图;
图4为本发明的优化工艺制程后器件上各薄膜层结构图。
具体实施方式
下面将结合本发明实施例中的附图,对本发明实施例中的技术方案进行清楚、完整地描述,显然,所描述的实施例仅仅是本发明一部分实施例,而不是全部的实施例。基于本发明中的实施例,本领域普通技术人员在没有作出创造性劳动的前提下所获得的所有其他实施例,都属于本发明保护的范围。
需要说明的是,在不冲突的情况下,本发明中的实施例及实施例中的特征可以相互组合。
下面结合附图和具体实施例对本发明作进一步说明,但不作为本发明的限定。
如图1、图2、图3和图4所示,本发明提供一种半导体器件的制造方法,以NorFlash存储器的制造为例,其中,包括以下步骤:
提供一半导体衬底,半导体衬底形成有NOR储存器件的栅极结构1;
于栅极结构1两侧形成侧墙2;
于栅极结构1及侧墙2外表面形成一氮化物保护层4;
对保护层4执行一于包含氧气的混合气氛下进行的热处理工艺,通过调整所述氧气在所述混合气氛中的体积占比小于等于20%,以降低保护层4材质的氧化程度。
一种工艺制程中,如图2、图3所示,混合气氛中的氧气体积占比为53%,即氧气的质量浓度为0.757g/L,由于ILD HDP CVD工艺中的热处理步骤中使用的含有氧气的混合气氛在热处理过程中会使氮化物保护层4中的氮化物被氧化并于表面生成氧化物层41,从而导致该氮化物保护层4受损,工艺制程后的氮化物保护层4’厚度减小,由于氧化物层41的抗电击穿电压小于氮化物保护层4的抗电击穿电压,所以影响了该氮化物保护层4的隔绝作用,从而降低了NOR储存器件沟道与浮栅之间的击穿电压。
本发明的上述技术方案,如图4所示,混合气氛中的氧气体积占比为0-20%(不包括0),即氧气的质量浓度为0.286g/L,通过调整热处理工艺中含氧气的混合气氛中氧气的体积占比,从而减少氮化物保护层4被氧化的程度,使氮化物保护层4的损伤减小,热处理工艺制程后的氮化物保护层4”的厚度较图3所示的一种工艺制程形成的氮化物保护层4’的厚度增加,氮化物保护层4被氧化而生成的二氧化硅(氧化层41’)的击穿电压(介电常数)为5*106V/cm,氮化物保护层4”的击穿电压(介电常数)为6*106V/cm,热处理工艺后的氮化物保护层4一部分转化为二氧化硅,所以减少氧化层41’的厚度(即增加氮化物保护层4”的厚度)就能有效提高氮化物保护层4”的隔绝作用,进而提高NOR储存器件沟道与浮栅之间的击穿电压。
作为本发明的一种优选的实施例,上述方法步骤中,该热处理工艺被包含在一层间介质层填充工艺中,即该热处理工艺为该层间介质层填充工艺中的一个步骤。该层间介质层填充工艺用以于上述的氮化物保护层4外表面形成并填充一层间介质层。优选的,该层间介质层的材质可以是二氧化硅。
作为本发明的一种优选的实施例,该层间介质层填充工艺可采用高密度等离子体化学气相沉积工艺。
作为本发明的一种优选的实施例,氮化物保护层4可采用PE CVD
(Plasma Enhance Chemical Vapor Deposition,电浆增强型化学气相沉积法)生长工艺或者LP CVD(Low Pressure Chemical VaporDeposition,低压化学气相沉积法)生长工艺。
作为本发明的一种优选的实施例,上述的衬底可包括沟道,位于沟道两侧的源漏区,进一步的,栅极结构可包括浮动栅102,位于浮动栅102与沟道之间的隧穿氧化层101,还包括控制栅104以及位于控制栅104与浮动栅102之间的栅极氧化层103,即上述衬底为完成了NOR储存器件栅极1及源漏区工艺的复合结构。
作为本发明的一种优选的实施例,氮化物保护层4的材质为氮化硅。
作为本发明的一种优选的实施例,上述方法步骤中,于形成氮化物保护层4之前,先于栅极结构1及侧墙2外表面形成一绝缘抗反射层3,于绝缘抗反射层3外表面形成氮化物保护层4。
作为本发明的一种优选的实施例,混合气氛还包括氩气。
作为本发明的一种优选的实施例,混和气氛中氧气的用量为0-50SCCM(不包括0SCCM)。优选的,氧气的用量可以为5SCCM、10SCCM、15SCCM、20SCCM、25SCCM、30SCCM、35SCCM、40SCCM、45SCCM。
作为本发明的一种优选的实施例,热处理工艺的温度为300℃-500℃。优选的,热处理工艺温度可以为350℃、400℃、450℃。
作为本发明的一种优选的实施例,侧墙2材质为二氧化硅。
上述技术方案,通过调整热处理工艺中含氧气的混合气氛中氧气的体积占比,将氧气体积占比从53%调整至0-20%(不包括0),即氧气的质量浓度从0.757g/L减少至0.286g/L,从而减少了氮化物保护层4被氧化的程度,使氮化物保护层4的损伤减小,氮化物保护层4被氧化而生成的二氧化硅(氧化层41’)的击穿电压(介电常数)为5*106V/cm,氮化物保护层4”的击穿电压(介电常数)为6*106V/cm,热处理工艺后的氮化物保护层4一部分转化为氧化层41’,所以减少氧化层41’的厚度(即增加氮化物保护层4”的厚度)就能提高氮化物保护层4”的隔绝作用,进而提高NOR储存器件沟道与浮栅之间的击穿电压。
以上仅为本发明较佳的实施例,并非因此限制本发明的实施方式及保护范围,对于本领域技术人员而言,应当能够意识到凡运用本发明说明书及图示内容所作出的等同替换和显而易见的变化所得到的方案,均应当包含在本发明的保护范围内。
Claims (10)
1.一种半导体器件的制造方法,其特征在于,包括以下步骤:
提供一半导体衬底,所述半导体衬底形成有栅极结构;
于所述栅极结构两侧形成侧墙;
于所述栅极结构及侧墙外表面形成一氮化物保护层;
对所述保护层执行一于包含氧气的混合气氛下进行的热处理工艺,通过调整所述氧气在所述混合气氛中的体积占比小于等于20%,以降低所述保护层材质的氧化程度。
2.根据权利要求1所述的半导体器件的制造方法,其特征在于,所述衬底包括沟道,位于所述沟道两侧的源漏区,栅极结构包括浮动栅,位于所述浮动栅与所述沟道之间的隧穿氧化层,还包括控制栅以及位于控制栅与所述浮动栅之间的栅极氧化层。
3.根据权利要求1所述的半导体器件的制造方法,其特征在于,所述氮化物保护层的材质为氮化硅。
4.根据权利要求1所述的半导体器件的制造方法,其特征在于,于形成所述氮化物保护层之前,先于所述栅极结构及侧墙外表面形成一绝缘抗反射层,于所述绝缘抗反射层外表面形成所述氮化物保护层。
5.根据权利要求1所述的半导体器件的制造方法,其特征在于,所述混合气氛还包括氩气。
6.根据权利要求1所述的半导体器件的制造方法,其特征在于,所述混合 气氛中所述氧气的用量为大于0,小于或等于50SCCM。
7.根据权利要求1所述的半导体器件的制造方法,其特征在于,所述热处理工艺的温度为300℃-500℃。
8.根据权利要求1所述的半导体器件的制造方法,其特征在于,所述侧墙材质为二氧化硅。
9.根据权利要求1所述的半导体器件的制造方法,其特征在于,所述热处理工艺被包含在一高密度等离子体化学气相沉积工艺中。
10.根据权利要求9所述的半导体器件的制造方法,其特征在于,所述高密度等离子体化学气相沉积工艺用以于所述氮化物保护层外表面形成一层间介质层。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201910493122.1A CN110211875B (zh) | 2019-06-06 | 2019-06-06 | 一种半导体器件的制造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201910493122.1A CN110211875B (zh) | 2019-06-06 | 2019-06-06 | 一种半导体器件的制造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
CN110211875A CN110211875A (zh) | 2019-09-06 |
CN110211875B true CN110211875B (zh) | 2021-11-02 |
Family
ID=67791365
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN201910493122.1A Active CN110211875B (zh) | 2019-06-06 | 2019-06-06 | 一种半导体器件的制造方法 |
Country Status (1)
Country | Link |
---|---|
CN (1) | CN110211875B (zh) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN111952317B (zh) * | 2020-08-04 | 2024-04-09 | 长江存储科技有限责任公司 | 三维存储器及其制备方法 |
Citations (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH1116905A (ja) * | 1997-06-27 | 1999-01-22 | Toshiba Corp | 成膜方法 |
TW544778B (en) * | 2002-02-22 | 2003-08-01 | Mosel Vitelic Inc | HDP CVD process for void-free gap fill of a high aspect ratio trench |
CN101197305A (zh) * | 2006-12-05 | 2008-06-11 | 中芯国际集成电路制造(上海)有限公司 | 隔离沟槽的填充方法 |
CN102110635A (zh) * | 2009-12-23 | 2011-06-29 | 中芯国际集成电路制造(上海)有限公司 | 减少hdp cvd工艺中的等离子体诱发损伤的方法 |
JP2011171638A (ja) * | 2010-02-22 | 2011-09-01 | Oki Semiconductor Co Ltd | 半導体装置の製造方法 |
CN102543756A (zh) * | 2012-01-18 | 2012-07-04 | 上海华力微电子有限公司 | 较小等离子损伤的高密度等离子体沉积方法 |
CN102916013A (zh) * | 2011-08-04 | 2013-02-06 | 无锡华润上华半导体有限公司 | Otp器件及其制造方法 |
CN104934430A (zh) * | 2014-03-18 | 2015-09-23 | 力晶科技股份有限公司 | Nor型闪存存储器及其制造方法 |
CN105140186A (zh) * | 2014-05-28 | 2015-12-09 | 无锡华润上华科技有限公司 | 一种制作半导体器件的方法 |
CN109378314A (zh) * | 2018-10-09 | 2019-02-22 | 武汉新芯集成电路制造有限公司 | 一种闪存器件的制造方法 |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3141827B2 (ja) * | 1997-11-20 | 2001-03-07 | 日本電気株式会社 | 半導体装置の製造方法 |
CN1099705C (zh) * | 1998-06-24 | 2003-01-22 | 台湾积体电路制造股份有限公司 | 快闪存储单元的制造方法 |
US6583069B1 (en) * | 1999-12-13 | 2003-06-24 | Chartered Semiconductor Manufacturing Co., Ltd. | Method of silicon oxide and silicon glass films deposition |
US20020197823A1 (en) * | 2001-05-18 | 2002-12-26 | Yoo Jae-Yoon | Isolation method for semiconductor device |
CN101330035B (zh) * | 2007-06-18 | 2010-05-19 | 中芯国际集成电路制造(上海)有限公司 | 浅沟槽隔离结构及其制造方法 |
CN104716098B (zh) * | 2013-12-12 | 2018-05-25 | 中芯国际集成电路制造(上海)有限公司 | 闪存的制作方法 |
-
2019
- 2019-06-06 CN CN201910493122.1A patent/CN110211875B/zh active Active
Patent Citations (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH1116905A (ja) * | 1997-06-27 | 1999-01-22 | Toshiba Corp | 成膜方法 |
TW544778B (en) * | 2002-02-22 | 2003-08-01 | Mosel Vitelic Inc | HDP CVD process for void-free gap fill of a high aspect ratio trench |
CN101197305A (zh) * | 2006-12-05 | 2008-06-11 | 中芯国际集成电路制造(上海)有限公司 | 隔离沟槽的填充方法 |
CN102110635A (zh) * | 2009-12-23 | 2011-06-29 | 中芯国际集成电路制造(上海)有限公司 | 减少hdp cvd工艺中的等离子体诱发损伤的方法 |
JP2011171638A (ja) * | 2010-02-22 | 2011-09-01 | Oki Semiconductor Co Ltd | 半導体装置の製造方法 |
CN102916013A (zh) * | 2011-08-04 | 2013-02-06 | 无锡华润上华半导体有限公司 | Otp器件及其制造方法 |
CN102543756A (zh) * | 2012-01-18 | 2012-07-04 | 上海华力微电子有限公司 | 较小等离子损伤的高密度等离子体沉积方法 |
CN104934430A (zh) * | 2014-03-18 | 2015-09-23 | 力晶科技股份有限公司 | Nor型闪存存储器及其制造方法 |
CN105140186A (zh) * | 2014-05-28 | 2015-12-09 | 无锡华润上华科技有限公司 | 一种制作半导体器件的方法 |
CN109378314A (zh) * | 2018-10-09 | 2019-02-22 | 武汉新芯集成电路制造有限公司 | 一种闪存器件的制造方法 |
Also Published As
Publication number | Publication date |
---|---|
CN110211875A (zh) | 2019-09-06 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4296128B2 (ja) | 不揮発性半導体メモリ装置及びその製造方法 | |
JP5032145B2 (ja) | 半導体装置 | |
JP5416936B2 (ja) | 半導体装置およびその製造方法 | |
JP4921837B2 (ja) | 半導体装置の製造方法 | |
KR20130118963A (ko) | 실리콘 질화물 및 실리콘 산질화물의 플라즈마 처리 | |
TW200522278A (en) | Method for manufacturing flash memory device | |
JP2004186185A (ja) | 半導体装置及びその製造方法 | |
JP4855958B2 (ja) | 不揮発性半導体記憶装置及びその製造方法 | |
KR20080022363A (ko) | 낸드 플래시 메모리 소자의 제조방법 | |
KR970000537B1 (ko) | 불휘발성 반도체기억장치의 제조방법 | |
JP2010283127A (ja) | 半導体装置およびその製造方法 | |
CN110211875B (zh) | 一种半导体器件的制造方法 | |
KR100894764B1 (ko) | 반도체 소자의 제조 방법 | |
KR100482751B1 (ko) | 반도체 소자의 제조 방법 | |
US20060205149A1 (en) | Method of fabricating flash memory device | |
JP5313547B2 (ja) | 半導体装置の製造方法 | |
TWI240357B (en) | Shallow trench isolation fabrication | |
US20060141717A1 (en) | Method of forming isolation film in semiconductor device | |
JP2009200265A (ja) | 半導体装置およびその製造方法 | |
JP2002016152A (ja) | 半導体装置の製造方法 | |
JP2010045239A (ja) | 不揮発性半導体記憶装置の製造方法 | |
JP2005197686A (ja) | フラッシュメモリ素子の製造方法 | |
US20080242047A1 (en) | Method of forming isolation structure of semiconductor memory device | |
Ho et al. | Edge encroachments and suppressions of tunnel oxide in Flash memory cells | |
CN104992902A (zh) | 一种提高隧道氧化层可靠性的方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
PB01 | Publication | ||
PB01 | Publication | ||
SE01 | Entry into force of request for substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
GR01 | Patent grant | ||
GR01 | Patent grant | ||
CP03 | Change of name, title or address |
Address after: 430205 No.18, Gaoxin 4th Road, Donghu Development Zone, Wuhan City, Hubei Province Patentee after: Wuhan Xinxin Integrated Circuit Co.,Ltd. Country or region after: China Address before: 430205 No.18, Gaoxin 4th Road, Donghu Development Zone, Wuhan City, Hubei Province Patentee before: Wuhan Xinxin Semiconductor Manufacturing Co.,Ltd. Country or region before: China |
|
CP03 | Change of name, title or address |