KR20060077155A - 비휘발성 메모리 소자의 게이트 전극 형성방법 - Google Patents
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Abstract
본 발명은 플로팅 게이트와 컨트롤 게이트 간의 중첩면적을 증대시켜 커플링비(coupling ratio)를 증가시킬 수 있는 반도체 소자의 게이트 전극 형성방법에 관한 것으로, 이를 위해 본 발명에서는 반도체 기판 상에 터널 산화막을 형성하는 단계; 상부 표면에 그레인 바운더리에 의해 제1 홈을 갖도록 제1 폴리 실리콘막을 증착하는 단계; 상기 제1 홈이 매립되도록 상기 제1 폴리 실리콘막 상에 산화막을 형성하는 단계; 상기 산화막을 마스크로 하여 노출되는 상기 제1 폴리 실리콘막을 리세스시켜 제2 홈을 형성하는 단계; 상기 산화막을 제거하여 상기 제2 홈 사이에 제3 홈을 형성하는 단계; 상기 제3 홈 및 상기 제2 홈을 포함하는 전체 구조 상부의 단차를 따라 유전체막을 형성하는 단계; 상기 유전체막 상에 제2 폴리 실리콘막을 증착하는 단계; 상기 제2 폴리 실리콘막, 상기 유전체막 및 상기 제1 폴리 실리콘막을 식각하여 플로팅 게이트와 컨트롤 게이트를 정의하는 단계를 포함하는 비휘발성 메모리 소자의 게이트 전극 형성방법을 제공한다.
비휘발성 메모리 소자, EEPROM, 로직 소자, 버즈 비크, 터널 산화막
Description
도 1 내지 도 11은 본 발명의 바람직한 실시예에 따른 비휘발성 메모리 소자의 게이트 전극 형성방법을 도시한 단면도.
<도면의 주요 부분에 대한 부호의 설명>
10 : 반도체 기판 11 : 터널 산화막
12, 23 : 폴리 실리콘막 13 : 그레인
14 : 그레인 바운더리 15 : 열산화막
16 : 리세스부 18 : 홈
19, 21 : 산화막 20 : 질화막
22 : 캐패시터 12a : 플로팅 게이트
23a : 컨트롤 게이트 24 : 게이트 전극
본 발명은 비휘발성 메모리 소자(NonVolatile Memory device, NVM)의 게이트 전극 형성방법에 관한 것으로, 특히 ETOX(EPROM Tunnel Oxide)형 플래시 메모리 소자의 게이트 전극 형성방법에 있어서, 플로팅 게이트와 컨트롤 게이트의 적층 구조를 갖는 게이트 전극 형성방법에 관한 것이다.
반도체 메모리 소자는 휘발성 메모리 소자 및 비휘발성 메모리 소자로 구분할 수 있다. 휘발성 메모리 소자는 전원공급이 차단되면, 메모리 소자의 데이타를 소실하는 메모리 소자로서, DRAM(Dynamic Random Access Memory) 소자 및 SRAM(Static RAM) 소자 등이 있다. 비휘발성 메모리 소자는 전원공급이 차단되더라도 메모리 소자의 데이타를 유지하는 기억소자, 예컨대 EEPROM 소자, 플래시(FLASH) 소자 등이 있다.
일반적으로, EEPROM 소자 및 플래시 메모리 소자와 같은 비휘발성 메모리 소자의 셀은 고집적화에 유리한 적층 게이트 구조를 갖는다. 적층 게이트 구조는 반도체 기판 상에 적층된 터널 산화막, 플로팅 게이트, 유전체막 및 컨트롤 게이트로 이루어진다.
이러한 비휘발성 메모리 소자에서 프로그램(program) 동작은 F-N 터널링(Fowler-nordheim tunneling) 방식과 열전자 주입(hot electron injection) 방식에 의해 이루어진다. F-N 터널링 방식은 게이트 절연막으로 고전계를 인가하여 전자가 반도체 기판으로부터 플로팅 게이트로 주입됨으로써 프로그램 동작이 수행되도록 하는 방식이다. 열전자 주입방식은 드레인 부근의 채널영역에서 발생한 열전자(hot electron)가 플로팅 게이트에 주입됨으로써 프로그램 동작이 수행되도록 하는 방식이다. 한편, 비휘발성 메모리 소자의 소거(erase) 동작은 프로그램 동작을 통해 플로팅 게이트에 주입된 전자를 반도체 기판 또는 소오스로 방출시킴으로써 이루어진다.
한편, 비휘발성 메모리 소자의 셀이 고집적화될 때 문제가 되는 중요한 요인 중 하나가 플로팅 게이트에 일정량의 전자를 주입시키기 위해 컨트롤 게이트에 인가되는 바이어스 전압을 증가시키거나, 터널 산화막의 두께를 낮춰야 한다는 것이다. 터널 산화막의 두께를 낮춘다는 것은 바이어스 전압을 증가시킬 필요가 없다는 장점은 있으나, 플로팅 게이트에 주입된 전자가 일정 시간동안 유지되어야 하는 리텐션(retention) 측면에서는 손해를 보게 된다. 그리고, 바이어스 전압을 증가시키는 경우 소자 측면에서 웰간 펀치 스루(punch throught), 누설전류(leakage current) 등이 증가되는 원인이 된다.
따라서, 본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 플로팅 게이트와 컨트롤 게이트 간의 중첩면적을 증대시켜 커플링비(coupling ratio)를 증가시킬 수 있는 반도체 소자의 게이트 전극 형성방법을 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 일측면에 따른 본 발명은, 반도체 기판 상에 터널 산화막을 형성하는 단계와, 상부 표면에 그레인 바운더리에 의해 제1 홈을 갖도록 제1 폴리 실리콘막을 증착하는 단계와, 상기 제1 홈이 매립되도록 상기 제1 폴리 실리콘막 상에 산화막을 형성하는 단계와, 상기 산화막을 마스크로 하여 노출되는 상기 제1 폴리 실리콘막을 리세스시켜 제2 홈을 형성하는 단계와, 상기 산화막을 제거하여 상기 제2 홈 사이에 제3 홈을 형성하는 단계와, 상기 제3 홈 및 상기 제2 홈을 포함하는 전체 구조 상부의 단차를 따라 유전체막을 형성하는 단계와, 상기 유전체막 상에 제2 폴리 실리콘막을 증착하는 단계와, 상기 제2 폴리 실리콘막, 상기 유전체막 및 상기 제1 폴리 실리콘막을 식각하여 플로팅 게이트와 컨트롤 게이트를 정의하는 단계를 포함하는 비휘발성 메모리 소자의 게이트 전극 형성방법을 제공한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다.
실시예
도 1 내지 도 11은 본 발명의 바람직한 실시예에 따른 비휘발성 메모리 소자의 게이트 전극 형성방법을 설명하기 위하여 도시한 단면도들이다. 여기서, 도 1, 도 2a, 도 3, 도 4a, 도 5a, 도 6 내지 도 11은 단면도이고, 도 2b, 도 4b 및 도 5b는 평면도이다.
도 1에 도시된 바와 같이, STI(Shallow Trench Isolation) 공정을 통해 액티 브 영역과 필드 영역을 정의하는 소자 분리막(미도시)이 형성된 반도체 기판(10)을 제공한다.
이어서, 반도체 기판(10)의 상에 스크린 산화막(screen oxide, 미도시)을 증착한 후 웰 이온주입공정을 실시하여 반도체 기판(10)의 소정 영역에 웰 영역(미도시)을 형성한다. 여기서, 상기 스크린 산화막은 후속 공정에서 실시되는 이온 주입 공정에 의해 반도체 기판(10)의 계면(surface)이 손상되는 것을 방지하기 위하여 형성된다.
이어서, 반도체 기판(10) 상에 터널 산화막(11)을 형성한다. 이때, 터널 산화막(11)은 습식 또는 건식산화공정을 통해 형성한다. 예컨대, 터널 산화막(11)은 750℃ 내지 800℃의 온도범위 내에서 습식산화공정을 실시한 후 900℃ 내지 910℃ 온도범위에서 N2를 이용하여 20분 내지 30분 간 어닐공정을 실시하여 100Å 내외로 형성한다.
이어서, 도 2a 및 도 2b에 도시된 바와 같이, 터널 산화막(11) 상에 플로팅 게이트용 폴리 실리콘막(12)을 증착한다. 이때, 폴리 실리콘막(12)은 600℃ 내지 620℃)의 온도 내에서 증착한다. 이로써, 도시된 '13'과 같이 작은 크기를 갖는 그레인(grain)이 형성된다. 이에 따라, 그레인 간에는 홈이 형성된다. 한편, 폴리 실리콘막(12)은 언도프트(un-doped)로 형성하되, SiH4를 이용하여 LPCVD(Low Presure Chemical Vapor Deposition)방식으로 형성할 수 있다.
이어서, 도 3에 도시된 바와 같이, 폴리 실리콘막(12)에 대하여 이온주입공 정을 실시하여 불순물 이온을 주입시킨다. 이때, 이온주입공정은 BF2 이온을 이용한다. 이처럼 BF2 이온을 폴리 실리콘막(12)에 주입시키는 이유는 후속공정을 통해 진행되는 열산화공정시 그레인 바운더리(grain boundary)(14)에서의 산화율을 증가시키기 위해서이다.
이어서, 도 4a 및 도 4b에 도시된 바와 같이, 열산화공정을 실시하여 열산화막(115)을 형성한다. 이때, 열산화막(115)은 그레인 내부보다는 에너지적으로 불안정한 그레인 바운더리(14)에서 훨씬 더 빠르게 진행되므로 산화막의 두께차이가 발생한다.
이어서, 도 5a 및 도 5b에 도시된 바와 같이, 에치백(etch back) 공정을 실시하여 그레인 바운더리(14) 부위에만 열산화막(15)을 잔류시키고 다른 부위에 형성된 열산화막(15)은 모두 제거한다. 이렇게 잔류된 열산화막(15)은 후속 식각공정시 식각 마스크로 기능한다.
이어서, 도 6에 도시된 바와 같이, 도 5a 및 도 5b에 잔류된 열산화막(15)을 식각 마스크로 이용한 식각공정을 실시하여 폴리 실리콘막(12)만을 선택적으로 리세스(recess)시킨다. 이때, 식각공정은 폴리 실리콘과 산화막 간의 식각 선택비가 높은 조건으로 실시한다.
이어서, 도 7에 도시된 바와 같이, 폴리 실리콘막(12)에 대하여 불순물 이온주입공정을 실시한다. 여기서, 불술물 이온주입공정(17)은 도 2에서 폴리 실리콘막(12)을 도프트(doped) 폴리 실리콘막으로 형성하는 경우에는 생략할 수도 있다. 이 때, 상기 불순물 이온주입공정(17)은 보론(boron) 또는 인(phosphorous)을 이용하여 실시한다.
이어서, 도 8에 도시된 바와 같이, 그레인 바운더리 지역에 잔류된 열산화막(15)을 선택적으로 제거한다. 이로써, 도 6에서 리세스된 '16' 부위 사이에 열산화막(15)이 제거되어 홈(18)이 형성된다.
이어서, 도 9에 도시된 바와 같이, 산화공정을 실시하여 홈(18)과 리세스 부위(16)를 포함하는 전체 구조 상부의 단차를 따라 ONO(Oxide/Nitride/Oxide) 구조를 갖는 캐패시터의 하부층으로 기능하는 산화막(19)을 형성한다. 이때, 산화공정은 건식 또는 습식방식으로 실시한다. 이외에, 산화막(19)은 CVD 방식으로 형성할 수도 있다.
이어서, 산화막(19) 상에 캐패시터의 중간층으로 기능하는 질화막(20)을 증착한다. 이때, 질화막(20)은 CVD, PECVD(Plasma Enhanced CVD) 또는 APCVD(Atmospheric Pressure CVD) 방식으로 증착한다.
이어서, 질화막(20) 상에 캐패시터의 최상부층으로 기능하는 산화막(21)을 증착한다. 이때, 산화막(21)은 CVD 방식으로 증착한다. 이로써, 산화막(19), 질화막(20) 및 산화막(21)로 이루어진 유전체막(22)이 형성된다.
이어서, 도 10에 도시된 바와 같이, 유전체막(22) 상에 컨트롤 게이트용 폴리 실리콘막(23)을 증착한다. 여기서, 폴리 실리콘막(23)은 언도프트 또는 도프트로 형성한다. 예컨대, SiH4 또는 SiH4와 PH3 이용하여 LPCVD 방식으로 형성할 수 있 다.
이어서, 도 11에 도시된 바와 같이, 포토리소그래피 공정을 실시하여 폴리 실리콘막(23), 유전체막(22) 및 폴리 실리콘막(12)을 순차적으로 식각하여 컨트롤 게이트(23a)과 플로팅 게이트(12a)를 정의한다. 이로써, 게이트 전극(24)이 완성된다.
상기에서 설명한 바와 같이, 본 발명의 바람직한 실시예에 따른 비휘발성 메모리 소자의 게이트 전극 형성방법에서는 플로팅 게이트(12a)의 상부 표면이 요철(凹凸)형태를 갖도록 홈(18)과 리세스부(16)를 형성함으로써 컨트롤 게이트(23a)와 플로팅 게이트(12a) 간의 중첩면적을 증대시키고 있다. 컨트롤 게이트(23a)와 플로팅 게이트(12a) 간의 중첩면적이 증대되는 경우 하기의 수학식1과 같이 커플링비를 증가시킬 수 있다.
상기 수학식 1에서 'Cono = (Aono ×εo ×εono)/tono
'이고, 'Aono'는 유전체막의 단면적, 'εo'는 유전상수, 'εono'는 유전체막의 유전상수, 'tono'는 유전체막의 두께이다. 또한, 'Cono'는 유전체막의 캐패시턴스(capacitance)이고, 'Ctox'는 터널 산화막의 캐패시턴스이다.
본 발명의 기술 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한 다. 또한, 본 발명은 이 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예들이 가능함을 이해할 수 있을 것이다.
이상에서 설명한 바와 같이, 본 발명에 의하면, 플로팅 게이트의 상부 표면이 요철형태를 갖도록 복수의 홈을 형성함으로써 컨트롤 게이트와 플로팅 게이트 간의 중첩면적을 증대시켜 커플링비를 증가시킬 수 있다. 이를 통해, 터널 산화막의 두께 감소없이 소자의 바이어스 전압을 감소시켜 소자의 신뢰성을 향상시킬 수 있다.
Claims (5)
- 반도체 기판 상에 터널 산화막을 형성하는 단계;상부 표면에 그레인 바운더리에 의해 제1 홈을 갖도록 제1 폴리 실리콘막을 증착하는 단계;상기 제1 홈이 매립되도록 상기 제1 폴리 실리콘막 상에 산화막을 형성하는 단계;상기 산화막을 마스크로 하여 노출되는 상기 제1 폴리 실리콘막을 리세스시켜 제2 홈을 형성하는 단계;상기 산화막을 제거하여 상기 제2 홈 사이에 제3 홈을 형성하는 단계;상기 제3 홈 및 상기 제2 홈을 포함하는 전체 구조 상부의 단차를 따라 유전체막을 형성하는 단계;상기 유전체막 상에 제2 폴리 실리콘막을 증착하는 단계; 및상기 제2 폴리 실리콘막, 상기 유전체막 및 상기 제1 폴리 실리콘막을 식각하여 플로팅 게이트와 컨트롤 게이트를 정의하는 단계;를 포함하는 비휘발성 메모리 소자의 게이트 전극 형성방법.
- 제 1 항에 있어서,상기 제1 폴리 실리콘막을 증착한 후 상기 제1 홈 부위에서 산화율이 높도록 불순물 이온주입공정을 실시하는 단계를 더 포함하는 비휘발성 메모리 소자의 게이트 전극 형성방법.
- 제 2 항에 있어서,상기 불순물 이온주입공정은 BF2 이온을 이용하여 실시하는 비휘발성 메모리 소자의 게이트 전극 형성방법.
- 제 1 항에 있어서, 상기 산화막을 형성하는 단계는,산화공정을 실시하여 상기 제1 홈이 매립되도록 상기 산화막을 형성하는 단계; 및에치백 공정을 실시하여 상기 산화막을 상기 제1 홈에 고립시키는 단계;를 포함하는 비휘발성 메모리 소자의 게이트 전극 형성방법.
- 제 1 항에 있어서,상기 유전체막은 ONO 구조로 형성하는 비휘발성 메모리 소자의 게이트 전극 형성방법.
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