KR100718253B1 - 불휘발성 메모리 장치의 제조 방법 - Google Patents

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Abstract

개선된 팁 프로파일과 균일한 두께의 게이트 절연막을 갖는 스플릿 게이트 타입의 불휘발성 메모리 장치의 제조 방법에서, 제1 게이트 절연막 및 제1 도전막이 기판 상에 형성되며, 산화막 패턴은 상기 도전막을 부분적으로 산화시킴으로써 형성된다. 상기 산화막 패턴을 마스크로 사용하여 상기 제1 도전막을 식각함으로써 상기 제1 게이트 절연막 상에 플로팅 게이트 전극이 형성된다. 상기 플로팅 게이트 전극이 형성된 기판의 전체 표면 상에 제1 실리콘막을 형성한 후, 상기 제1 실리콘막을 산화시킴으로써 상기 플로팅 게이트 전극의 측면들 및 상기 플로팅 게이트 전극과 인접하는 상기 기판의 표면 부위들 상에 터널 절연막 및 제2 게이트 절연막이 각각 형성된다. 상기 터널 절연막 및 상기 제2 게이트 절연막 상에 컨트롤 게이트 전극을 형성한다. 상기 컨트롤 게이트 전극이 형성된 기판의 전체 표면 상에 제2 실리콘막을 형성하고, 상기 제2 실리콘막을 열산화막으로 형성한다.

Description

불휘발성 메모리 장치의 제조 방법 {Method of manufacturing a non-volatile memory device}
도 1 내지 도 5는 종래의 스플릿 게이트 타입의 불휘발성 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 6 내지 도 12는 본 발명의 제1 실시예에 따른 불휘발성 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 13 내지 도 15는 본 발명의 제2 실시예에 따른 불휘발성 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 16은 본 발명의 제3 실시예에 따른 불휘발성 메모리 장치의 제조 방법을 설명하기 위한 단면도이다.
도 17 내지 도 19는 본 발명의 제4 실시예에 따른 불휘발성 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 20 내지 도 22는 본 발명의 제5 실시예에 따른 불휘발성 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다.
* 도면의 주요부분에 대한 부호의 설명 *
100, 200 : 반도체 기판 102 : 제1 게이트 산화막
104 : 제1 도전막 106 : 마스크 패턴
108, 208 : 부분 산화막 패턴 110, 210 : 플로팅 게이트 전극
112 : 제1 실리콘막 114, 214 : 터널 산화막
116 : 제2 게이트 산화막 118, 218 : 컨트롤 게이트 전극
120 : 스페이서막 122, 224 : 저농도 불순물 확산 영역
124a, 124b, 226a, 226b : 고농도 불순물 영역
202 : 게이트 산화막 220 : 제2 실리콘막
222 : 열산화막 322 : 고온 산화막
본 발명은 불휘발성 메모리 장치(non-volatile memory device)의 제조 방법에 관한 것이다. 보다 상세하게는, 스플릿 게이트 타입(split gate type)의 불휘발성 메모리 장치의 제조 방법에 관한 것이다.
반도체 메모리 장치는 DRAM(dynamic random access memory) 및 SRAM(static random access memory)과 같이 데이터의 입·출력이 상대적으로 빠른 반면, 시간이 경과됨에 따라 데이터가 소실되는 휘발성(volatile) 메모리 장치와, ROM(read only memory)과 같이 데이터의 입·출력이 상대적으로 느리지만, 데이터를 영구 저장이 가능한 불휘발성 메모리 장치로 구분될 수 있다. 상기 불휘발성 메모리 장치의 경우, 전기적으로 데이터의 입·출력이 가능한 EEPROM(electrically erasable and programmable ROM) 또는 플래시 메모리 장치(flash memory device)에 대한 수요가 늘고 있다. 상기 플래시 메모리 장치는 F-N 터널링(Fowler-Nordheim tunneling) 또는 채널 열전자 주입(channel hot electron injection)을 이용하여 전기적으로 데이터의 입·출력을 제어하는 구조를 갖는다.
종래의 스택 게이트 타입(stacked gate type)의 플래시 메모리 장치는 실리콘웨이퍼와 같은 반도체 기판 상에 형성된 터널 절연막(tunnel insulating layer), 플로팅 게이트 전극(floating gate electrode) , 유전막(dielectric layer) 및 컨트롤 게이트 전극(control gate electrode)을 포함하는 게이트 구조물을 갖는다. 이와는 다르게, 종래의 스플릿 게이트 타입(split gate type)의 플래시 메모리 장치는 반도체 기판 상에 형성된 게이트 절연막, 상기 게이트 절연막 상에 형성된 플로팅 게이트 전극, 상기 플로팅 게이트 전극 상에 형성된 부분 산화막 패턴, 상기 플로팅 게이트 전극의 측면 상에 형성된 터널 절연막 및 상기 터널 절연막 상에 형성된 컨트롤 게이트 전극을 포함하는 스플릿 게이트 구조물을 갖는다. 상기 스플릿 게이트 타입의 플래시 메모리 장치의 예들은 미합중국 특허 제5029130호, 제5045488호, 제5067108호 등에 개시되어 있다.
상기 종래의 스플릿 게이트 타입의 불휘발성 메모리 장치의 제조 방법을 살펴보면 다음과 같다.
도 1 내지 도 5는 종래의 스플릿 게이트 타입의 불휘발성 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 1을 참조하면, 실리콘웨이퍼와 같은 단결정 반도체 기판(10) 상에 게이트 절연막(또는 커플링 절연막(coupling insulating layer), 12)을 형성한다. 상기 게 이트 절연막(12)은 실리콘 산화물을 포함하며 열산화(thermal oxidation)를 통해 형성될 수 있다.
상기 게이트 절연막(12) 상에 플로팅 게이트 전극을 위한 제1 도전막(14)을 형성한다. 상기 제1 도전막(14)은 불순물 도핑된 폴리실리콘을 포함하며, 화학 기상 증착 및 불순물 도핑에 의해 형성될 수 있다.
상기 제1 도전막(14) 상에 상기 제1 도전막(14)을 부분적으로 노출시키는 개구(16a)를 갖는 마스크 패턴(16)을 형성하고, 상기 개구(16a)를 통해 노출된 제1 도전막(14) 부분을 부분적으로 산화시켜 부분 산화막 패턴(18)을 형성한다. 이때, 상기 부분 산화막 패턴(18)은 버즈 비크(bird's beak) 형상의 양측 단부들을 갖는다.
도 2를 참조하면, 상기 마스크 패턴(16)을 제거한 후, 상기 부분 산화막 패턴(18)을 식각 마스크로서 사용하여 상기 제1 도전막(14)을 패터닝함으로써 상기 게이트 절연막(12) 상에 플로팅 게이트 전극(20)을 형성한다. 이때, 상기 플로팅 게이트 전극(20)은 상기 부분 산화막 패턴(18)에 의해 형성된 첨부들(tip portions, 20a)을 갖는다.
도 3을 참조하면, 상기 플로팅 게이트 전극(20)의 측면 부위를 산화시켜 상기 플로팅 게이트 전극(20) 상에 터널 산화막(22)을 형성한다. 상기 터널 산화막(22)은 열산화에 의해 형성될 수 있다. 상기 열산화에 의해 상기 플로팅 게이트 전극(20) 표면 부위의 실리콘이 소모될 수 있으며, 이에 따라 상기 플로팅 게이트 전극(20)의 폭이 감소되고, 팁 프로파일 변화가 발생된다. 상기와 같은 플로팅 게이 트 전극(20)의 폭 감소는 상기 플래시 메모리 장치의 셀 사이즈의 감소에 따라 상기 플래시 메모리 장치의 동작 성능을 저하시킬 수 있으며, 상기 팁 프로파일 변화는 상기 플래시 메모리 장치의 소거 특성을 열화시킬 수 있으며, 상기 플래시 메모리 장치의 양산성을 저하시킬 수 있다.
도 4를 참조하면, 상기 기판(10) 전체 표면 상에 제2 도전막(미도시)을 형성하고, 상기 제2 도전막을 패터닝함으로써 상기 터널 절연막(22) 상에 컨트롤 게이트 전극(24)을 형성한다. 이때, 상기 컨트롤 게이트 전극(24)은 상기 플로팅 게이트 전극(20)의 제1 측면 상에 형성된 터널 절연막(22) 부분과, 상기 플로팅 게이트 전극(20)의 제1 측면과 인접하는 기판(10)의 일 부분 상에 형성된 게이트 절연막(12) 부분과, 상기 부분 산화막 패턴(18)의 일 부분 상에 위치된다.
도 5를 참조하면, 상기 컨트롤 게이트 전극(24), 상기 부분 산화막 패턴(18) 및 상기 플로팅 게이트 전극(20)을 마스크로서 사용하는 이온 주입을 통해 상기 플로팅 게이트 전극(20)과 상기 컨트롤 게이트 전극(24)에 인접하는 기판(10)의 표면 부위들에 소스 영역(26) 및 드레인 영역(28)을 각각 형성한다. 이때, 상기 소스 영역(26)은 상기 플로팅 게이트 전극(20) 바로 아래의 채널 영역으로 확장된 저농도 불순물 영역(26a)을 포함한다.
한편, 상기 컨트롤 게이트 전극(24) 형성을 위한 식각에 의해 상기 플로팅 게이트 전극(20)의 제2 측면 상에 형성된 터널 절연막(22) 부분과 상기 기판(10) 상의 게이트 절연막(12)이 손상될 수 있다. 상기 터널 절연막(22)과 게이트 절연막(12)을 치유하기 위하여 재산화 공정이 수행된다. 상기 재산화 공정은 열산화 방법 으로 수행되며, 이때 상기 플로팅 게이트 전극(20)의 제2 측면과 인접하는 게이트 절연막(12)의 두께가 두꺼워질 수 있다. 상기와 같은 게이트 절연막(12)의 두께 변화는 플래시 메모리 장치의 프로그램 특성을 열화시킬 수 있다.
상기와 같은 문제점을 해결하기 위한 본 발명의 제1 목적은 개선된 팁 프로파일을 갖는 불휘발성 메모리 장치의 제조 방법을 제공하는데 있다.
본 발명의 제2 목적은 균일한 두께의 게이트 절연막을 갖는 불휘발성 메모리 장치의 제조 방법을 제공하는데 있다.
상기 제1 목적을 달성하기 위한 본 발명의 제1 측면에 따르면, 기판 상에 제1 게이트 절연막 및 도전막을 형성하고, 상기 도전막을 부분적으로 산화시켜 산화막 패턴을 형성한다. 상기 산화막 패턴을 마스크로 사용하여 상기 도전막을 식각함으로써 상기 제1 게이트 절연막 상에 플로팅 게이트 전극을 형성하며, 상기 플로팅 게이트 전극이 형성된 기판의 전체 표면 상에 화학 기상 증착 또는 에피택시얼 성장을 이용하여 실리콘막을 형성한다. 상기 실리콘막을 산화시켜 상기 플로팅 게이트 전극의 측면들 및 상기 플로팅 게이트 전극과 인접하는 상기 기판의 표면 부위들 상에 터널 절연막 및 제2 게이트 절연막을 각각 형성한다. 계속해서, 상기 터널 절연막 및 상기 제2 게이트 절연막 상에 컨트롤 게이트 전극을 형성한다.
본 발명의 일 실시예에 의하면, 상기 산화막 패턴은, 상기 도전막 상에 상기 도전막을 부분적으로 노출시키는 개구를 갖는 마스크 패턴을 형성하는 단계와, 상 기 노출된 도전막 부분을 산화시켜 상기 산화막 패턴을 형성하는 단계를 통해 형성될 수 있다.
상기 도전막은 불순물 도핑된 폴리실리콘을 포함할 수 있으며, 상기 실리콘막은 단결정 실리콘, 다결정 실리콘 또는 비정질 실리콘을 포함할 수 있다. 특히, 상기 터널 절연막의 목표 두께와 상기 실리콘막의 두께 사이의 비는 1 : 0.4 내지 0.5 정도로 설정될 수 있다.
상기 터널 절연막은 열산화(thermal oxidation)에 의해 형성되는 것이 바람직하다.
상기 컨트롤 게이트 전극은 상기 터널 절연막 및 상기 제2 게이트 절연막이 형성된 기판의 전체 표면 상에 제2 도전막을 형성하는 단계와, 상기 제2 도전막을 패터닝하여 상기 컨트롤 게이트 전극을 형성하는 단계를 통해 형성될 수 있다. 여기서, 상기 컨트롤 게이트 전극은 상기 플로팅 게이트 전극의 일 측면 상의 터널 절연막 부분과 상기 플로팅 게이트 전극의 일 측면과 인접하는 상기 기판의 표면 부위 상의 제2 게이트 절연막 부분 상에 형성된다.
또한, 상기 플로팅 게이트 전극과 인접하는 상기 기판의 표면 부위에는 저농도 불순물 확산 영역이 형성되며, 상기 플로팅 게이트 전극과 상기 컨트롤 게이트 전극과 각각 인접하는 상기 기판의 표면 부위들에는 고농도 불순물 영역들이 각각 형성된다.
상기 제2 목적을 달성하기 위한 본 발명의 제2 측면에 따르면, 기판 상에 게이트 절연막 및 도전막을 형성하고, 상기 도전막을 부분적으로 산화시켜 산화막 패 턴을 형성한다. 상기 산화막 패턴을 마스크로 사용하여 상기 도전막을 식각함으로써 상기 기판 상에 플로팅 게이트 전극을 형성하고, 상기 플로팅 게이트 전극의 표면 부위들을 산화시켜 터널 절연막을 형성한다. 상기 플로팅 게이트 전극의 일 측면 상의 터널 절연막 부분과 상기 플로팅 게이트 전극의 일 측면과 인접하는 상기 기판의 표면 부위 상의 게이트 절연막 부분 상에 컨트롤 게이트 전극을 형성하고, 상기 컨트롤 게이트 전극이 형성된 상기 기판의 전체 표면 상에 실리콘막을 형성한다. 계속해서, 열산화 공정을 이용하여 상기 실리콘막을 산화시켜 열산화막을 형성한다.
상기 제2 목적을 달성하기 위한 본 발명의 제3 측면에 따르면, 기판 상에 게이트 절연막 및 도전막을 형성하고, 상기 도전막을 부분적으로 산화시켜 산화막 패턴을 형성한다. 상기 산화막 패턴을 마스크로 사용하여 상기 도전막을 식각함으로써 상기 기판 상에 플로팅 게이트 전극을 형성하고, 상기 플로팅 게이트 전극의 표면 부위들을 산화시켜 터널 절연막을 형성한다. 상기 플로팅 게이트 전극의 일 측면 상의 터널 절연막 부분과 상기 플로팅 게이트 전극의 일 측면과 인접하는 상기 기판의 표면 부위 상의 게이트 절연막 부분 상에 컨트롤 게이트 전극을 형성하고, 상기 컨트롤 게이트 전극이 형성된 상기 기판의 전체 표면 상에 고온 산화막을 형성한다.
상기 목적들을 달성하기 위한 본 발명의 제4 측면에 따르면, 기판 상에 제1 게이트 절연막 및 도전막을 형성하고, 상기 도전막을 부분적으로 산화시켜 산화막 패턴을 형성한다. 상기 산화막 패턴을 마스크로 사용하여 상기 도전막을 식각함으 로써 상기 기판 상에 플로팅 게이트 전극을 형성하고, 상기 플로팅 게이트 전극이 형성된 기판의 전체 표면 상에 제1 실리콘막을 형성한다. 상기 제1 실리콘막을 산화시켜 상기 플로팅 게이트 전극의 측면들 및 상기 플로팅 게이트 전극과 인접하는 상기 기판의 표면 부위들 상에 터널 절연막 및 제2 게이트 절연막을 각각 형성하고, 상기 플로팅 게이트 전극의 일 측면 상의 터널 절연막 부분과 상기 플로팅 게이트 전극의 일 측면과 인접하는 상기 기판의 표면 부위 상의 제2 게이트 절연막 부분 상에 컨트롤 게이트 전극을 형성한다. 상기 컨트롤 게이트 전극이 형성된 상기 기판의 전체 표면 상에 제2 실리콘막을 형성하고, 열산화 공정을 이용하여 상기 제2 실리콘막을 산화시켜 열산화막을 형성한다.
본 발명의 일 실시예에 따르면, 상기 컨트롤 게이트 전극을 형성하는 동안, 기판의 주변 영역 상에 트랜지스터의 게이트 전극이 동시에 형성된다. 상기 열산화막은 상기 컨트롤 게이트 전극 및 상기 트랜지스터의 게이트 전극의 스페이서막들로서 기능한다.
상술한 바와 같은 본 발명의 다양한 측면들에 따르면, 상기 터널 산화막을 형성하기 위한 열산화에 의해 상기 플로팅 게이트 전극의 팁 프로파일이 변화되는 것을 방지할 수 있다. 따라서, 상기 불휘발성 메모리 장치의 소거 특성이 향상될 수 있다. 또한, 상기 열산화막을 형성하는 동안, 상기 플로팅 게이트 전극과 기판 사이의 게이트 절연막의 두께 증가가 억제될 수 있다. 따라서, 상기 불휘발성 메모리 장치의 프로그램 특성이 향상될 수 있다.
이하, 본 발명에 따른 실시예들을 첨부된 도면을 참조하여 상세하게 설명하 면 다음과 같다. 그러나, 본 발명은 하기의 실시예들에 한정되지 않고 다른 형태로 구현될 수도 있다. 여기서 소개되는 실시예들은 개시된 내용이 보다 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상과 특징이 충분히 전달될 수 있도록 하기 위해 제공된다. 도면들에 있어서, 각 장치 또는 막(층) 및 영역들의 두께는 본 발명의 명확성을 기하기 위하여 과장되게 도시되었으며, 또한 각 장치는 본 명세서에서 설명되지 아니한 다양한 부가 장치들을 구비할 수 있으며, 막(층)이 다른 막(층) 도는 기판 상에 위치하는 것으로 언급되는 경우, 다른 막(층) 또는 기판 상에 직접 형성되거나 그들 사이에 추가적인 막(층)이 개재될 수 있다.
도 6 내지 도 12는 본 발명의 제1 실시예에 따른 불휘발성 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 6을 참조하면, 실리콘웨이퍼와 같은 단결정 반도체 기판(100) 상에 게이트 절연막 또는 커플링 절연막으로서 기능하는 제1 게이트 산화막(102)을 형성한다. 상기 제1 게이트 산화막(102)은 열산화를 통해 형성될 수 있다.
상기 제1 게이트 산화막(102) 상에 제1 도전막(104)을 형성한다. 상기 제1 도전막(104)은 불순물 도핑된 폴리실리콘으로 이루어질 수 있으며, SiH4 가스를 이용하는 저압 화학 기상 증착에 의해 형성될 수 있다. 구체적으로, 상기 제1 도전막(104)은 상기 SiH4 가스와 PH3 가스를 이용하여 약 580℃ 내지 620℃ 정도의 온도에서 형성될 수 있다. 이와는 다르게, 상기 제1 도전막(104)은 SiH4 가스를 이용하여 폴리실리콘막을 형성한 후, 불순물 확산 또는 이온 주입을 수행하여 상기 폴리실리 콘막을 도핑시킬 수도 있다.
상기 제1 도전막(104) 상에 상기 제1 도전막(104)을 부분적으로 노출시키는 개구(106a)를 갖는 마스크 패턴(106)을 형성한다. 상기 마스크 패턴(106)은 실리콘 질화물로 이루어질 수 있으며, 저압 화학 기상 증착을 통해 형성될 수 있다.
상기 노출된 제1 도전막(104)의 표면 부위를 부분적으로 산화시켜 부분 산화막 패턴(108)을 형성한다. 상기 부분 산화막 패턴(108)은 버즈 비크(bird's beak) 형상의 양측 에지 부위들을 갖는다.
도 7을 참조하면, 상기 마스크 패턴(106)을 인산을 포함하는 식각액을 이용하여 제거하고, 상기 부분 산화막 패턴(108)을 식각 마스크로 사용하는 이방성 식각을 수행하여 상기 제1 게이트 산화막(102) 상에 플로팅 게이트 전극(110)을 형성한다. 도시된 바에 의하면, 상기 플로팅 게이트 전극(110) 형성을 위한 이방성 식각에 의해 상기 제1 게이트 산화막(102)이 부분적으로 제거되고 있으나, 상기 기판(100)의 표면이 노출되도록 상기 플로팅 게이트 전극(110) 바로 아래의 제1 게이트 산화막(102) 부분을 제외한 나머지 부분이 완전히 제거될 수도 있다.
한편, 상기 플로팅 게이트 전극(110)은 상기 부분 산화막 패턴(108)의 에지 부위들에 기인하는 상측 첨부들(upper tip portions, 110a)을 갖는다.
도 8을 참조하면, 상기 기판(100)의 전체 표면 상에 실리콘막(112)을 형성한다. 상기 실리콘막(112)은 단결정 실리콘, 다결정 실리콘 또는 비정질 실리콘을 포함할 수 있으며, SiH4 가스를 이용하는 화학 기상 증착 또는 에피텍시얼 성장 (epitaxial growth)을 통해 형성될 수 있다.
이때, 후속하여 형성될 터널 산화막(114, 도 9 참조)의 목표 두께와 상기 실리콘막(112)의 두께 사이의 비는 1 : 0.4 내지 0.5 정도일 수 있다. 이는 상기 터널 산화막(114)을 형성하기 위한 산화 공정에 의해 상기 플로팅 게이트 전극(110)의 팁 프로파일 변화(tip profile variation)를 억제하기 위함이다.
도 9를 참조하면, 상기 실리콘막(112)을 산화시켜 상기 플로팅 게이트 전극(110)의 측면들과 상기 부분 산화막 패턴(108) 상에 터널 절연막으로서 기능하는 터널 산화막(114)을 형성한다. 따라서, 상기 터널 산화막(114) 형성을 위한 열산화 공정을 수행하는 동안 상기 플로팅 게이트 전극(110)의 실리콘이 소모되는 것을 방지할 수 있으며, 이에 따라 상기 플로팅 게이트 전극(110)의 팁 프로파일을 일정하게 유지할 수 있다.
또한, 상기 플로팅 게이트 전극(110) 형성을 위한 이방성 식각에 의해 발생된 기판의 손상이 치유될 수 있으며, 상기 플로팅 게이트 전극(110)과 인접한 기판(100)의 표면 부위들 상에 제2 게이트 산화막(116)이 형성된다.
도 10을 참조하면, 상기 기판(100)의 전체 표면 상에 제2 도전막(미도시)을 형성한다. 상기 제2 도전막은 불순물 도핑된 폴리실리콘으로 이루어질 수 있으며, 상기 제1 도전막(104)을 형성하는 방법과 실질적으로 동일하게 형성될 수 있다.
상기 제2 도전막 상에 포토레지스트 패턴(미도시)을 형성하고, 상기 포토레지스트 패턴을 식각 마스크로 하는 이방성 식각을 통해 컨트롤 게이트 전극(118)을 형성한다. 상기 컨트롤 게이트 전극(118)은 상기 플로팅 게이트 전극(110)의 제1 측면(110b) 및 상기 부분 산화막 패턴(108)의 일 부분 상의 터널 산화막(114) 부분과 상기 제1 측면(110b)과 인접하는 제2 게이트 산화막(116) 부분 상에 형성된다.
한편, 상기 컨트롤 게이트 전극(118) 형성을 위한 이방성 식각에 의해 상기 플로팅 게이트 전극(110)의 제2 표면(110c) 상의 터널 절연막(114) 부분과 상기 제2 측면(110c)과 인접하는 제2 게이트 산화막(116) 부분이 손상될 수 있다.
도 11을 참조하면, 상기 컨트롤 게이트 전극(118) 형성을 위한 식각에 따른 손상들을 치유하기 위하여 재산화 공정을 수행한다. 이때, 상기 컨트롤 게이트 전극(118)의 표면들 상에는 실리콘 산화물을 포함하는 스페이서막(120)이 형성되고, 상기 플로팅 게이트 전극(110)의 제2 측면(110c) 부위가 부분적으로 산화될 수 있으며, 상기 플로팅 게이트 전극(100)의 제2 측면(110c)과 인접하는 제1 게이트 산화막(102) 부위의 두께가 증가될 수 있다.
도 12를 참조하면, 상기 플로팅 게이트 전극(110)과 인접하는 기판(10)의 표면 부위에 저농도 불순물 확산 영역(122)을 형성한다. 상기 저농도 불순물 확산 영역(122)은 이온 주입 및 열처리에 의해 형성될 수 있으며, 상기 열처리에 의해 상기 저농도 불순물 확산 영역(122)은 상기 플로팅 게이트 전극(110)의 하부를 따라 확산될 수 있다. 상기 이온 주입은 포토레지스트 패턴을 마스크로 이용하여 상기 플로팅 게이트 전극(110)과 인접한 기판(100)의 표면 부위에 대하여 선택적으로 수행될 수 있다.
이어서, 상기 플로팅 게이트 전극(110) 및 상기 컨트롤 게이트 전극(118)과 각각 인접하는 상기 기판(100)의 표면 부위들에 각각 소스 및 드레인으로서 기능하 는 고농도 불순물 영역들(124a, 124b)을 형성함으로써 스플릿 게이트 타입의 플래시 메모리 장치를 완성한다.
상술한 바와 같은 본 발명의 제1 실시예에 따르면, 상기 터널 산화막(114) 형성을 위한 열산화에 의해 플로팅 게이트 전극(110)의 팁 프로파일이 변화되는 것을 방지할 수 있다. 따라서, 상기 플로팅 게이트 전극(110)과 상기 컨트롤 게이트 전극(118) 사이의 팁 부위(110a)를 통한 데이터 소거 특성을 향상시킬 수 있다.
도 13 내지 도 15는 본 발명의 제2 실시예에 따른 불휘발성 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 13을 참조하면, 실리콘웨이퍼와 같은 반도체 기판(200) 상에 게이트 절연막으로서 기능하는 게이트 산화막(202)을 형성하고, 상기 게이트 산화막(202) 상에 부분 산화막 패턴(208)과 플로팅 게이트 전극(210)을 형성한다. 구체적으로, 상기 게이트 산화막(202) 상에 제1 도전막(미도시)과, 상기 제1 도전막을 부분적으로 노출시키는 개구를 갖는 마스크 패턴(미도시)을 형성한다. 이어서, 상기 개구를 통해 노출된 제1 도전막의 표면 부위를 부분적으로 산화시킴으로써 상기 부분 산화막 패턴(208)을 형성한다.
상기 마스크 패턴을 제거한 후, 상기 부분 산화막 패턴(208)을 식각 마스크로 사용하는 이방성 식각을 통해 상기 제1 도전막을 제거함으로써 상기 게이트 산화막(202) 상에 플로팅 게이트 전극(210)을 형성한다.
상기 플로팅 게이트 전극(210)을 측면 부위들을 열산화 방법으로 산화시킴으로써 상기 플로팅 게이트 전극(210)의 측면들 상에 터널 산화막(214)을 형성한다.
상기 터널 산화막(214)을 형성한 후, 상기 기판(200) 전체 표면 상에 제2 도전막(미도시)을 형성하고, 상기 제2 도전막을 패터닝함으로써 상기 터널 산화막(214) 상에 컨트롤 게이트 전극(218)을 형성한다. 이때, 상기 컨트롤 게이트 전극(218)은 상기 플로팅 게이트 전극(210)의 제1 측면(210a) 상에 형성된 터널 산화막(214) 부분과, 상기 플로팅 게이트 전극(210)의 제1 측면(210a)과 인접하는 기판(200)의 일 부분 상에 형성된 게이트 산화막(202) 부분과, 상기 부분 산화막 패턴(208)의 일 부분 상에 위치된다.
한편, 상기 컨트롤 게이트 전극(218) 형성을 위한 이방성 식각에 의해 상기 플로팅 게이트 전극(210)의 제2 표면(210b) 상의 터널 절연막(214) 부분과 상기 제2 측면(210b)과 인접하는 게이트 산화막(202) 부분이 손상될 수 있다. 즉, 상기 컨트롤 게이트 전극(218) 형성을 위한 이방성 식각에 의해 상기 플로팅 게이트 전극(210)의 제2 표면(210b) 상의 터널 절연막(214) 부분과 상기 제2 측면(210b)과 인접하는 게이트 산화막(202) 부분이 부분적으로 제거될 수 있으며, 이에 따라 상기 플로팅 게이트 전극(210)의 제2 측면(210b) 상의 터널 산화막(214) 부분의 두께가 감소될 수 있다.
상기 게이트 산화막(202), 부분 산화막 패턴(208), 플로팅 게이트 전극(210), 터널 산화막(214) 및 컨트롤 게이트 전극(218)을 형성하는 방법은 도 1 내지 도 4를 참조하여 기 설명된 종래의 방법과 실질적으로 동일하다.
상기 컨트롤 게이트 전극(218)을 형성한 후, 상기 기판(100) 전체 표면 상에 실리콘막(220)을 형성한다. 상기 실리콘막(220)은 단결정 실리콘, 다결정 실리콘 또는 비정질 실리콘을 포함할 수 있으며, SiH4 가스를 이용하는 화학 기상 증착 또는 에피텍시얼 성장(epitaxial growth)을 통해 형성될 수 있다.
도 14를 참조하면, 열산화를 통해 상기 실리콘막(220)을 산화시킴으로써 상기 기판(200)의 전체 표면 산에 열산화막(222)을 형성한다. 이때, 상기 컨트롤 게이트 전극(218) 상에 형성되는 열산화막(222) 부분은 상기 컨트롤 게이트 전극(218)의 스페이서막으로서 기능한다.
상기 열산화막(222)을 형성하는 동안 상기 컨트롤 게이트 전극(218) 형성을 위한 이방성 식각에 의한 손상들이 치유될 수 있다. 특히, 상기 플로팅 게이트 전극(210)의 제2 측면(210b)과 인접하는 제1 게이트 산화막(202) 부위의 두께가 증가되는 것을 억제할 수 있다.
도 15를 참조하면, 상기 플로팅 게이트 전극(210)과 인접하는 기판(200)의 표면 부위에 저농도 불순물 확산 영역(224)을 형성한다. 상기 저농도 불순물 확산 영역(224)은 이온 주입 및 열처리에 의해 형성될 수 있으며, 상기 열처리에 의해 상기 저농도 불순물 확산 영역(224)은 상기 플로팅 게이트 전극(210)의 하부를 따라 확산될 수 있다. 상기 이온 주입은 포토레지스트 패턴을 마스크로 이용하여 상기 플로팅 게이트 전극(210)과 인접한 기판(200)의 표면 부위에 대하여 선택적으로 수행될 수 있다.
이어서, 상기 플로팅 게이트 전극(210) 및 상기 컨트롤 게이트 전극(218)과 각각 인접하는 상기 기판(200)의 표면 부위들에 각각 소스 및 드레인으로서 기능하 는 고농도 불순물 영역들(226a, 226b)을 형성함으로써 스플릿 게이트 타입의 플래시 메모리 장치를 완성한다.
상술한 바와 같은 본 발명의 제2 실시예에 따르면, 상기 플로팅 게이트 전극(210)과 상기 기판(200) 사이에서 상기 게이트 산화막(202)의 두께가 증가되는 것을 억제할 수 있다. 따라서, 상기 소스 영역(224, 226a)과 상기 플로팅 게이트 전극(210) 사이에서 상기 게이트 산화막(202)의 정전 용량이 증가되며, 이에 따라 상기 플래시 메모리 장치의 프로그램 특성이 향상될 수 있다.
도 16은 본 발명의 제3 실시예에 따른 불휘발성 메모리 장치의 제조 방법을 설명하기 위한 단면도이다.
도 16을 참조하면, 실리콘웨이퍼와 같은 반도체 기판(300) 상에 게이트 산화막(302), 부분 산화막 패턴(308), 플로팅 게이트 전극(310), 터널 산화막(314) 및 컨트롤 게이트 전극(318)을 형성한다. 상기와 같은 요소들을 형성하는 방법은 도 14를 참조하여 기 설명된 바와 실질적으로 동일하므로, 이에 대한 상세한 설명은 생략한다.
상기 컨트롤 게이트 전극(318)을 형성한 후, 상기 기판(300)의 전체 표면 상에 상기 컨트롤 게이트 전극(318)의 스페이서막으로서 기능하는 고온 산화막(high temperature oxide layer; HTO layer, 322)을 형성한다. 구체적으로, 상기 고온 산화막(322)은 약 700℃ 내지 900℃의 온도에서 SiH4 가스를 이용하여 형성될 수 있다. 한편, 상기 고온 산화막(322)을 형성하는 동안, 상기 기판(300)에 인가되는 열 에너지에 의해 상기 컨트롤 게이트 전극(318) 형성을 위한 식각에 의한 손상들이 충분히 치유될 수 있다.
상기 고온 산화막(322)을 형성한 후, 상기 플로팅 게이트 전극(310) 및 상기 컨트롤 게이트 전극(318)과 인접하는 기판(300)의 표면 부위들에 각각 불순물 영역들(324, 326a, 326b)을 형성한다. 구체적으로, 상기 플로팅 게이트 전극(310)과 인접한 기판(300)의 표면 부위에 소스 영역으로서 기능하는 저농도 불순물 확산 영역(324)과 고농도 불순물 영역(326a)을 형성하고, 상기 컨트롤 게이트 전극(318)과 인접한 기판(300)의 표면 부위에 드레인 영역으로서 기능하는 고농도 불순물 영역(326b)을 형성한다.
상기와 같은 본 발명의 제3 실시예에 따르면, 종래의 재산화에 비하여 플로팅 게이트 전극(310)의 실리콘 소모 및 게이트 산화막(302)의 두께 변화를 크게 억제할 수 있다. 따라서, 상기 소스 영역(324, 326a)과 상기 플로팅 게이트 전극(310) 사이에서 상기 게이트 산화막(302)의 정전 용량이 증가되며, 이에 따라 상기 플래시 메모리 장치의 프로그램 특성이 향상될 수 있다.
도 17 내지 도 19는 본 발명의 제4 실시예에 따른 불휘발성 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 17을 참조하면, 실리콘웨이퍼와 같은 반도체 기판(400) 상에 게이트 절연막 또는 커플링 절연막으로서 기능하는 제1 게이트 산화막(402)과 제1 도전막(미도시)을 순차적으로 형성한다. 상기 제1 게이트 산화막(402)은 열산화를 통해 형성될 수 있고, 상기 제1 도전막은 불순물 도핑된 폴리실리콘을 포함하며, 저압 화학 기 상 증착 및 불순물 도핑 공정을 통해 형성될 수 있다.
상기 제1 도전막 상에 상기 제1 도전막을 부분적으로 노출시키는 개구를 갖는 마스크 패턴(미도시)을 형성하고, 상기 개구를 통해 노출된 제1 도전막 부위를 산화시킴으로써 부분 산화막 패턴(408)을 형성한다.
상기 마스크 패턴을 제거한 후, 상기 부분 산화막 패턴(408)을 식각 마스크로서 이용하는 이방성 식각을 통해 상기 제1 게이트 산화막(402) 상에 플로팅 게이트 전극(410)을 형성한다.
상기 기판(400)의 전체 표면 상에 제1 실리콘막(미도시)을 형성하고, 상기 제1 실리콘막을 열산화를 통해 산화시킴으로써 상기 플로팅 게이트 전극(410)의 측면들 상에 터널 산화막(414)을 형성하고, 상기 플로팅 게이트 전극(410)과 인접한 기판(400)의 표면 부위들 상에 제2 게이트 산화막(416)을 형성한다. 이때, 상기 터널 산화막(414)의 목표 두께와 상기 실리콘막의 두께 사이의 비는 1 : 0.4 내지 0.5 정도일 수 있다.
상기 기판(400)의 전체 표면 상에 제2 도전막(미도시)을 형성한다. 상기 제2 도전막은 불순물 도핑된 폴리실리콘으로 이루어질 수 있으며, 상기 제1 도전막을 형성하는 방법과 실질적으로 동일하게 형성될 수 있다.
상기 제2 도전막을 패터닝하여 컨트롤 게이트 전극(418)을 형성한다. 상기 컨트롤 게이트 전극(418)은 상기 플로팅 게이트 전극(410)의 제1 측면(410a) 및 상기 부분 산화막 패턴(408)의 일 부분 상의 터널 산화막(414) 부분과 상기 제1 측면(410a)과 인접하는 제2 게이트 산화막(416) 부분 상에 형성된다.
상기 제1 게이트 산화막(402), 부분 산화막 패턴(408), 플로팅 게이트 전극(410), 터널 산화막(414), 제2 게이트 산화막(416) 및 컨트롤 게이트 전극(418)을 형성하는 단계들은 도 6 내지 도 10을 참조하여 기 설명된 단계들과 실질적으로 동일하므로, 이에 대한 추가적인 상세 설명은 생략한다.
상기 컨트롤 게이트 전극(418)을 형성한 후, 상기 기판(400) 전체 표면 상에 제2 실리콘막(420)을 형성한다. 상기 실리콘막(420)은 단결정 실리콘, 다결정 실리콘 또는 비정질 실리콘을 포함할 수 있으며, SiH4 가스를 이용하는 화학 기상 증착 또는 에피텍시얼 성장(epitaxial growth)을 통해 형성될 수 있다.
도 18을 참조하면, 열산화를 통해 상기 제2 실리콘막(420)을 산화시킴으로써 상기 기판(400)의 전체 표면 산에 열산화막(422)을 형성한다. 따라서, 상기 컨트롤 게이트 전극(218) 형성을 위한 이방성 식각에 의한 손상들이 치유될 수 있다. 특히, 종래의 재산화 공정에 비하여 상기 플로팅 게이트 전극(410)의 제2 측면(410b)과 인접하는 제1 게이트 산화막(402) 부위의 두께가 증가되는 것을 억제할 수 있다.
도 19를 참조하면, 상기 플로팅 게이트 전극(410)과 인접하는 기판(400)의 표면 부위에 저농도 불순물 확산 영역(424)을 형성한다. 상기 저농도 불순물 확산 영역(424)은 이온 주입 및 열처리에 의해 형성될 수 있으며, 상기 열처리에 의해 상기 저농도 불순물 확산 영역(424)은 상기 플로팅 게이트 전극(410)의 하부를 따라 확산될 수 있다. 상기 이온 주입은 포토레지스트 패턴을 마스크로 이용하여 상 기 플로팅 게이트 전극(410)과 인접한 기판의 표면 부위에 대하여 선택적으로 수행될 수 있다.
이어서, 상기 플로팅 게이트 전극(410) 및 상기 컨트롤 게이트 전극(418)과 각각 인접하는 상기 기판(400)의 표면 부위들에 각각 소스 및 드레인으로서 기능하는 고농도 불순물 영역들(426a, 426b)을 형성함으로써 스플릿 게이트 타입의 플래시 메모리 장치를 완성한다.
상술한 바와 같은 본 발명의 제4 실시예에 따르면, 상기 터널 산화막(414) 형성을 위한 열산화에 의해 플로팅 게이트 전극(410)의 팁 프로파일이 변화되는 것을 방지할 수 있다. 따라서, 상기 플로팅 게이트 전극(410)과 상기 컨트롤 게이트 전극(418) 사이의 팁 부위를 통한 데이터 소거 특성을 향상시킬 수 있다. 또한, 상기 플로팅 게이트 전극(410)과 상기 기판(400) 사이에서 상기 제1 게이트 산화막(402)의 두께가 증가되는 것을 방지할 수 있다. 따라서, 상기 소스 영역(424, 426a)과 상기 플로팅 게이트 전극(410) 사이에서 상기 제1 게이트 산화막(402)의 정전 용량이 증가되며, 이에 따라 상기 플래시 메모리 장치의 프로그램 특성이 향상될 수 있다.
한편, 상기 본 발명의 제4 실시예에 의하면, 상기 제2 실리콘막(420)의 형성 및 상기 제2 실리콘막(420)의 열산화에 의한 열산화막(422) 형성이 순차적으로 수행되고 있으나, 상기 컨트롤 게이트 전극(418)이 형성된 기판(400)의 전체 표면 상에 고온 산화막을 형성함으로써 상기 플래시 메모리 장치의 프로그램 특성을 향상시킬 수도 있다.
도 20 내지 도 22는 본 발명의 제5 실시예에 따른 불휘발성 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 20을 참조하면, 실리콘웨이퍼와 같은 단결정 반도체 기판(500)의 표면 부위에 셸로우 트렌치 소자 분리(shallow trench isolation; STI) 방법을 이용하여 소자 분리 패턴들(미도시)을 형성함으로써 셀 영역(500a)과 주변 영역(500b)을 정의한다.
상기 기판(500)의 셀 영역(500a) 상에 제1 게이트 산화막(502), 부분 산화막 패턴(508) 및 플로팅 게이트 전극(510)을 형성한다. 구체적으로, 상기 기판(500)의 전체 표면 상에 제1 게이트 산화막(502), 제1 도전막(미도시) 및 상기 제1 도전막을 부분적으로 노출시키는 마스크 패턴(미도시)을 순차적으로 형성한 후, 상기 마스크 패턴에 의해 노출된 제1 도전막을 부분적으로 산화시킴으로써 상기 제1 도전막 상에 부분 산화막 패턴(508)을 형성한다. 이어서, 상기 부분 산화막 패턴(508)을 이용하여 상기 제1 도전막을 패터닝함으로써 상기 제1 게이트 산화막(502) 상에 플로팅 게이트 전극(510)을 형성한다.
상기 플로팅 게이트 전극(510)을 형성한 후, 상기 기판(500)의 전체 표면 상에 제1 실리콘막(미도시)을 형성하고, 상기 제1 실리콘막을 산화시켜 상기 플로팅 게이트 전극(500)의 측면들 상에 터널 산화막(514)을 형성함과 동시에 상기 기판(500)의 표면들 상에 제2 게이트 산화막(516)을 형성한다.
상기 기판(500) 전체 표면 상에 제2 도전막(미도시)을 형성하고, 상기 제2 도전막을 패터닝함으로써 컨트롤 게이트 전극(518)을 형성한다. 이때, 상기 주변 영역(500b)에는 트랜지스터의 게이트 전극(550)이 형성된다.
도시된 바에 의하면, 상기 기판의 주변 영역(500b) 상에는 제1 게이트 산화막(502)과 제2 게이트 산화막(516)이 형성되어 있으나, 상기 주변 영역(500b) 상의 제1 게이트 산화막(502) 부분과 제2 게이트 산화막(516) 부분을 선택적으로 제거한 후, 상기 주변 영역(500b) 상에 상기 트랜지스터의 게이트 절연막으로서 제3 게이트 산화막을 형성할 수도 있다.
도 21을 참조하면, 상기 기판(500) 전체 표면 상에 제2 실리콘막(미도시)을 형성하고, 상기 제2 실리콘막을 열산화시킴으로써 상기 기판(500)의 전체 표면 상에 열산화막(522)을 형성한다. 상기 열산화막(522)은 상기 컨트롤 게이트 전극(518) 및 상기 트랜지스터의 게이트 전극(552)의 스페이서막들로서 기능한다.
상기 컨트롤 게이트 전극(518) 및 상기 트랜지스터의 게이트 전극(550) 형성을 위한 식각에 의해 발생된 손상들은 상기 열산화에 의해 치유될 수 있다. 이때, 상기 플로팅 게이트 전극(510) 아래의 제1 게이트 산화막(502) 부분의 두께 변화가 억제될 수 있으며, 상기 트랜지스터의 게이트 전극(550) 아래의 제1 게이트 산화막(502) 부분 및 제2 게이트 산화막(516) 부분(또는 상기 제3 게이트 산화막)의 두께 변화가 억제될 수 있다.
도 22를 참조하면, 상기 플로팅 게이트 전극(510)과 인접한 기판(500)의 표면 부위에 저농도 불순물 확산 영역(524)을 선택적으로 형성한 후, 상기 플로팅 게이트 전극(510), 상기 컨트롤 게이트 전극(518) 및 상기 트랜지스터의 게이트 전극(550)과 각각 인접한 상기 기판(500)의 표면 부위들에 불순물 영역들(526a, 526b, 526c, 526d)을 형성한다. 이에 따라, 상기 기판(500)의 셀 영역(500a)에는 플래시 메모리 셀이 완성되며, 상기 주변 영역(500b)에는 트랜지스터가 완성된다.
상기와 같은 본 발명의 제5실시예에 의하면, 상기 플래시 메모리 셀의 소거 및 프로그램 특성을 향상시킬 뿐만 아니라, 상기 주변 영역(500b) 상에 형성된 트랜지스터의 동작 특성을 향상시킬 수 있다.
상기와 같은 본 발명의 실시예들에 따르면, 스플릿 게이트 타입의 플래시 메모리 장치에서 플로팅 게이트 전극의 팁 프로파일 변화 및 게이트 절연막의 두께 변화를 억제 또는 방지할 수 있다. 따라서, 상기 스플릿 게이트 타입의 플래시 메모리 장치의 프로그램 및 소거 특성들을 향상시킬 수 있다. 또한, 상기 기판의 주변 영역에 형성되는 트랜지스터의 동작 특성을 향상시킬 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (18)

  1. 기판 상에 제1 게이트 절연막 및 도전막을 형성하는 단계;
    상기 도전막을 부분적으로 산화시켜 산화막 패턴을 형성하는 단계;
    상기 산화막 패턴을 마스크로 사용하여 상기 도전막을 식각함으로써 상기 제1 게이트 절연막 상에 플로팅 게이트 전극을 형성하는 단계;
    상기 플로팅 게이트 전극이 형성된 기판의 전체 표면 상에 화학 기상 증착 또는 에피택시얼 성장을 이용하여 실리콘막을 형성하는 단계;
    상기 실리콘막을 산화시켜 상기 플로팅 게이트 전극의 측면들 및 상기 플로팅 게이트 전극과 인접하는 상기 기판의 표면 부위들 상에 터널 절연막 및 제2 게이트 절연막을 각각 형성하는 단계; 및
    상기 터널 절연막 및 상기 제2 게이트 절연막 상에 컨트롤 게이트 전극을 형성하는 단계를 포함하는 불휘발성 메모리 장치의 제조 방법.
  2. 제1항에 있어서, 상기 산화막 패턴을 형성하는 단계는,
    상기 도전막 상에 상기 도전막을 부분적으로 노출시키는 개구를 갖는 마스크 패턴을 형성하는 단계; 및
    상기 노출된 도전막 부분을 산화시켜 상기 산화막 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
  3. 제1항에 있어서, 상기 도전막은 불순물 도핑된 폴리실리콘을 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
  4. 제1항에 있어서, 상기 실리콘막은 단결정 실리콘, 다결정 실리콘 또는 비정질 실리콘을 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
  5. 제1항에 있어서, 상기 터널 절연막의 목표 두께와 상기 실리콘막의 두께 사이의 비는 1 : 0.4 내지 0.5인 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
  6. 제1항에 있어서, 상기 터널 절연막은 열산화(thermal oxidation)에 의해 형성되는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
  7. 제1항에 있어서, 상기 컨트롤 게이트 전극을 형성하는 단계는,
    상기 터널 절연막 및 상기 제2 게이트 절연막이 형성된 기판의 전체 표면 상에 제2 도전막을 형성하는 단계; 및
    상기 제2 도전막을 패터닝하여 상기 컨트롤 게이트 전극을 형성하는 단계를 포함하며, 상기 컨트롤 게이트 전극은 상기 플로팅 게이트 전극의 일 측면 상의 터널 절연막 부분과 상기 플로팅 게이트 전극의 일 측면과 인접하는 상기 기판의 표면 부위 상의 제2 게이트 절연막 부분 상에 형성되는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
  8. 제1항에 있어서, 상기 플로팅 게이트 전극과 인접하는 상기 기판의 표면 부위에 저농도 불순물 확산 영역을 형성하는 단계; 및
    상기 플로팅 게이트 전극과 상기 컨트롤 게이트 전극과 각각 인접하는 상기 기판의 표면 부위들에 고농도 불순물 영역들을 각각 형성하는 단계를 더 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
  9. 기판 상에 게이트 절연막 및 도전막을 형성하는 단계;
    상기 도전막을 부분적으로 산화시켜 산화막 패턴을 형성하는 단계;
    상기 산화막 패턴을 마스크로 사용하여 상기 도전막을 식각함으로써 상기 게이트 절연막 상에 플로팅 게이트 전극을 형성하는 단계;
    상기 플로팅 게이트 전극의 표면 부위들을 산화시켜 터널 절연막을 형성하는 단계;
    상기 플로팅 게이트 전극의 일 측면 상의 터널 절연막 부분과 상기 플로팅 게이트 전극의 일 측면과 인접하는 상기 기판의 표면 부위 상의 게이트 절연막 부분 상에 컨트롤 게이트 전극을 형성하는 단계;
    상기 컨트롤 게이트 전극이 형성된 상기 기판의 전체 표면 상에 실리콘막을 형성하는 단계; 및
    열산화 공정을 이용하여 상기 실리콘막을 산화시키는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
  10. 제9항에 있어서, 상기 컨트롤 게이트 전극은 불순물 도핑된 폴리실리콘을 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
  11. 기판 상에 게이트 절연막 및 도전막을 형성하는 단계;
    상기 도전막을 부분적으로 산화시켜 산화막 패턴을 형성하는 단계;
    상기 산화막 패턴을 마스크로 사용하여 상기 도전막을 식각함으로써 상기 게이트 절연막 상에 플로팅 게이트 전극을 형성하는 단계;
    상기 플로팅 게이트 전극의 표면 부위들을 산화시켜 터널 절연막을 형성하는 단계;
    상기 플로팅 게이트 전극의 일 측면 상의 터널 절연막 부분과 상기 플로팅 게이트 전극의 일 측면과 인접하는 상기 기판의 표면 부위 상의 게이트 절연막 부분 상에 컨트롤 게이트 전극을 형성하는 단계; 및
    상기 컨트롤 게이트 전극이 형성된 상기 기판의 전체 표면 상에 고온 산화막을 형성하는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
  12. 제11항에 있어서, 상기 고온 산화막은 700℃ 내지 900℃의 온도에서 화학 기상 증착에 의해 형성되는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
  13. 기판 상에 제1 게이트 절연막 및 도전막을 형성하는 단계;
    상기 도전막을 부분적으로 산화시켜 산화막 패턴을 형성하는 단계;
    상기 산화막 패턴을 마스크로 사용하여 상기 도전막을 식각함으로써 상기 제1 게이트 절연막 상에 플로팅 게이트 전극을 형성하는 단계;
    상기 플로팅 게이트 전극이 형성된 기판의 전체 표면 상에 제1 실리콘막을 형성하는 단계;
    상기 제1 실리콘막을 산화시켜 상기 플로팅 게이트 전극의 측면들 및 상기 플로팅 게이트 전극과 인접하는 상기 기판의 표면 부위들 상에 터널 절연막 및 제2 게이트 절연막을 각각 형성하는 단계;
    상기 플로팅 게이트 전극의 일 측면 상의 터널 절연막 부분과 상기 플로팅 게이트 전극의 일 측면과 인접하는 상기 기판의 표면 부위 상의 제2 게이트 절연막 부분 상에 컨트롤 게이트 전극을 형성하는 단계;
    상기 컨트롤 게이트 전극이 형성된 상기 기판의 전체 표면 상에 제2 실리콘막을 형성하는 단계; 및
    열산화 공정을 이용하여 상기 제2 실리콘막을 산화시키는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
  14. 제13항에 있어서, 상기 도전막은 불순물 도핑된 폴리실리콘을 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
  15. 제13항에 있어서, 상기 터널 절연막의 목표 두께와 상기 실리콘막의 두께 사이의 비는 1 : 0.4 내지 0.5인 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
  16. 제13항에 있어서, 상기 터널 절연막은 열산화(thermal oxidation)에 의해 형성되는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
  17. 제13항에 있어서, 상기 플로팅 게이트 전극과 인접하는 상기 기판의 표면 부위에 저농도 불순물 확산 영역을 형성하는 단계; 및
    상기 플로팅 게이트 전극과 상기 컨트롤 게이트 전극과 각각 인접하는 상기 기판의 표면 부위들에 고농도 불순물 영역들을 각각 형성하는 단계를 더 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
  18. 제13항에 있어서, 상기 기판의 주변 영역 상에 트랜지스터의 게이트 전극을 형성하는 단계를 더 포함하며, 상기 트랜지스터의 게이트 전극은 상기 컨트롤 게이트 전극과 동시에 형성되는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5073934B2 (ja) * 2005-10-06 2012-11-14 オンセミコンダクター・トレーディング・リミテッド 半導体装置の製造方法
CN101414555B (zh) * 2007-10-16 2011-12-14 上海华虹Nec电子有限公司 闪存浮栅制造方法
CN102637645B (zh) * 2011-02-10 2013-10-23 上海宏力半导体制造有限公司 存储器制备方法
CN102637646B (zh) * 2011-02-10 2014-04-23 上海宏力半导体制造有限公司 存储器制备方法
CN102693946B (zh) * 2012-06-11 2017-04-05 上海华虹宏力半导体制造有限公司 半导体器件制造方法以及存储器制造方法
CN108257965A (zh) * 2016-12-29 2018-07-06 无锡华润上华科技有限公司 闪存存储结构及其制造方法
TWI679771B (zh) * 2017-10-13 2019-12-11 聯華電子股份有限公司 電晶體結構
CN111524980A (zh) * 2019-02-01 2020-08-11 世界先进积体电路股份有限公司 快闪存储器及其形成方法
US11488970B2 (en) 2020-07-09 2022-11-01 Silicon Storage Technology, Inc. Method of forming split gate memory cells with thinner tunnel oxide

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20030060139A (ko) * 2002-01-07 2003-07-16 삼성전자주식회사 스플리트 게이트형 비휘발성 메모리 소자 및 그 제조방법
KR20030086823A (ko) * 2002-05-07 2003-11-12 삼성전자주식회사 평탄하지 않은 게이트 절연막을 구비하는 비휘발성 메모리장치 및 그 제조 방법

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7038290B1 (en) * 1965-09-28 2006-05-02 Li Chou H Integrated circuit device
DE3927390A1 (de) * 1989-08-19 1991-02-21 Bosch Gmbh Robert Kraftstoffeinspritzventil
US5067108A (en) * 1990-01-22 1991-11-19 Silicon Storage Technology, Inc. Single transistor non-volatile electrically alterable semiconductor memory device with a re-crystallized floating gate
US5045488A (en) * 1990-01-22 1991-09-03 Silicon Storage Technology, Inc. Method of manufacturing a single transistor non-volatile, electrically alterable semiconductor memory device
US5029130A (en) * 1990-01-22 1991-07-02 Silicon Storage Technology, Inc. Single transistor non-valatile electrically alterable semiconductor memory device
US5936883A (en) * 1996-03-29 1999-08-10 Sanyo Electric Co., Ltd. Split gate type transistor memory device
US5700707A (en) * 1996-06-13 1997-12-23 Chartered Semiconductor Manufacturing Pte Ltd. Method of manufacturing SRAM cell structure having a tunnel oxide capacitor
US5970342A (en) * 1998-03-06 1999-10-19 Texas Instruments-Acer Incorporated Method of forming high capacitive-coupling ratio and high speed flash memories with a textured tunnel oxide

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20030060139A (ko) * 2002-01-07 2003-07-16 삼성전자주식회사 스플리트 게이트형 비휘발성 메모리 소자 및 그 제조방법
KR20030086823A (ko) * 2002-05-07 2003-11-12 삼성전자주식회사 평탄하지 않은 게이트 절연막을 구비하는 비휘발성 메모리장치 및 그 제조 방법

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