KR20010084621A - 반도체장치의 메모리소자 제조방법 - Google Patents
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Abstract
본 발명은 반도체장치의 메모리소자 제조방법에 관한 것으로, 특히, 트렌치와 이온주입방법으로 웰 형성시 채널 형성영역의 웰 깊이를 얕게 형성하고 소스/드레인 형성영역의 웰을 깊게 형성하여 핫-캐리어의 발생을 증가시켜 프로그래밍이 용이하게 일어나도록 한 반도체장치의 비휘발성 메모리소자 제조방법에 관한 것이다. 본 발명은 반도체 기판의 소정 부위에 제 1 도전형 웰을 형성하는 단계와, 상기 제 1 도전형 웰의 상부 표면 가까이 위치한 상기 기판에 제 2 도전형 저농도 이온매몰층을 형성하는 단계와, 상기 기판상에 상기 제 1 도전형 웰의 채널형성영역을 노출시키는 마스크층을 형성하는 단계와, 노출된 제 1 도전형 웰의 상기 제 2 도전형 저농도 이온매몰층 하부에 제 1 도전형 이온매몰층을 형성하는 단계와, 상기 마스크층으로 보호되지 않는 상기 제 2 도전형 저농도 이온매몰층을 제거하여 트렌치를 형성하는 단계와, 잔류한 상기 제 2 도전형 저농도 이온매몰층과 상기 제 1 도전형 이온매몰층의 상기 이온을 확산시켜 제 2 도전형 저농도 도핑영역과 제 1 도전형 웰의 프로파일을 본 타입(bone type)으로 형성하는 단계와, 상기 마스크층을 제거하는 단계와, 상기 트렌치에 게이트절연막, 플로팅게이트, 인터폴리막, 그리고 콘트롤게이트가 차례로 적층되어 이루어진 게이트패턴을 형성하는 단계와, 상기 게이트패턴 측면에 절연막으로 측벽스페이서를 형성하는 단계와, 상기 측벽스페이서로 보호되지 않는 상기 제 2 도전형 저농도 도핑영역에 제 2 도전형 고농도 도핑영역을 형성하는 단계를 포함하여 이루어진다.
Description
본 발명은 반도체장치의 메모리소자 제조방법에 관한 것으로, 특히, 트렌치와 이온주입방법으로 웰 형성시 채널 형성영역의 웰 깊이를 얕게 형성하고 소스/드레인 형성영역의 웰을 깊게 형성하여 핫-캐리어의 발생을 증가시켜 프로그래밍이 용이하게 일어나도록 한 반도체장치의 비휘발성 메모리소자 제조방법에 관한 것이다.
비휘발성 메모리소자인 이이프롬의 소스/드레인 졍션은 고농도 불순물 도핑영역으로 형성하고, 그 채널은 플로팅게이트(floating gate)와 콘트롤게이트(control gate)가 중첩된 하부 기판의 활성영역에 형성된다.
셀에서의 프로그래밍(programming)은, 예를 들면, 콘트롤게이트와 드레인 졍션에각각 12 V, 7 V 정도의 높은 전압을 인가하여 채널의 드레인단에서 생성된 채널고온전자(channel hot electron)가 플로팅게이트에 주입되도록 한다.
즉, 프로그래밍시, 콘트롤게이트에 12V의 고전압을 인가하여 채널을 인버젼(inversion)시키고, 드레인에 7V를 인가시키고 소스와 웰을 그라운드시키면, 채널고온전자 주입에 의하여 드레인에서 플로팅게이트로 핫-캐리어(전자)가 주입되어 프로그래밍이 이루어진다.
소거(erase)동작은, 플로팅게이트에 저장된 캐리어(전자)를 방출시키기 위해 이피롬(EPROM)에서는 자외선 소거법을 사용하고, 이이피롬(EEPROM)에서는 소스/드레인 또는 벌크에 고전압을 인가하여 소거시킨다.
읽기(read)동작은 셀 트랜지스터의 문턱전압을 읽어 셀의 상태(cell status) 즉, 온/오프 상태를 판정하여 읽기동작을 수행한다. 다시 말하면, 콘트롤게이트에 5V를 인가하고 드레인에 1V를 인가하면, 프로그램된 셀은 문턱전압이 하이상태(최소 5V 이상)로서 오프되고, 소거 셀은 문턱전압이 로우상태로서 온으로 판정한다.
도 1은 종래 기술에 따라 제조된 반도체장치의 이피롬 소자의 채널 길이방향에서 바라본 단면도이다.
도 1을 참조하면, 실리콘 기판(10)의 소정 부위에 소자격리영역과 소자활성영역을 정의하는 LOCOS(local oxidation of silicon)방법에 의하여 형성된 필드산화막(도시안함)이 소자활성영역만을 노출시키는 형태로 형성되어 있다.
기판(10)의 활성영역에는 산화막으로 이루어진 게이트절연막(11)과 그 위에 폴리실리콘으로 이루어진 플로팅게이트(12), O-N-O구조의 절연막으로 이루어진 인터폴리막(13)과 역시 폴리실리콘으로 이루어진 콘트롤게이트(14)가 형성되어 있다.
게이트절연막(11), 플로팅게이트(12), 인터폴리막(13) 및 콘트롤게이트(14)의 측면에는 절연막인 산화막으로 이루어진 측벽스페이서(16)가 형성되어 있다.
측벽스페이서(16) 하단의 기판(10)에는 저농도 도핑영역(11)과 고농도 도핑영역(17)이 졍션을 이루며 형성되어 있다.
또한, 종래 기술에 따른 비휘발성 메모리소자 제조방법은 다음과 같다.
먼저, 제 1 도전형 실리콘 기판(10)의 소정 부위에 제 2 도전형 웰을 형성하고 LOCOS방법으로 소자격리막인 필드산화막(도시안함)을 형성한 다음, 게이트산화막(11)을 열산화방법으로 기판 표면을 산화시켜 형성하고, 그 위에 제 1 폴리실리콘층, ONO막, 제 2 폴리실리콘층을 차례로 증착한 다음 포토리쏘그래피로 패터닝하여 제 2 도전형 웰의 소정 부위에 잔류하는 게이트산화막(11), 플로팅게이트(12), 인터폴리막(13), 콘트롤게이트(14)를 차례로 형성한다.
그리고, 이러한 게이트패턴을 이온주입마스크로 이용하여 기판 또는 웰의 노출된 표면 및 그 하부에 제 1 도전형 저농도 도핑영역을 형성하고, 게이트패턴 및 저농도 도핑영역 표면을 포함하는 기판(10) 상에 절연막으로 산화막을 소정 두께로 증착하여 형성한다.
그 다음, 기판 표면을 식각정지막으로 이용하는 에치백을 산화막에 실시하여 게이트패턴 측면에만 잔류시켜 잔류한 산화막으로 이루어진 측벽스페이서(16)를 형성한다.
다시, 측멱스페이서(16)와 게이트패턴을 이온주입마스크로 이용하여 제 1 도전형저농도 도핑영역과 졍션을 이루도록 제 2 도전형 웰의 소정 부위에 제 1 도전형 고농도 도핑영역(17)을 형성한다.
따라서, 제 1 도전형 저농도 도핑영역(15)과 고농도 도핑영역(17)으로 이루어진 LDD(lightly doped drain) 구조의 소스/드레인(15,17) 졍션을 형성한다.
상술한 바와 같이 종래의 기술에 따른 반도체장치의 비휘발성 메모리소자는 소자의 집적도가 증가함에 따라 제 2 도전형 웰에서 핫-캐리어 발생특성이 열악해지므로 소자의 읽기/쓰기 동작특성이 열화되는 문제점이 있다.
따라서, 상기의 문제점을 해결하기 위하여 본 발명의 목적은 트렌치와 이온주입방법으로 웰 형성시 채널 형성영역의 웰 깊이를 얕게 형성하고 소스/드레인 형성영역의 웰을 깊게 형성하여 핫-캐리어의 발생을 증가시켜 프로그래밍이 용이하게 일어나도록 한 반도체장치의 비휘발성 메모리소자 제조방법을 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명은 반도체 기판의 소정 부위에 제 1 도전형 웰을 형성하는 단계와, 상기 제 1 도전형 웰의 상부 표면 가까이 위치한 상기 기판에 제 2 도전형 저농도 이온매몰층을 형성하는 단계와, 상기 기판상에 상기 제 1 도전형 웰의 채널형성영역을 노출시키는 마스크층을 형성하는 단계와, 노출된 제 1 도전형 웰의 상기 제 2 도전형 저농도 이온매몰층 하부에 제 1 도전형 이온매몰층을 형성하는 단계와, 상기 마스크층으로 보호되지 않는 상기 제 2 도전형 저농도 이온매몰층을 제거하여 트렌치를 형성하는 단계와, 잔류한 상기 제 2 도전형 저농도 이온매몰층과 상기 제 1 도전형 이온매몰층의 상기 이온을 확산시켜 제 2 도전형 저농도 도핑영역과 제 1 도전형 웰의 프로파일을 본 타입(bone type)으로 형성하는 단계와, 상기 마스크층을 제거하는 단계와, 상기 트렌치에 게이트절연막, 플로팅게이트, 인터폴리막, 그리고 콘트롤게이트가 차례로 적층되어 이루어진 게이트패턴을 형성하는 단계와, 상기 게이트패턴 측면에 절연막으로 측벽스페이서를 형성하는 단계와, 상기 측벽스페이서로 보호되지 않는 상기 제 2 도전형 저농도 도핑영역에 제 2 도전형 고농도 도핑영역을 형성하는 단계를 포함하여 이루어진다.
도 1은 종래 기술에 따라 제조된 반도체장치의 이피롬 소자의 채널 길이방향에서 바라본 단면도
도 2a 내지 도 2g는 본 발명에 따른 반도체장치의 비휘발성 메모리소자의 제조공정을 도시한 단면도
본 발명은 비휘발성 메모리의 셀을 구현하는데 있어서, 특히, 이피롬 메모리소자의 쓰기/읽기 특성을 개선하기 위하여 채널 형성영역의 깊이가 얕고 소스/드레인 형성영역의 깊이가 깊은 프로파일을 갖는 본(bone)타입 p형 웰을 기판의 활성영역에 형성한 다음 이피롬 등의 소정의 비휘발성 메모리 소자를 형성한다.
본 발명에 따라 p형 실리콘기판의 p형 웰에 제조된 이피롬 메모리소자의 프로그래밍 동작은, 먼저 p웰에 음의 게이트전압을 인가하고 소스와 드레인 사이에 인가된 전기장에 전자들을 공급하므로서 본 타입 p형 웰을 통한 핫-캐리어의 발생을 증가시켜 동작특성이 개선되도록 이루어진다.
이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명한다.
도 2a 내지 도 2g는 본 발명에 따른 반도체장치의 비휘발성 메모리소자의 제조공정을 도시한 단면도이다.
도 2a를 참조하면, p형 실리콘기판(20)상에 이온주입용 제 1 패드질화막( 22)을 얇게 화학기상증착으로 증착하여 형성한다.
그리고, B+이온을 도판트로 하는 이온주입을 p 웰 형성영역에 실시하여 B+이온매몰층을 기판의 소정 깊이에 형성한 다음, 약 1000℃에서 열처리를 실시하여 붕소이온이 충분히 확산되도록 하므로서 p형 웰(21)을 형성한다.
도 2b를 참조하면, 제 1 패드질화막(22)을 다시 기판 보호막으로 이용하여 인 이온주입을 기판의 전면에 실시하여 기판의 표면 가까이에 n형 이온매몰층(23)을 형성한다. 이때, n형 이온매몰층(23)의 Rp(range of projection)값이 기판에 가까운 부위에 형성되도록 이온주입에너지를 조절하여 이온주입을 실시한다.
도 2c를 참조하면, 제 1 패드질화막을 습식식각으로 제거한 다음, 기판의 전면에 이온주입 마스크층을 형성한다. 이때, 마스크층은 질화막을 화학기상증착으로 충분한 두께를 갖도록 형성한다.
그리고, 마스크층의 소정부위를 포토리쏘그래피로 제거하여 메모리 소자의 채널형성영역의 p형 웰(20) 표면을 노출시키는 이온주입마스크(24)을 형성한다. 이때, 노출된 p형 웰(20)의 표면 부위에는 n형 이온매몰층(23)이 형성되어 있다.
그 다음, 이온주입마스크(24)로 보호되지 않는 p형 웰의 노출부위에 BF+를 사용하는 이온주입을 실시하여 노출된 n형 이온매몰층(23) 하단의 p형 웰(20)에 BF+이온매몰층(25)을 형성한다.
계속하여, 이온주입마스크(24)를 식각마스크(24)로 이용하여 노출된 n형 이온매몰층을 제거하여 트렌치(T)를 형성한다. 이때, 트렌치 형성용 식각은 건식식각 등의 비등방성식각으로 진행한다.
따라서, 채널형성영역에는 n형 불순물 이온들이 제거되고 p형 불순물 이온들만이 잔류한다.
도 2d를 참조하면, p형 웰에 잔류하는 불순물 이온들을 충분히 확산시켜, 잔류한 n형 이온매몰층은 n형 저농도 도핑영역(230)으로 만들고 채널 형성영역의 웰 깊이가 얕아진 본 타입(bone type)의 프로파일을 갖는 p형 웰(210)을 형성한다.
도 2e를 참조하면, 식각마스크로 사용된 이온주입마스크를 습식식각으로 제거하여 저농도 도핑영역(210)과 채널형성영역의 p형 웰(210) 표면을 노출시킨다.
그리고, 노출된 기판의 전면을 열산화시켜 게이트절연막 형성용 산화막(25)을 얇게 성장시켜 형성한 후, 그(25) 위에 플로팅게이트 형성용으로 도핑된 제 1 폴리실리콘층(26)을 화학기상증착으로 형성한다.
도 2f를 참조하면, 제 1 폴리실리콘층과 산화막을 포토리쏘그래피로 패터닝하여 채널형성영역 상부에만 잔류시켜 잔류한 제 1 폴리실리콘층으로이루어진 플로팅게이트(260)와 잔류한 산화막으로 이루어진 게이트절연막(250)을 형성한다. 이때, 포토리쏘그래피용 노광 마스크는 트렌치형성용 노광 마스크의 리버스톤(reverse tone)을 갖는 것을 사용한다.
그리고, 노출된 플로팅게이트(260)의 표면을 덮도록 인터폴리막(inter-polysilicon layer) 형성용 ONO(oxygen-nitrogen-oxygen)막(27)과 콘트롤게이트 형성용 도핑된 제 2 폴리실리콘층(28)을 차례로 기판의 전면에 증착하여 형성한다.
도 2g를 참조하면, 제 2 폴리실리콘층과 ONO막을 포토리쏘그래피로 패터닝하여 플로팅게이트(260) 상부에만 잔류시켜 잔류한 제 2 폴리실리콘층과 ONO막으로 이루어진 콘트롤게이트(280)와 인터폴리막(270)을 형성한다.
그리고, 이와 같은 게이트패턴을 덮도록 기판의 전면에 산화막을 증착한 후 에치백하여 게이트패턴 측면에만 잔류하는 산화막으로 이루어진 측벽스페이서(29)를 형성한다.
측벽스페이서(29)와 게이트패턴을 이온주입마스크로 이용하는 n형 불순물 이온주입을 노출된 n형 저농도 도핑영역에 n형 고농도 도핑영역(30)을 실시하여 잔류한 n형 저농도 도핑영역(230)과 고농도 도핑영역(30)으로 이루어진 LDD구조의 소스/드레인을 형성하므로서 반도체장치의 비휘발성 메모리소자를 제조한다.
따라서, 본 발명은 p형 웰의 채널형성영역에 트렌치를 형성하여 트렌치에 게이트를 형성하므로 주위와의 단차를 개선하고, 또한, 채널형성영역의 웰 깊이를 감소시키므로서 핫-캐리어의 발생을 용이하게 하여 비휘발성 메모리소자의 동작특성을 개선하는 장점이 있다.
Claims (5)
- 반도체 기판의 소정 부위에 제 1 도전형 웰을 형성하는 단계와,상기 제 1 도전형 웰의 상부 표면 가까이 위치한 상기 기판에 제 2 도전형 저농도 이온매몰층을 형성하는 단계와,상기 기판상에 상기 제 1 도전형 웰의 채널형성영역을 노출시키는 마스크층을 형성하는 단계와,노출된 제 1 도전형 웰의 상기 제 2 도전형 저농도 이온매몰층 하부에 제 1 도전형 이온매몰층을 형성하는 단계와,상기 마스크층으로 보호되지 않는 상기 제 2 도전형 저농도 이온매몰층을 제거하여 트렌치를 형성하는 단계와,잔류한 상기 제 2 도전형 저농도 이온매몰층과 상기 제 1 도전형 이온매몰층의 상기 이온을 확산시켜 제 2 도전형 저농도 도핑영역과 제 1 도전형 웰의 프로파일을 본 타입(bone type)으로 형성하는 단계와,상기 마스크층을 제거하는 단계와,상기 트렌치에 게이트절연막, 플로팅게이트, 인터폴리막, 그리고 콘트롤게이트가 차례로 적층되어 이루어진 게이트패턴을 형성하는 단계와,상기 게이트패턴 측면에 절연막으로 측벽스페이서를 형성하는 단계와,상기 측벽스페이서로 보호되지 않는 상기 제 2 도전형 저농도 도핑영역에 제 2 도전형 고농도 도핑영역을 형성하는 단계로 이루어진 반도체장치의 메모리소자 제조방법.
- 청구항 1에 있어서,상기 반도체 기판은 제 1 도전형 반도체기판을 사용하는 것이 특징인 반도체장치의 메모리소자 제조방법.
- 청구항 1에 있어서,상기 마스크층 형성용 노광마스크와 상기 콘트롤게이트 형성용 노광마스크는 서로 리버스톤(reverse tone)을 갖는 것을 사용하는 것이 특징인 반도체장치의 메모리소자 제조방법..
- 청구항 1에 있어서,상기 채널형성영역의 상기 제 1 도전형 웰의 깊이는 상기 제 2 도전형 저농도 도핑영역 및 고농도 도핑영역의 상기 제 1 도전형 웰의 깊이보다 얕게 형성하는 것이 특징인 반도체장치의 메모리소자 제조방법.
- 청구항 1에 있어서,상기 제 1 도전형 웰은 B+이온으로 형성하고 상기 제 1 도전형 이온매몰층은 BF+이온으로 형성하는 것이 특징인 반도체장치의 메모리소자 제조방법.
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|---|---|---|---|
| KR1020000009808A KR20010084621A (ko) | 2000-02-28 | 2000-02-28 | 반도체장치의 메모리소자 제조방법 |
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|---|---|
| KR20010084621A true KR20010084621A (ko) | 2001-09-06 |
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ID=19650688
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| KR (1) | KR20010084621A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100850065B1 (ko) * | 2006-12-26 | 2008-08-04 | 동부일렉트로닉스 주식회사 | 플래시 메모리장치의 제조방법 |
-
2000
- 2000-02-28 KR KR1020000009808A patent/KR20010084621A/ko not_active Application Discontinuation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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| KR100850065B1 (ko) * | 2006-12-26 | 2008-08-04 | 동부일렉트로닉스 주식회사 | 플래시 메모리장치의 제조방법 |
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