JP3920383B2 - 2重厚さフローティングゲート酸化物フラッシュメモリセルの製造方法 - Google Patents
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Description
【発明の属する分野】
本発明は集積回路の製造方法、より詳しくは2重厚さフローティングゲート酸化物構造を有するフローティングゲートメモリセルに基づく集積回路記憶デバイスの製造技術に関する。
【0002】
【従来の技術】
フローティングゲートトランジスタは、フラッシュメモリを含む多くの集積回路記憶デバイスの基本である。フラッシュメモリセル設計では、低電圧動作、メモリアレーの増大およびメモリセルの耐久性と電荷保持の改善を可能にするために、フローティングゲートトランジスタ設計の改良が行われている。
1993年のIDEM、19−22ページでヒサムネ等によって記述された「3V専用の64Mbitと将来のフラッシュメモリ用の高容量結合比(HICR)セル」は、いわゆる2重厚さゲート酸化物構造を含んでいる。ヒサムネ等の構造によれば、半導体基板と、フローティングゲートセルのフローティングゲートとの間の酸化物は、適度にドープしたチャネル上方の比較的厚い領域と、ソースとドレインに隣接したチャネル側上に比較的薄いトンネル領域とを有する。この構造はセルの容量結合比を増大させる効果を有し、フラッシュメモリセルの低電圧動作を可能にする。
【0003】
容量結合比は、制御ゲートとフローティングゲートとの間のポリシリコン介在誘電体の静電容量を、制御ゲートとソースとドレイン領域との間のフローティングゲート構造の全静電容量で割った商によって規定される。2重厚さゲート酸化物を用いて、フローティングゲートの全静電容量を減らし、フローティングゲートと制御ゲートとの間の静電容量を増加させることによって、容量結合比が増大される。容量結合比を増大すると低電圧動作が可能になるが、この理由はフローティングゲートセルの制御ゲートに印加される電圧のより多くの部分がフローティングゲートへ転送されるからである。フローティングゲート上の電圧が高くなると、トンネル酸化物のフローティングゲート領域に交差した電界が増加し、またこれによってプログラミングおよび/またはアレーを消去するのに用いられるトンネルの動作効率が増加する。
【0004】
ヒサムネ等の構造はフラッシュメモリデバイス上の低電圧動作を確立するのには適しているが、その設計は従来技術の一般のフローティングゲートセルに関する重大な問題に取り組んでいない。特にフローティングゲートセルの電荷保持と持続期間は、フローティングゲートと、ソース、ドレインおよび/またはトランジスタの基板との間に発生するようないわゆるバンド間のトンネル電流とホットホール注入電流とによって制限される。ヒサムネ等の構造および他の従来技術の構造では、バンド間のトンネル電流の十分な制御が達成されていない。例えばヒサムネ等の構造では、提案された2重厚さゲート酸化物構造の品質と厚さの均一性を制御することが困難である。酸化物の品質と、製造工程の他のパラメータとを制御することなしには、バンド間のトンネル電流とホットホール注入は適切に制御されず、またデバイスの耐久性と電荷保持特性が悪化する。
【0005】
【発明が解決しようとする課題】
したがって、2つの厚さのフローティングゲート酸化物を有するフローティングゲートトランジスタの製造工程および設計の改良を提供することが望まれる。
【0006】
【課題を解決するための手段】
本発明は、デバイスが受けるバンド間のトンネル電流とホットホール注入電流とを最小化し、プログラミング速度と消去速度とを高めるファウラー・ノルドハイムトンネル電流を最大化し、より低い動作電圧と電源電圧とを可能にし、またセル寸法が製造上の改良によって縮小するように調整可能な構造を提供するような、2重厚さフローティングゲート酸化物を有するフローティングゲートメモリセルの改良を提供する。
本発明は、2重厚さフローティングゲート酸化物構造を製造するための処理に基づき、次の工程すなわち、
チャネル領域上方の基板上に比較的厚い絶縁体領域を形成する工程であって、この比較的厚い絶縁体はソース側とドレイン側とを有する工程と、
前記比較的厚い絶縁体のソース側とドレイン側の一方または両方の上に、且つチャネル領域に隣接する基板内のトンネル領域上方に比較的薄い絶縁体を形成する工程と、
前記比較的薄い絶縁体の形成後に、前記比較的薄い絶縁体の下のトンネル領域内のドーパントの濃度が、縮退ドープ濃度に近いかまたはそれよりも大きくなるように、ドーパントをソースとドレイン内に分配する工程と、を備える。
【0007】
1つの実施例の製造工程は、チャネル領域のゲート絶縁体を構成するシリコン基板上に比較的厚い絶縁体を形成する工程を含む。ポリシリコンの第1の層(PL1)は前記の比較的厚い絶縁体の上方に堆積され、次に酸化物(Si3 N4)の薄膜がPL1上方に堆積される。その後に異方性エッチング(例えばプラズマエッチング)が、絶縁体薄膜、ポリシリコン薄膜、窒化物薄膜からなる積層体に達成される。このようなエッチング工程で、セルデバイスのポリゲートの長さが決められかつパターン化される。PL1は、セルデバイスのフローティングゲート(FG)を構成する層の1つである。次に比較的薄い絶縁体が形成され、N型の大投与量の注入を採用することによりソース領域とドレイン領域として形成されるトンネル領域が構成される。窒化物スペーサまたはポリスペーサが形成され、トンネル絶縁体を覆い且つ引き続く大投与量の注入のためのマスクとして働く。次の熱サイクルを受け、大投与量の注入不純物はスペーサ縁部から比較的厚い絶縁体によって覆われたチャネル領域に向かって拡散する。注入量は、トンネル絶縁体によって覆われた領域が縮退ドープされるのに十分なように、高く制御される。ソース領域とドレイン領域上方の酸化物BSOXはCVD(化学気相成長)技術によって形成され、ソース領域とドレイン領域が覆われる。またエッチングバック技術が平坦化を達成するために利用される。平坦化されたBSOXは、SAMOSエッチングとワードラインパターニングエッチング等のような化学的エッチング処理に必要である。その後、窒化物スペーサが取り除かれ、またポリシリコンの第2の層(PL1A)が堆積かつパターン化され、フローティングゲートの形成が完成される。すなわちPL1とPLA1はフローティングゲートを構成する。酸化物/窒化物/酸化物(ONO)の積層体が、フローティングゲート上方に堆積され、次にポリシリコンの第3の層がONO上方に堆積され、制御ゲート(CG)として働く。以上の説明によって分かることは、フローティングゲートを造るポリシリコンの2つの層の目的は、CGとFGとの間の静電容量(CCF)とゲート結合比(GCR)とを増すことができるように、フローティングゲートの面積とONOの面積を大きくするためである。
【0008】
ドーパントを分配する工程は、以下に述べるように、トンネル領域内の比較的薄い絶縁体に対する損傷を最小化する処理を含む。トンネル酸化物が適度にドープされるとき、高品質トンネル酸化物がシリコン基板上に成長する。その後に大投与量の注入をマスクするための、窒化物スペーサとポリスペーサが形成されて、これによって跳返り酸素原子を原因とする損傷を効果的に抑制することができる。高品質トンネル酸化物が形成された後に、ソース領域とドレイン領域とが、窒化物またはスペーサの下の大投与量注入の横方向拡散によって形成される。このようにして、注入によって誘起されるトンネル酸化物に対する損傷を最小化することができ、またトンネル領域上方の優れた厚さ均一性を達成することができる。
【0009】
フローティングゲート酸化物が比較的薄いトンネル領域では、基板内のドーパント濃度は、ソースとドレインのドーパントのため非常に高い。これによって、バンド間のトンネルを誘起するのに十分な大きなバンド曲げが防止される。ドーパント濃度がより控えめなチャネル領域では、比較的厚い絶縁体によって、バンド間の大きなトンネルを誘起するのに十分な電界の形成が防止される。
また本発明は、基板上にフローティングゲートトランジスタを製造する方法としても特徴づけることができる。このトランジスタは、基板内のドレインと、基板内のソースと、ソースとドレインとの間の基板内のチャネルと、チャネル上方のフローティングゲートと、フローティングゲートと基板との間のフローティングゲート絶縁体と、フローティングゲート上方の制御ゲートと、フローティングゲートと制御ゲートとの間の制御ゲートとを有する。この方法は、15から25nmの厚さを有するシリコン酸化物またはシリコン窒化酸化物を含む層のような絶縁体層を基板上に形成する工程を含む。次に、フローティングゲート材料の層が絶縁体層の上方に形成される。キャップ材料が第1のフローティングゲート材料層の上方に置かれる。キャップ材料、フローティングゲート材料および絶縁体層がエッチングされ、チャネルの長さを決める積層体構造が設定される。例えば、チャネルの長さは約0.2から0.5ミクロンの程度である。次にトンネル絶縁体は、基板及び積層体構造の側面の上方に、少なくとも積層体構造に隣接したトンネル領域内に形成される。トンネル絶縁体は、約5nmから10nmの厚さを有する二酸化シリコンまたはシリコン窒化酸化物を含む。側壁スペーサは、積層体構造の側面上及びトンネル絶縁体層の上方に形成され、基板内のトンネル領域の幅を決める。例えばスペーサはポリシリコンまたはシリコン窒化物から成り、積層体とトンネル絶縁体の上方に均一な厚さの層を堆積し、次に側壁だけが約0.05から0.15ミクロンの幅を有するようになるまで、スペーサ材料を異方性エッチングすることによって形成される。(厚幅の比は、例えばプラズマ電力、プラズマ密度、ガス組成等のプラズマエッチング条件によって調整することができる。)
側壁スペーサを形成した後に、ソースとドレインのドーパントが側壁スペーサに位置整合して基板内に注入され、ソースとドレインが設定される。この処理中に、側壁スペーサはトンネル領域上方でトンネル絶縁体層をマスクし、下にある基板をマスクしてドーパントが注入されるのを防ぎ、そしてトンネル絶縁体層に対する損傷を防止する。好適なシステムでは、この処理は、先ず、ドレイン側上に第1のドーパントを注入し、次いで、ソースとドレイン両方の上にドーパントを注入し、ドレイン領域がソース領域よりも大きなドーパント濃度を有するようにされる。
【0010】
ソースとドレインのドーパント注入後に、側壁スペーサが取り除かれ、フローティングゲートの形成が完成される。フローティングゲートの形成は、フローティングゲート材料と電気接触したフローティングゲート材料の第2の層を、積層体構造内且つトンネル領域内のトンネル絶縁体層の上方に形成することによって完成される。隔離絶縁体が、側壁スペーサの除去の前に側壁スペーサに隣接した基板上方に形成されることが好ましい。フローティングゲート材料の第2の層は、側壁スペーサが除去された領域内に堆積され、隔離絶縁体と積層体構造とに重なり、フローティングゲート面積を増して容量結合比を改善する。
最後に、シリコン酸化物とシリコン窒化物及びシリコン酸化物(ONO)の構造によって製造される制御ゲート絶縁体は、フローティングゲートの上方で形成される。次に、ポリシリコンの第3の層が堆積されて制御ゲート、すなわちワードラインが形成される。
【0011】
本発明の処理は、基板内のドーパント濃度が高く且つ所望のソースとドレインのトンネルが必要な領域において高品質の薄い絶縁体を提供し、一方でドーパント濃度が低いチャネル領域の上方では比較的厚い絶縁体を用いることによって、帯域間のトンネル電流とホットホール注入電流とを最小化する。シミュレーションによれば、本発明によって達成される改良はバンド間のトンネル電流の5桁の減少と同程度であり得ることが示唆されている。またトンネル領域上方の薄い絶縁体は、高濃度にドープされた基板上では形成されたことがなく、またドーパント注入処理中にイオン衝撃を受けていない高品質絶縁体である。ファウラー・ノルドハイムトンネル電流は、縮退ドープされたソース領域とドレイン領域上方のトンネル絶縁体のため、この構造内で最大化される。これによって、デバイスのプログラム速度と消去速度が高められる。さらにこの2重厚さフローティングゲート構造によって、デバイス上の動作電圧および電源電圧の調整が可能となり、低電力のフラッシュメモリ集積回路が可能となる。最後に、従来技術の信頼性問題に必要なドレイン工学技術が本発明の処理には不必要であるので、セルレイアウトが縮小可能である。
【0012】
本発明の他の特徴と利点が、図面と詳細な説明と特許請求の範囲とから理解される。
【0013】
【実施例】
図1から図18を参考にして実施例を詳細に説明する。図1には本発明による2重厚さフローティングゲート酸化物トランジスタの構造が示されている。図2から13には本発明の製造技術による重要な処理工程が示されている。図14から図18は、結果的に得られるフローティングゲートメモリセルの特性を示すことを目的としている。
図1は本発明の2重厚さフローティングゲート酸化物メモリセル構造の横断面である。この構造はシリコン基板10の上に形成される。この基板は典型的な適度にドープしたP型基板であり、以下に詳述するようにデバイスの耐パンチスルー特性を改善するためにいわゆるデュアルセル注入を有することが可能である。基板10にはドレイン領域11とソース領域12が埋め込まれている。ドレイン領域はN++ドープ領域であり、ソース領域はN+ドープ領域である。デバイスのフローティングゲート酸化物はドレイン部の上方に第1の比較的厚い領域13と第2の比較的薄い領域14とを有し、ソース部の上方に第3の比較的薄い領域15を有する。フローティングゲート構造はフローティングゲート酸化物構造(13、14、15)上方に位置する。フローティングゲート構造は第1の層16と第2の層17とを有する。以下により詳しく述べるように、第1の層16は、ソース領域12とドレイン領域11の自己位置整合を行うために利用される。第2の層17はソース領域とドレイン領域の埋め込み後に蒸着され、フローティングゲート構造の面積の増大を行う。厚い酸化物領域18と19が、埋め込みソース12と埋め込みドレイン11の上方に形成される。フローティングゲート構造(16、17)の上方には、制御ゲート絶縁体20が形成される。制御ゲート絶縁体20は、3層の二酸化シリコン/シリコン窒化物/二酸化シリコンのサンドイッチ(ONO)から形成されることが好ましい。制御ゲート酸化物の形成後、制御ゲート構造21はセルの形成を完成するように形成される。平坦化層、不活性化層および金属化層(図示せず)は制御ゲート21の頂部上方に堆積され、本発明の2重厚さフローティングゲート酸化物構造を用いて、集積回路メモリの配置を完成する。
【0014】
図からわかるように、フローティングゲート酸化物構造(13、14、15)はデバイスのチャネルエリア25内に比較的厚い酸化物領域13を含み、より高濃度にドープされた埋め込みドレイン拡散部11と埋め込みソース拡散部12の上方に比較的薄い酸化物領域14、15を含む。高濃度にドープされた埋め込みドレインと埋め込みソースとはフローティングゲート酸化物のトンネル領域内のバンド間のトンネルを遅らせ、一方チャネル領域内の概して25で示される比較的厚い酸化物は適度にドープされたチャネル上方のバンド間のトンネルを遅らせる。しかし、フローティングゲートセルのプログラム処理と消去処理に望ましいファウラー・ノルドハイムトンネルは、埋め込みソース12領域と埋め込みドレイン11領域の上方の比較的薄い酸化物によって強められる。さらに容量結合比がこの構造によって増大され、セルの低電圧動作を可能にする。
【0015】
セル内の薄い酸化物14、15は、基板とトンネル酸化物とがイオン注入による損傷を受けるのを防止するような方法で形成される高品質フィルムであり、しかも埋め込みドレイン11領域と埋め込みソース12領域への注入以前に基板10上に形成され、このためトンネル酸化物の成長は高n型ドーピングによって悪影響を受けない。
図1のセル構造の好適な製造技術が図2から図13に示されている。
図2は、デュアルセル注入処理を示したものである。この処理では、ウェハ100は、深いホウ素B11ドーパント(101)と浅いホウ素B11(102)の注入により注入される単一結晶シリコン(100配向)である。深いセル注入は、例えば125Kevのエネルギによって注入される耐パンチスルー注入である。浅いセル注入はチャネル領域内のしきい値電圧を調整するために用いられ、例えば50Kevのエネルギによって注入される。このドーピングは、縮退濃度レベルのはるか下のp型の適度な濃度レベルを有する。
【0016】
図3は処理における次の工程を示している。P型ドーパントB11による深い注入101と浅い注入102とを有するシリコン基板100は、例えば二酸化シリコンまたはシリコン窒化酸化物を含む厚めのフローティングゲート絶縁体層103を成長させる処理を受ける。湿式または乾式熱酸化のような従来のゲート酸化処理を利用することができる。
図4は次の2つの処理工程を示している。図4では、基板100と比較的厚い絶縁体層103は、絶縁体層103の上方でポリシリコンまたは他のフローティングゲート材料の層104を成長させる処理を受ける。好ましくはシリコン窒化物からなるキャップ材料層105は、ポリシリコン層104の上方に形成される。 図5はシリコン酸化物、ポリシリコン、フローティングゲート絶縁体構造のパターニングを示している。このようなパターニング後に積層体構造108が基板100上に形成される。この積層体構造は比較的厚いフローティングゲート絶縁体領域110、ポリシリコン基板111、及びキャップ領域112とを有する。
【0017】
図6は、積層体滞積構造108の形成後の工程を示している。図6では、薄いフローティングゲート絶縁体(トンネル絶縁体)は、例えば二酸化シリコンまたはシリコン窒化酸化物から成って成長される。薄い絶縁体は窒化酸化物または酸化物/窒化物層を用いて実現することができる。(a)一酸化窒素(NO)アニールを伴う熱酸化と、(b)熱酸化物のアンモニア内での熱窒化、(c)熱酸化物のN2 O内での熱窒化を含む多くの製造技術を利用して、窒化酸化物の超薄膜を得ることができる。熱酸化と一酸化窒素アニールとを含む第1の方法は、最良の品質を提供すると考えられる。代替的な酸化物/窒化物層は当業者に既知の技術で製造することが可能である。
70−100オングストロームの範囲で、より適度に薄い絶縁層として、酸化物と窒化酸化物層の両方を利用することができる。
【0018】
薄い絶縁体が積層体構造108の側面110上と側面111上に形成される。また、薄い絶縁体は領域112と113内の基板上方に形成される。この薄い絶縁体は、適度にP型ドープされて基板100上で成長される。これによってトンネル領域上方で相対的に均一に、5から10nmの厚さ、好ましくは約8nm未満の厚さを有する高品質のトンネル絶縁体の成長が可能となり、概して114と115で示される構造が形成される。
トンネル絶縁体(112、113)の成長後、側壁スペーサは薄い絶縁体層(110、112と111、113)上方の積層体構造上に形成される。図7は、概して108の積層体構造の側面上に形成される側壁スペーサ120と側壁スペーサ121とを示している。スペーサは領域111内とトンネル領域114内の薄い絶縁体の上にあり、また領域110とトンネル領域115内のトンネル絶縁体の上にある。側壁スペーサ(120、121)の形成は、ポリシリコンの層を構造全体の上方に堆積し、次にキャップ材料112が露出されまたチャネル領域114と115の外側の薄い絶縁体が露出されるまで、ポリシリコンを異方性エッチングすることによって完成される。
【0019】
図8には、スペーサ材料の代替的選択が示されている。図8ではシリコン窒化物側壁スペーサ125と126が使用される。シリコン酸化物スペーサは、ポリシリコンスペーサと同様の技術を用いて、シリコン窒化物層の堆積と異方性エッチングによって形成される。
ヒ素注入によって生じる転位ループの成長は、酸化物フィルムを通した注入からの跳返り反跳酸素原子の存在によって影響を受けることが報告されている。Si3 N4 フィルム内の窒素結合を破壊するエネルギ(101.9ev×3=305.7ev)は、酸化物フィルム内の酸素結合(103.4ev×2=206.8ev)を破壊するのに必要なエネルギよりも大きい。したがって、跳返り窒素の量はSi3 N4 スクリーンマスク内でより少なくなると予想される。またポリシリコンは、跳返り酸素原子を除去するのに効果的な薄膜と考えられる。跳返り酸素原子の量がSi3 N4 のみの薄膜に対してでさえ比較的低く、且つSiO2 のみの場合の酸素原子よりも2桁小さい窒素原子の量が、その場合に発生されたことが実験により確認されている。さらに跳返り窒素原子が欠陥位置に取り付かなかったし、また転位ループを抑制することができる。これらの特徴によって、はるかに優れたトンネル酸化物と酸化物/シリコン界面を本発明に基づき得ることができる。トンネル酸化物品質と厚さ均一性の改善によって提供される主要な利点は、繰返し耐久性、電荷保持等のような信頼性に関するものであり、これらはバンド間のトンネル(BBT)によって誘起されるホットホール注入(H.H.I)と深く関係している。換言すれば、BBTとH.H.Iの抑制は耐久性と電荷保持を強化するのに非常に重要である。
【0020】
シリコン窒化物側壁とポリシリコン側壁の両方の処理において、トンネル領域114と115の長さは、異方性エッチングの前に堆積されるスペーサ材料の層厚によって調整される。かくして、側壁スペーサの長さは相対的に高い解像度によって制御することができる。また、異方性エッチング処理のエッチング断面形状はスペーサ幅を調整し、これによってトンネル領域の寸法を調整するために利用することができる。例えばエッチング断面形状は、(1)ポリゲートエッチング断面形状と、(2)スペーサ材料としてポリゲート積層体上に堆積される薄膜の順応性と、(3)電力、ガス組成およびガス流速のようなプラズマエッチング条件と、を含むいくつかの要素によって制御することができる。
図9は、埋め込みドレイン領域内にドーパントを注入するために利用される処理を示している。図9の処理では、窒化物スペーサ125と126(または代替的にポリシリコンスペーサ120と121)付きの積層体構造は、フォトリソグラフィ技術を用いてマスクされ、積層体構造のソース側上に位置するフォトレジスト130の層となる。N型注入、好ましくはヒ素AS 75にさらされた1015cm-2程度の量を有する積層体構造108のドレイン側は、側壁スペーサ125と自己位置整合した領域131内のドレインに対するN+ドープ断面形状を結果する。オプション的に、N注入も利用される。このN注入は、1014cm-2程度の量を有する好ましくはリンP31である。トンネル領域114の上に位置する薄い絶縁体層113とトンネル領域114内の基板100は、注入されるイオンの衝撃によって引き起こされるイオン注入損傷から保護されることが分かる。
【0021】
図10は、積層体構造のソース側に注入を施すためと、ドレイン側上に追加注入濃度を設けるために利用される処理を示している。図10に示されているように、図9のフォトレジストが除去される。これによって、注入処理にさらされるドレイン側上とソース側上の側壁スペーサ125と126が残される。AS 75の注入が利用され、10 15 cm -2 程度のドープ濃度をソース側に生じる。これによってドレイン領域内にN++ドープ濃度が生じ、またN+ドープ濃度がソース領域内に生じる。再び側壁スペーサ125と126によって、トンネル領域114とトンネル領域115内の薄い絶縁体と基板が、注入処理中のヒ素イオンの衝撃から保護される。
図10の注入後、セル再酸化工程がトンネル絶縁体の完全性を改善するために利用される。セル再酸化工程は、トンネル絶縁体の品質を改良する熱処理である。再酸化は好ましくは850℃から900℃の範囲の温度による乾燥O2 による熱酸化によって実施される。
【0022】
図11では、絶縁酸化物または他の絶縁体層形成の処理工程が示されている。化学気相成長(CVD)酸化物がデバイス上に形成され、また側壁スペーサ125と126に位置整合してソース領域とドレイン領域上方に厚い酸化物領域140と141を残すためにパターン化される。この酸化物層(140、141)によって、上方に位置するゲートとワードライン構造からのソースとドレイン領域の絶縁が行われる。
図11に示されているように、セル再酸化処理によりデバイス上に熱負荷が与えられ、これによってドレイン領域とソース領域内において、AS 75の拡散とオプション的にP21ドーパントの拡散が行われる。CVD酸化物は2つの主たる観点から必要性とされる。1つはSAMOSエッチングとワードラインパターニングエッチング等のようないくつかの厳しいエッチング処理中の酸化物損失に耐えるためであり、もう1つはワードラインからソース/ドレインの絶縁を行うためである。CVD処理で酸化物を造ことにより提供される利点は、F−Nトンネル効率の悪化を引き起こす可能性のあるPLI縁部近くでのトンネル絶縁体中への侵食を最小限にすることが可能なことである。ドレインとソース領域は、トンネル領域114とトンネル領域115内のトンネル酸化物の下に延在する。またドレインとソース注入は図に示されているように、比較的厚い絶縁体の下のチャンネルエリア内に拡散することができる。
【0023】
絶縁酸化物層140と141の形成後に、側壁スペーサは積層体構造とキャップ材料112から除去される。これによって、比較的厚い絶縁体110と、ポリシリコンフローティングゲート材料111と、トンネル絶縁体119と110とを含む積層体構造が得られる。
側壁スペーサ(125、126)とキャップ112の除去後に、フローティングゲート材料の第2の層が蒸着され、図12のようにパターン化される。フローティングゲート材料の第2の層150は、積層体構造内のフローティングゲート材料111と電気的に連通し、ドレイン側上のトンネル領域114内の薄い絶縁体113まで延在し、またソース側上のトンネル領域115内の薄い絶縁体112まで延在する。第2の層150内のパターン化したフローティングゲート材料は、フローティングゲートの面積を増して容量結合比を改善するために、CVD酸化物141と140上方に位置する。
【0024】
図13は処理の次の工程を示している。特に、制御ゲート絶縁体160はフローティングゲート材料150上方で成長する。制御ゲート絶縁体160はONO材料からなる。ONOはパターン化され、上方に位置して堆積される制御ゲート材料から、層150と層111からなるフローティングゲートを絶縁する。
最後に、ポリシリコンの第3層が堆積され、図1のように制御ゲート構造21を定めるようにパターン化される。局所のドープ工程が制御ゲートの伝導性を改善するように実施される。局所ドープは、POCl3 ドープ処理をリンドープ源として用いて実施され、熱ドランブイン工程によってドープ材料をポリシリコン内に導入する。
図14は、上述の処理に基づき実施されたセル構造の二次元処理シミュレータによって作られたグラフである。グラフは本発明によるセルの代表的寸法を示している。グラフには、ポリシリコン介在誘電体401上に位置するワードラインポリシリコン400が示されている。フローティングゲートポリシリコン402はポリシリコン介在誘電体401の下に位置する。フローティングゲート絶縁体はソース側407上にトンネル領域405を含み、またドレイン側406上にトンネル領域408を含む。また、比較的厚い絶縁体領域404はトンネル領域405と408の間に位置する。絶縁酸化物領域403はセルの各側の上に形成される。また注入濃度の上昇と他の処理パラメータのため、ドレイン領域406はソース領域407よりも深く、セルのチャネル領域の下にさらに延在する。
【0025】
デバイスのチャネルエリア上方の比較的厚い酸化物領域404の幅が約0.35ミクロンであることが分かる。トンネル酸化物領域405、408は約0.1ミクロンの幅を有する。埋め込みソース領域と埋め込みドレイン領域は、約0.5ミクロンのマスク開口部を通して注入形成される。
この処理は、例えば0.25ミクロンの幅のより小さなチャネルに、また例えば約0.05ミクロのより小さなトンネル酸化物の幅に容易に合わせられる。
図14の例では、チャネル領域上方の比較的厚い酸化物の厚さは10nmよりも大きく、また本例では約18.5nmである。ソース領域とドレイン領域に隣接したトンネル酸化物の厚さは、10nm未満例えば5から8nmである。埋め込みドレイン内のドーパント濃度(二重拡散例)は、AS で約5×1015cm-2であり、またPで約5×1014cm-2である。二重拡散でない埋め込みソース領域では、AS の濃度は約3×1015cm-2 である。
【0026】
二重厚さフローティングゲート酸化物フラッシュメモリセル内の材料の厚さの好適な範囲が、次表に示されている。
表2には、本発明のデュアルフローティングゲート酸化物フラッシュメモリセルの特徴としての幅または長さが示されている。
【0027】
図15は、本発明の2重厚さフローティングゲート酸化物フラッシュセルのバンド間のトンネル電流特性の分析を示している。図15では、5つの代表的仕様のドレイン電圧に対するバンド間のトンネル電流が、ミクロン当たりのアンペア(amps)で図示されている。第1のトレース500は、二重拡散ドレインなしの−4Vのフローティングゲートバイアスを有する標準フローティングゲートセルのトンネル電流を示している。第2のトレース501は、−4Vのフローティングゲート電圧による二重拡散ドレイン付きの標準フローティングゲートセルの特性を示している。トレース502から504は、−2Vのフローティングゲート電圧、−3Vのフローティングゲート電圧、−4Vのフローティングゲート電圧のそれぞれのセルの図14のシミュレーションの結果である。ホールトラッピング効果は図面には含まれていない。本発明に基づき製造された4Vドレイン電圧のフローティングゲートセルのバンド間のトンネル電流は、ミクロン当たり約0.1ピコアンペアであり、標準のフローティングゲートセルのトンネル電流よりも5桁程度小さく、標準のフローティングゲートでは、4Vのドレイン電圧によってミクロン当たり10ナノアンペアよりも小さいバンド間のトンネル電流を達成するのは困難である。本発明のデバイスにおけるバンド間のトンネル電流の効果的な除去のため、バンド間のトンネルによって引き起こされるホットホール電流をほぼ除去可能であり、またセルの信頼性も著しく高められる。
【0028】
フラッシュセルデバイスの性能はプログラム速度と消去速度によって一般に評価される。図16は、制御ゲート上の−6Vおよびドレイン上の3.5Vのバイアス条件のもとにおけるプログラム速度を示しているが、この場合バンド間のトンネル電流は無視できるような程度である。図16のグラフのトレース600、601、602は、それぞれ−6×1015、−5×1015、−4×1015の3つの選択された開始条件に対する秒単位の対数時間に対するフローティングゲートの電荷をミクロン当たりのクーロンで示している。図16でシミュレーションしたデバイスは、ポリシリコンの第1の層と約8nmのトンネル酸化物と6nm×6nm×7nmのONO構造とによって定められた0.25ミクロンのチャネル幅と、約14nmの比較的厚いフローティングゲート酸化物とを有する。デュアルセル注入は、浅い注入用の50kevとより深い注入用の125kevによって利用される。図から分かるように、制御ゲートのプログラム速度は約450から700マイクロ秒の範囲にあり、本発明に基づく構造のトンネル効率の高さが示されている。
【0029】
図17はドレイン電流対ドレイン電圧のグラフであり、ドレインターンオン特性維持を示している。図17のトレース700は、1.5×10 13 cm -2 の単一セル注入量を有し且つ196オングストロームの厚い酸化物を有するデバイスに対応する。トレース701は、約1×1015cm-2の量による50kevの浅いセル注入と、約3×1015cm-2の量を有する125kevの深いセル注入とを有し且つ196オングストロームの厚い酸化物を有する二重拡散セルに対応する。トレース702は、1×1015cm-2の量の浅い注入(50kev)と、約4.5×1015cm-2の量による125kevの深い注入とを有するような137オングストロームの厚さの厚い酸化物付きの二重拡散セルに対応する。トレース703は、1.5×1015cm-2の浅い注入量(50kev)と、3×1015cm-2の深い注入(125kev)とを有し、且つ約137オングストロームの厚さの厚い酸化物を有する二重拡散セルである。トレース704は、約1×1015cm-2の量を有する浅い注入(50kev)と、8×1015cm-2の量による深い注入(125kev)とを有し、且つ約137オングストロームの厚さの厚い酸化物付きの二重拡散セルである。図17のグラフのセルパラメータは、厚い酸化物の幅によって定められた0.25ミクロンのチャネル幅と、約3×10 14 cm -2 の埋め込みドレイン内の注入量とを含む。グラフによれば、ドレインターンオンによって誘起されるドレイン漏洩を抑制するためには、チャネル領域上方のフローティングゲート酸化物の厚さ(トレース700、701)を増すことの方が、セル注入量(トレース702、703、704)を増すことよりも優れていることが分かる。
【0030】
「ドレインターンオン」は、ドレイン結合効果によって引き起こされるフローティングゲート型セルデバイスに存在する特定の効果である。一般に、ドレイン結合比(DCR)とドレインターンオン電圧(Vdto)は、ドレインターンオン特性維持を定量化するために規定される。DCRとVdtoの両方は、Vcg−0(Vcgは制御ゲートCGに印加されるバイアスである)で規定される。DCRはVdの変化に関するVfgの変化率である(Vfgは、ドレインバイアスVdから結合されるフローティングゲートの電圧である)。またはVdtoは、このVdtoにおいてドレインから結合されるVfgが準しきい値漏洩を引き起こすのに十分に大きいようなドレインバイアスとして規定される。したがって、ドレインターンオン特性維持を高めるために、すなわちVdtoを増すために2つの方法を利用することができる。それらは(I)DCRを減らすこと、(II)ダミーセルしきい値電圧VTD(ダミーセルはCGへの短絡FGを有するセルデバイスである)を上げることである。このデュアルFGoxフラッシュセルデバイスについては、VTDは、チャネル領域内の厚めのFGoxのため上昇される。シミュレーションから、FGox=137Aと196Aに対しての、分割セル注入を有する場合の、ドレインターンオンによって誘起されるドレイン漏洩特性が図17に示されている。デュアルエネルギセル注入が採用されている。浅いセル注入エネルギは50kevに固定され、また深いセル注入エネルギは125kevに固定される。VTDとVdtoを増加させるのには、FGoxの厚さを増すことの方がセル注入量を増すことよりも優れた方法であることが結論される。この理由は、ドレイン漏洩がドレインターンオンのみによって決定されないからである。フラッシュセルドレイン漏洩とドレイン動作電圧限定の原因には、3つの主要なメカニズムがある。(I)バンド間のトンネルBBTによって誘起されるGIDL(ゲート誘起ドレイン漏洩)、(II) 電子なだれ降伏誘起ドレイン漏洩、(III )ドレインターンオン誘起ドレイン漏洩である。セル注入量を増すと、(I)と(II)の両方が強まる。したがってチャネル領域内のFGOXの厚さを増すことによって、この点に関して3つの利点が得られる。(I)VTDの増加とDCRの減少によるVdtoの増加、(II)電界の低下によるBBTとホットホールの注入抑制、(III)GCR(ゲート結合比)の向上とその結果としてのプログラムと消去と読み込み用の動作電圧調整の可能性。
【0031】
図18は、本発明に基づく構造のシリコン基板の表面に沿ったドーパント濃度分布のグラフである。図18のグラフに示したセル特性は、約5×1015cm-2の濃度を有するドレイン領域内の二重拡散のAS と、約5×1014cm-2の濃度を有するPとを含む。領域800は、厚めのフローティングゲート酸化物の下にある。領域801はトンネル酸化物の下にあり、また領域802は厚いCVD酸化物の下にある。図から分かるように、トンネル酸化物領域801内のドーパント濃度は、約5×10 19 cm -3 の縮退ドープ濃度に近いかそれよりも大きい。領域800内の厚めのフローティングゲート酸化物の下では、チャネル内のP型注入と、ソース領域とドレイン領域内のN型注入との間のドーパント補償により、接合点808が形成される。チャネル領域は適度にドープされ、点803によって示される表面濃度を有する。フローティングゲートがドレインとソースとに重なる領域は、領域800内の比較的厚いフローティングゲートによって、また領域801内の比較的厚い酸化物によって部分的に覆われる。領域800内の比較的厚いフローティングゲート酸化物によって覆われる部分は、縮退状態に達するには十分に高くないドーパント濃度である。非縮退的にドープされた重なり領域は、ソース領域とドレイン領域の横方向の拡散のため発生する。
【0032】
図18から分かるように、比較的厚いフローティングゲート酸化物によって覆われた領域内のドープ濃度は縮退状態に達するほど十分に高くなく、このため比較的薄い酸化物がチャネル領域上方に生じた場合には、バンド間のトンネル電流が生じる可能性がある。しかし厚い酸化物は適度にドープされた領域上方に発生するので、バンド間のトンネル電流はほぼ除去される。トンネル絶縁体上方のドープ濃度は5×10 19 cm -3 よりも小さくなく、この場合バンド間のトンネル電流を生じさせる程度のバンドの曲げは起こらない。
本発明は、多くの理由でヒサムネ等の発明を基本的に改良するものである。第1に厚さと品質に関して、ヒサムネ等によって実施されたような高濃度にドープされた領域上方で薄い酸化物の成長を制御することは非常に難しい。この理由は、シリコン酸化速度が不純物濃度に依存し、また著しくドープされた領域上方で酸化速度で高められ、この結果極薄トンネル酸化物を得ることが容易ではないからである。さらに、パターン化したポリゲートによってマスクされた高濃度にドープした領域上で、均一な厚さの酸化物を得ることはほとんど困難である。他の観点は品質に関してである。イオン注入によって結晶シリコン基板に対する放射損傷が発生し、成長に伴い欠陥が生ずることが周知である。薄い酸化物の品質はシリコン基板の品質、特にシリコン表面によって厳しく決定され、またBBTの発生は、シリコン/酸化物界面の注入損傷により引き起こされる成長に伴うトラップによって激しくなる。異常に大きなゲートによって誘起されるドレイン漏洩(GIDL)が、低濃度ドープドレイン(LDD)、二重拡散ドレイン(DD)および大傾斜角の注入ドレイン(LATID)等のようなドレイン技術を用いない従来デバイスに観察されている。また成長に伴うトラップによって促進されるトンネルは、GIDL悪化の主要原因であると思われる。
【0033】
上述のことから、ヒサムネ等では不十分な取り組みのトンネル酸化物の品質と厚さの均一性は、本発明によって改良される。本発明のトンネル酸化物はヒ素注入の前に成長し、またS i 3 N 4 またはポリシリコンスペーサは、引き続くヒ素注入をマスクするために形成される。
バンド間のトンネル電流に必要な2つの基本的条件は、本発明の工程内で首尾よく克服される。第1に、バンド間のトンネル電流を発生させるために、シリコン表面のバンドの曲げはシリコンエネルギバンドギャップを下回ってはならない(Eg(T=300K)=1.12ev)。第2に、バンド間のトンネル電流を発生するために、電界は、十分に大きなバンド間のトンネル発生速度を生じさせるような臨界電界を下回ってはならない。この処理に関係する電界全体は、横方向の電界と縦方向の電界とからなる。バンド間のトンネル電流は全電界と共に指数的に増加する。
【0034】
Gbbt=AE2 e(-B/E)
E=(E1 2+E1 2)1/2
この場合
Gbbt:バンド間のトンネル発生速度
EL :横方向電界
ET :縦方向電界
E:全電界
AとB:調整パラメータ
バンド間のトンネルのためのバンドの曲げ条件を満たすために、ドーパント濃度は適切でなければならず、例えばヒ素とリンが注入された単一結晶シリコンの約5×10 19 cm -3 を上回ってはならず、この数字は、ソースとドレイン内で発生される縮退ドープ濃度値に近い。
【0035】
本発明の2重厚さフローティングゲート酸化物セルによって、バンド間のトンネル電流と、バンド間のトンネルによって誘起されるホットホール注入とが最小化される。2つの重要な点によって、バンド間のトンネル電流の抑制が達成される。第1に、高品質の薄い酸化物が縮退ドープ領域を覆う。第2に、比較的厚い酸化物が適度にドープされた領域を覆う。このように、バンド間のトンネルに必要な2つの条件を同時に満たす領域はない。
本発明の好適な実施例の前述の説明は、図示と説明のために行った。この説明は、網羅的であることを目指すものではなく、または開示された正確な形態に本発明を限定する意図を有するものではない。多くの修正と変形が当業者に認められることは明白である。本発明の範囲は特許請求の範囲とそれらと等価のものによって規定されるものとする。
【図面の簡単な説明】
【図1】本発明に基づき製造されるフローティングゲートトランジスタの横断面図である。
【図2】本発明に基づく製造方法で用いられる処理工程を示す。
【図3】本発明に基づく製造方法で用いられる処理工程を示す。
【図4】本発明に基づく製造方法で用いられる処理工程を示す。
【図5】本発明に基づく製造方法で用いられる処理工程を示す。
【図6】本発明に基づく製造方法で用いられる処理工程を示す。
【図7】本発明に基づく製造方法で用いられる処理工程を示す。
【図8】本発明に基づく製造方法で用いられる処理工程を示す。
【図9】本発明に基づく製造方法で用いられる処理工程を示す。
【図10】本発明に基づく製造方法で用いられる処理工程を示す。
【図11】本発明に基づく製造方法で用いられる処理工程を示す。
【図12】本発明に基づく製造方法で用いられる処理工程を示す。
【図13】本発明に基づく製造方法で用いられる処理工程を示す。
【図14】本発明に基づき製造されるフローティングゲートトランジスタのシミュレーションした目盛による図面である。
【図15】本発明によるフローティングゲートトランジスタを含む、フローティングゲートトランジスタのバンド間のトンネル電流分析に基づくグラフである。
【図16】本発明に基づき製造されるデバイスのプログラム速度に対するデュアルセル注入効果のシミュレーションに関する情報を提供するグラフである。
【図17】本発明に基づき製造されるフローティングゲートトランジスタのドレイン漏洩特性を示すグラフである。
【図18】本発明に基づき製造されるデバイスの表面に沿ったドーパント濃度分析を示すグラフである。
【符号の説明】
10 シリコン基板
11 ドレイン領域
12 ソース領域
13 第1の比較的厚い領域
14 第2の比較的薄い領域
15 第3の比較的薄い領域
16 第1の層
17 第2の層
18、19 厚い酸化物領域
20 制御ゲート絶縁体
21 制御ゲート構造
25 チャネルエリア
Claims (17)
- 基板上にフローティングゲートトランジスタを製造するための方法であって、
基板内のチャネル領域上方に、比較的厚い絶縁体を形成する工程であって、前記比較的厚い絶縁体はソース側とドレイン側とを有する工程と、
前記チャネル領域に隣接した基板内のトンネル領域上方で、前記比較的厚い絶縁体のソース側とドレイン側の一方または両方の上に比較的薄い絶縁体を形成する工程と、
前記比較的薄い絶縁体の形成後にドーパントをソースとドレイン内に分配する工程であって、
前記トンネル領域の上方の比較的厚い絶縁体の側面上にスペーサを形成する工程と、
前記スペーサと位置合わせして基板内にドーパントを注入する工程であって、スペーサが比較的薄い絶縁体内のトンネル領域をマスクしてドーパントが注入されるのを防ぐ工程と、
前記トンネル領域内にドーパントを拡散する工程と、を備えるドーパントを分配する前記工程と、
前記比較的厚い絶縁体と前記比較的薄い絶縁体の上方にフローティングゲートを形成する工程と、
制御ゲート絶縁体と制御ゲートの形成を完成する工程と、
を備える方法。 - 前記比較的厚い絶縁体の厚さが10ナノメートルよりも大きい請求項1に記載の方法。
- 前記比較的薄い絶縁体の厚さが10ナノメートルより小さい請求項1に記載の方法。
- 前記比較的厚い絶縁体の厚さが10ナノメートルよりも大きく、前記比較的薄い絶縁体の厚さが10ナノメートルよりも小さい請求項1に記載の方法。
- 基板内にドーパントを注入する前記工程が、
前記ドレイン側上のスペーサと位置整合してドレイン側上の基板内に第1にドーパントを注入し、またスペーサと位置整合してソース側とドレイン側の両方の上に第2にドーパントを注入する工程と、
を備える請求項1に記載の方法。 - 低めのエネルギ処理と高めのエネルギ処理を用いて前記チャネル領域内にドーパントを注入する工程であって、チャネル領域内に注入されたドーパントが、ドレイン領域内に注入されたドーパントの伝導型式とは反対の伝導型式を有する工程を含む請求項1に記載の方法。
- 基板上にフローティングゲートトランジスタを製造するための方法であって、基板内のドレインと、基板内のソースと、ソースとドレインとの間の基板内のチャネルと、チャネル上方のフローティングゲートと、フローティングゲートと基板との間のフローティングゲート絶縁体と、フローティングゲート上方の制御ゲートと、フローティングゲートと制御ゲートとの間の制御ゲート絶縁体とを有するような方法において、
前記基板上に絶縁体層を形成する工程と、
前記絶縁体層の上方に第1のフローティングゲート材料層を形成する工程と、
積層体構造を設定するために、前記絶縁体層と第1のフローティングゲート材料層とをエッチングする工程と、
前記基板内のトンネル領域を定めるために、トンネル絶縁体層上方の積層体構造の側面上に側壁スペーサを形成する工程と、
前記ソースとドレインとを定めるために、積層体構造上の側壁スペーサに位置整合して基板内にソースとドレインのドーパントを注入する工程であって、前記側壁スペーサはトンネル領域上方のトンネル絶縁体層をマスクしてドーパントが注入されるのを防ぐ工程と、
前記側壁スペーサを除去する工程と、
積層体構造内の前記フローティングゲート材料と電気的に連通するフローティングゲート材料の第2の層を、またトンネル領域内のトンネル絶縁体層の上方に形成することによってフローティングゲートの形成を完成する工程と、
前記制御ゲート絶縁体と制御ゲートの形成を完成する工程と、
を備える方法。 - 前記第1のフローティングゲート材料層の形成工程後に、前記第1のフローティングゲート材料層の上方にキャップ材料を形成する工程を含み、且つ前記積層体構造が、絶縁体層と第1のフローティングゲート材料層とキャップ層とを含む積層を含む請求項7に記載の方法。
- 側壁スペーサを形成する前記工程が、前記積層体構造とトンネル絶縁体層の上方にスペーサ材料の層を形成し、且つスペーサ材料を異方性エッチングする工程を含む請求項7に記載の方法。
- 前記キャップ材料と前記スペーサ材料がシリコン窒化物から成る請求項9に記載の方法。
- 前記キャップ材料がシリコン窒化物から成り、且つ前記スペーサ材料がポリシリコンから成る請求項9に記載の方法。
- 前記絶縁体層が二酸化シリコンから成る請求項7に記載の方法。
- 前記トンネル絶縁体が二酸化シリコンから成る請求項12に記載の方法。
- ソースとドレインのドーパントを注入する前記工程が、
前記側壁スペーサ付きの積層体構造のソース側上にマスクを形成する工程と、
前記ドレイン側上の側壁スペーサと位置整合して積層体構造のドレイン側上にドーパントを注入する工程と、
前記ソース側上のマスクを除去する工程と、
前記側壁スペーサと位置整合してドレイン側とソース側上にドーパントを注入する工程と、
を含む請求項7に記載の方法。 - 注入工程後、前記トンネル絶縁体層を再酸化する工程を含む請求項7に記載の方法。
- 前記フローティングゲートを完成する工程が:
前記フローティングゲートの少なくとも1つの寸法を規定するためにフローティングゲート材料の第2の層をパターン化する工程を含み、前記制御ゲート絶縁体と制御ゲートとを完成する工程が、
フローティングゲート材料の第2の層をパターン化する工程の前または後のいずれかにフローティングゲート材料の第2の層の上方に制御ゲート絶縁体層を形成する工程と、
前記制御ゲート絶縁体の上方に制御ゲートを形成する工程と、を含む請求項7に記載の方法。 - 前記側壁スペーサを除去する工程の前に:
前記側壁スペーサに隣接した基板の上方に隔離絶縁体を形成する工程を含む請求項7に記載の方法。
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